CN100541810C - 电可改写非易失存储元件及其制造方法 - Google Patents

电可改写非易失存储元件及其制造方法 Download PDF

Info

Publication number
CN100541810C
CN100541810C CNB2006101630047A CN200610163004A CN100541810C CN 100541810 C CN100541810 C CN 100541810C CN B2006101630047 A CNB2006101630047 A CN B2006101630047A CN 200610163004 A CN200610163004 A CN 200610163004A CN 100541810 C CN100541810 C CN 100541810C
Authority
CN
China
Prior art keywords
top electrode
recording layer
bit line
volatile memory
memory element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2006101630047A
Other languages
English (en)
Other versions
CN1983617A (zh
Inventor
浅野勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1983617A publication Critical patent/CN1983617A/zh
Application granted granted Critical
Publication of CN100541810C publication Critical patent/CN100541810C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

非易失存储元件包括：下电极；上电极；记录层，其布置在所述下电极和所述上电极之间，并且包含相变材料；以及位线，其直接布置在所述上电极上。所述位线形成得偏移于所述记录层。使用这种构造，能够减少记录层和上电极之间的接触面积以及上电极和位线之间的接触面积，而不用在上电极和位线之间提供层间绝缘膜。这样一来，就能够抑制向位线的热辐射，同时连接上电极和位线而不使用通孔。

Description

电可改写非易失存储元件及其制造方法
技术领域
本发明涉及电可改写非易失存储元件和制造该元件的方法。更具体地说，本发明涉及具有包含相变材料的记录层的电可改写非易失存储元件和制造该元件的方法。
背景技术
个人计算机和服务器等都使用分级的存储器件。存在便宜并且提供高存储容量的低级(lower-tier)存储器，而比该级别高的存储器能提供高速操作。最低级别通常由磁性存储器例如硬盘和磁带构成。除了非易失存储器，磁性存储器是存储比固体器件例如半导体存储器的信息存储量大很多的便宜方式。然而，和磁性存储器的依序访问操作相比，半导体存储器更快，并且可以随机访问所存储的数据。由于这些原因，通常使用磁性存储器来存储程序和档案信息等，并且当需要时，将该信息传输到级别更高的主系统存储器。
主存储器通常使用动态随机存取存储器(DRAM)，其以比磁性存储器更高的速度工作，并且以每位(per-bit)为基础，比更快的半导体存储器例如静态随机存取存储器(SRAM)更便宜。
占据最顶级的存储器级别的是系统微处理器单元(MPU)的内部高速缓冲存储器。内部高速缓冲存储器是通过内部总线与MUP芯连接的极高速存储器。内部高速缓冲存储器具有非常小的容量。在某些情况下，在内部高速缓冲存储器和主存储器之间使用第二甚至第三高速缓冲存储器。
DRAM用于主存储器，这是因为它提供了速度和位成本(bit cost)之间的良好平衡。此外，现在有些具有大容量的半导体存储器。近年来，已经开发了容量超过十亿字节的存储芯片。DRAM是如果其电源断电则丢失存储数据的易失存储器。这使得DRAM不适合于存储程序和档案信息。而且，甚至当电源导通时，存储器也必须周期地进行刷新操作，以便保持存储的数据，因此在能够降低多少器件电功耗方面存在限制，其它的问题是控制器进行控制的复杂性。
半导体闪存是高容量和非易失的，但是需要用于写和擦除数据的高电流，并且写和擦除时间(times)缓慢。这些缺陷使得闪存不适合取代主存储器应用中的DRAM。还存在其它的非易失存储器，例如磁阻随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)，但是它们不能容易地实现DRAM能够实现的存储容量。
期望成为DRAM的可能的替代品的另一种半导体存储器是相变随机存取存储器(PRAM)，其使用相变材料来存储数据。在PRAM器件中，数据的存储基于记录层中包含的相变材料的相状态。具体地说，在晶态的材料的电阻率和非晶态的电阻率之间存在大的差异，可以利用该差异存储数据。
这种相变受到施加写电流时被加热的相变材料的影响。通过向材料施加读电流并测量电阻来读取数据。读电流被设置到这样的水平，其低得足以不造成相变。这样一来，就没有相变，除非将材料加热到高温，所以即使当切断电源时数据也被保持。
为了通过写电流有效地加热相变材料，优选地形成其中写电流所生成的热不容易扩散的结构。因此，已知这样的结构，其中，记录层的上表面用具有低导热率的上电极覆盖，从而减少了向具有大热容量和高导热率的位线的热辐射。见“Writing Current Reduction forHigh-density Phase-change RAM”，Y.N.Hwang，S.H.Lee，S.J.Ahn，S.Y.Lee，K.C.Ryoo，H.S.Hong，H.C.Koo，F.Yeung，J.H.Oh，H.J.Kim，W.C.Jeong，J.H.Park，H.Horii，Y.H.Ha，J.H.Yi，G.H.Hoh，G.T.Jeong，H.S.Jeong，and Kinam Kim，2003IEEE；以及“AnEdge Contact Type Cell for Phase Change RAM Featuring Very LowPower Consumption”，Y.H.Ha，J.H.Yi，H.Horii，J.H.Park，S.H.Joo，S.O.Park，U-In Chung，and J.T.Moon，2003Symposium on VLSITechnology Digest of Technical Papers。
然而，在上述论文描述的结构中，在上电极和位线之间布置了层间绝缘膜。因此，为了连接上电极和位线，有必要在层间绝缘膜中形成通孔并在通孔中嵌入导电材料(上电极接触)。当非易失存储元件进一步小型化时，用于形成通孔的条件和用于嵌入导电材料的条件日益变得严峻。因此，当非易失存储元件进一步小型化时，变得难以形成通孔或者嵌入导电材料。进一步，由于用于在层间绝缘膜中形成通孔的掩模图案是必要的，所以这变成了增加制造成本的因素之一。
能够通过以下解决这样的问题：叠置记录层、上电极和位线，而不插入层间绝缘膜，并且集体地使这个叠层形成图案。然而，在这种情况下，记录层的整个上表面都用上电极覆盖。另外，上电极的整个上表面都用位线覆盖。结果，向位线的热辐射增加，从而大大降低了热效率。
发明内容
已完成了本发明以解决上面的问题。因此本发明的目标是提供非易失存储元件，其包括记录层，所述记录层包含相变材料，并且能够抑制向位线的热辐射，同时上电极和位线连接而没有使用通孔，以及还有用于其的制造方法。
根据本发明的一个方面的非易失存储元件包含：
下电极；
上电极；
记录层，其包含布置在所述下电极和所述上电极之间的相变材料；以及
位线，其基本上直接布置在所述上电极上，其中
所述位线偏移于所述记录层。
根据本发明的这个方面，由于位线偏移于记录层，所以即使当层间绝缘膜没有布置在上电极和位线之间时，也可以减少记录层和上电极之间的接触面积或上电极和位线之间的接触面积。因此，可以抑制向位线的热辐射，同时连接上电极和位线，而不使用通孔。
在这种情况下，位线优选地偏移于记录层，以便下电极和位线不重叠。这样一来，记录层中的相变区和位线之间的距离增加，从而进一步抑制了向位线的热辐射。
根据本发明的另一个方面的非易失存储元件包含：
层间绝缘膜，其具有通孔；
记录层，其包含所述通孔中形成的相变材料；
下电极，其连接到所述记录层的下表面；
上电极，其连接到所述记录层的上表面；以及
位线，其布置在所述层间绝缘膜上，并且连接到所述上电极，其中
形成所述上电极和所述位线中的至少一个，以便边缘横穿所述通孔。
根据本发明的一个方面的非易失存储元件的制造方法包含：
形成下电极的第一步骤；
形成包含相变材料并接触所述下电极的记录层的第二步骤；
形成接触所述记录层的上电极的第三步骤；
形成覆盖所述记录层和所述上电极的侧面的层间绝缘膜的第四步骤；
使所述上电极的上表面和所述层间绝缘膜的上表面平整的第五步骤；以及
形成位线以便下表面的一部分接触所述上电极的上表面并且所述下表面的剩余部分接触所述层间绝缘膜的上表面的第六步骤。
根据本发明的另一个方面的非易失存储元件的制造方法包含：
形成下电极的第一步骤；
形成包含相变材料并接触所述下电极的记录层的第二步骤；
形成覆盖所述记录层的侧面的层间绝缘膜的第三步骤；
使所述记录层的上表面和所述层间绝缘膜的上表面平整的第四步骤；以及
形成由上电极和位线组成的叠层以便下表面的一部分接触所述记录层的上表面并且所述下表面的剩余部分接触所述层间绝缘膜的上表面的第五步骤。
根据本发明的还一个方面的非易失存储元件的制造方法包含：
形成下电极的第一步骤；
形成包含相变材料并接触所述下电极的记录层的第二步骤；
形成接触所述记录层的上电极的第三步骤；
形成覆盖所述记录层和所述上电极的侧面的侧壁绝缘层的第四步骤；以及
形成位线以便下表面的一部分接触所述上电极并且所述下表面的剩余部分接触所述侧壁绝缘层的第五步骤。
如上所述，根据本发明，可以减少记录层和上电极之间的接触面积或上电极和位线之间的接触面积，而不用在上电极和位线之间提供层间绝缘膜。这样一来，就可以抑制向位线的热辐射，同时连接上电极和位线而不使用通孔。
附图说明
结合附图，参考本发明的以下详细描述，本发明的上述以及其他的目标、特征和优点将会变得更加明显，其中：
图1是根据本发明的第一优选实施例的非易失存储元件的结构的示意性平面图；
图2是沿着图1中显示的线A-A截取的示意性横截面；
图3是沿着图1中显示的线B-B截取的示意性横截面；
图4是显示用于控制包括硫族化物材料的相变材料相状态的方法的曲线图；
图5是以n行和m列的方式具有矩阵结构的非易失半导体存储器件的电路图；
图6是显示形成层间绝缘膜过程的过程图；
图7是显示抛光层间绝缘膜过程的过程图；
图8是显示形成导电层和光致抗蚀剂过程的过程图；
图9是根据第一实施例的修改例子的非易失存储元件的结构的示意性平面图；
图10是根据第一实施例的另一个修改例子的非易失存储元件的结构的示意性平面图；
图11是显示形成通孔过程的过程图；
图12是显示形成相变材料层过程的过程图；
图13是显示回蚀刻相变材料层过程的过程图；
图14是显示形成导电层过程的过程图；
图15是作为其中以无缝状态形成记录层和上电极的例子的非易失存储元件的结构的示意性平面图；
图16是沿着图15中显示的线D-D截取的示意性横截面；
图17是根据本发明的第二实施例的非易失存储元件的结构的示意性平面图；
图18是沿着图17中显示的线E-E截取的示意性横截面；
图19是沿着图17中显示的线F-F截取的示意性横截面；
图20是显示形成层间绝缘膜过程的过程图；
图21是显示抛光层间绝缘膜过程的过程图；
图22是显示形成导电层和光致抗蚀剂过程的过程图；
图23是根据第二实施例的修改例子的非易失存储元件的结构的示意性平面图；
图24是根据本发明的第三实施例的非易失存储元件的结构的示意性平面图；
图25是沿着图24中显示的线G-G截取的示意性横截面；
图26是沿着图24中显示的线H-H截取的示意性横截面；
图27是显示形成导电层和光致抗蚀剂过程的过程图；以及
图28是根据第三实施例的修改例子的非易失存储元件的结构的示意性平面图。
具体实施方式
现在参考附图来详细地解释本发明的优选实施例。
图1是根据本发明的第一优选实施例的非易失存储元件10的结构的示意性平面图。图2是沿着图1中显示的线A-A截取的示意性横截面。图3是沿着图1中显示的线B-B截取的示意性横截面。图3显示了使用根据这个实施例的非易失存储元件10的存储单元的结构。
如图1和图2所示，根据这个实施例的非易失存储元件10包括：层间绝缘膜11，其具有通孔11a；下电极12，其布置在通孔11a里面；层间绝缘膜13，其具有通孔13a；记录层14和上电极15，它们布置在通孔13a里面；以及位线16，其布置得偏移于记录层14。
作为用于层间绝缘膜11和13的材料，能够使用氧化硅层、氮化硅层等等。
下电极12用作加热器栓塞。亦即，下电极12在数据写入时充当加热元件的一部分。因为这个原因，优选地用于下电极12的材料的例子包括具有相对高的电阻的材料，像例如金属硅化物、金属氮化物、和由金属硅化物构成的氮化物之类。例子不是限制性的，但是可以包括高熔点金属，诸如W、TiN、TaN、WN和TiAlN之类，由其构成的氮化物，以及诸如TiSiN和WSiN之类的由高熔点金属硅化物构成的氮化物。进一步优选地使用诸如TiCN之类的材料。
如图1所示，下电极12布置在这样的位置，其对应于层间绝缘膜13中布置的通孔13a。记录层14和上电极15以这种顺序布置在通孔13a里面。因此，记录层14的下表面接触下电极12，并且记录层14的上表面接触上电极15。
记录层14由相变材料构成。构成记录层14的相变材料没有特殊限制，只要该材料呈现两个或多个相状态，并且具有根据相状态而变化的电阻。优选地选择所谓的硫族化物材料。硫族化物材料被定义为这样的合金，其包含从由锗(Ge)、锑(Sb)、碲(Te)、铟(In)、硒(Se)等组成的组中选择的至少一种或多种元素。例子包括：GaSb、InSb、InSe、Sb2Te3、GeTe和其他基于二元的元素；Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe和其他基于三元的元素；以及AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2和其他基于四元的元素。
包括硫族化物材料的相变材料可以呈现任何相状态，其包括无定形相(非晶相)和晶相，在非晶相中发生相对高阻状态，而在晶相中则发生相对低阻状态。
图4是显示用于控制包括硫族化物材料的相变材料相状态的方法的曲线图。
为了将包括硫族化物材料的相变材料置于非晶态下，材料在加热到等于或高于熔点Tm的温度之后冷却，如图4中的曲线a所示。为了将包括硫族化物材料的相变材料置于晶态下，材料在加热到处于结晶温度Tx或在其之上并且低于熔点Tm的温度之后冷却，如图4中的曲线b所示。可以通过施加电流执行加热。根据施加电流的量，亦即电流施加时间或每单位时间电流的量，可以控制加热期间的温度。
当写电流流向记录层14时，记录层14和下电极12彼此相接触附近的区域变成发热区P。换言之，通过写电流流向记录层14，能够改变发热区P附近的硫族化物材料的相状态。位线16和下电极12之间的电阻从而改变。
记录层14布置在通孔13a的底部中，如图2所示。另一方面，上电极15布置在通孔13a的顶部中。记录层14和上电极15两者都优选地在厚度方面设置为近似30nm到100nm，例如近似50nm。上电极15和下电极12形成对。作为用于上电极15的材料，优选地使用具有相对低的导热率的材料，以便电流所生成的热不会容易地扩散。更加具体地，类似于下电极12，能够优选地使用诸如TiAlN、TiSiN和TiCN之类的材料。
如图2所示，上电极15的上表面15b和层间绝缘膜13的上表面13b基本上形成同一平面。亦即，上电极15的上表面15b和层间绝缘膜13的上表面13b基本上形成平整平面。
形成位线16，以便覆盖上电极15和层间绝缘膜13之间的边界线的一部分。换言之，形成位线16以便其边缘横穿通孔13a。结果，位线16的下表面16c的一部分接触上电极15的上表面15b的一部分，并且其剩余部分接触层间绝缘膜13的上表面13b。上电极15的上表面15b的剩余部分没有接触位线16。
用于位线16的材料的例子可以从具有低电阻的金属材料中选择。优选地使用的材料包括铝(Al)、钛(Ti)、钨(W)、其合金、其氮化物、以及硅化物。更加具体地，例子包括W、WN和TiN。具有低电阻的金属材料一般具有高导热率。进而，由于位线16具有大热容量，所以当位线16在相变区P附近接触记录层14时，热趋于扩散到位线16侧，所以发热效率恶化。然而，在根据这个实施例的非易失存储元件10中，位线16布置得偏移于记录层14，如图1和图2所示，所以上电极15和位线16之间的接触面积减少，同时相变区P和位线16之间的距离增加。
能够在半导体衬底上形成具有这样的构造的非易失存储元件10，如图2和图3所示。通过以矩阵的形状布置非易失存储元件10，能够构造电可改写非易失半导体存储器存储器件。
图5是以n行和m列的方式具有矩阵结构的非易失半导体存储器件的电路图。
图5中显示的非易失半导体存储器件装备有n个字线W1-Wn、m个位线B1-Bm、以及布置在字线和位线交叉点的存储单元MC(1，1)-MC(n，m)。字线W1-Wn连接到行解码器101，而位线B1-Bm则连接到列解码器102。存储单元MC由在地和相应位线之间串联连接的非易失存储元件10和晶体管103构成。晶体管103的控制终端连接到相应的字线。
非易失存储元件10具有参考图1描述的结构。非易失存储元件10的下电极12因此连接到相应的晶体管103。
图3显示了两个存储单元MC(i，j)、MC(i+1，j)，其共享相同的相应位线Bj。
如图3所示，晶体管103的栅极连接到字线Wi、Wi+1。在元件隔离区104所分隔的单个有源区105中形成3个扩散区106，由此在单个有源区105中形成两个晶体管103。这两个晶体管103共享相同的源极，其经由向层间绝缘膜107提供的接触栓塞108连接到接地布线109。晶体管103的漏极经由接触栓塞110连接到相应非易失存储元件10的下电极12。所述两个非易失存储元件10共享相同的位线Bj。
具有这种类型的构造的非易失半导体存储器件能够通过以下执行数据的写入和读取：通过使用行解码器101激活任何的字线W1-Wn，并且允许电流在这种状态下流向位线B1-Bm中的至少一个。换言之，在其中相应字线被激活的存储单元中，晶体管103导通，然后相应位线经由非易失存储元件10连接到地。因此，通过允许写电流在这种状态下流向规定的列解码器102所选择的位线，能够在非易失存储元件10中包括的记录层14中实现相变。
具体地，通过允许规定量的电流流过，构成记录层14的相变材料通过以下置于非晶相中：将相变材料加热到等于或高于图4中显示的熔点Tm的温度，然后迅速中断电流以造成迅速冷却。通过允许比上述规定量小的量的电流流过，构成记录层14的相变材料通过以下置于晶相中：将相变材料加热到等于或高于图4中显示的结晶温度Tx并小于熔点Tm的温度，然后逐渐减少电流以造成逐渐冷却，以利于晶体生长。
同样在读取数据的情况下，字线W1-Wn中的任何一个通过行解码器101激活，同时在这种状态下，允许读电流流向位线B1-Bm中的至少一个。由于阻值对于其中记录层14处于非晶相的存储单元高，并且阻值对于其中记录层14处于晶相的存储单元低，所以通过使用读出放大器(未显示)检测这些值，能够确定记录层14的相状态。
记录层14的相状态能够与存储的逻辑值相关联。例如，将非晶相状态规定为“0”并且将晶相状态规定为“1”，使得单个存储单元可以保持1位数据。通过调整当从非晶相向晶相发生变化时将记录层14维持在等于或高于结晶温度Tx并小于熔点Tm的温度的时间，还能够以多级或线性的方式控制结晶比率。通过这种类型的方法执行非晶态和晶态的混合比率的多级控制，使得2位或更高阶的数据可以存储在单个存储单元中。进而，执行非晶态和晶态的混合比率的线性控制使得可以存储模拟值。
下一步将描述根据这个实施例的非易失存储元件10的制造方法。
图6到图8是顺序地显示非易失存储元件10的制造步骤的示意性平面图，并且每个对应于沿着图1中的线A-A截取的横截面。
首先，如图6所示，通孔11a布置在层间绝缘膜11中，并且下电极12形成在其里面。其后，记录层14和上电极15以这种顺序形成。能够通过以下形成下电极12：在层间绝缘膜11中形成通孔11a，通过使用具有良好阶梯覆盖的膜形成方法用下电极12填充通孔11a的内部，并且通过CMP去除下电极12的不必要部分。具有良好阶梯覆盖的膜形成方法包括CVD。
在整个表面上形成层之后，所述层为用于记录层14和上电极15的材料，使用光致抗蚀剂(未显示)作为掩模，能够集体地使记录层14和上电极15形成图案。在这种情况下，由于记录层14的上表面总是保持被上电极15覆盖，所以在形成图案或灰化光致抗蚀剂(未显示)时，可以避免对记录层14的破坏。记录层14和上电极15的膜形成方法，尽管没有限制，包括溅射方法和CVD。其后，层间绝缘膜13x形成在整个表面上，从而完全覆盖记录层14和上电极15的上表面和侧面。优选地使用CVD作为形成层间绝缘膜13x的方法。
下一步，如图7所示，通过CMP抛光层间绝缘膜13x，以暴露上电极15的上表面15b。结果，层间绝缘膜13的上表面13b和上电极15的上表面15b变得平整，从而基本上形成同一平面。层间绝缘膜13x被抛光平整以形成层间绝缘膜13。
下一步，如图8所示，直接在层间绝缘膜13和上电极15上形成充当用于位线的材料的导电层16x。亦即，直接形成导电层16x，而没有在上电极15上插入别的层间绝缘膜或类似物。因此，上电极15和导电层16x成为直接接触状态。尽管没有特别地限制，溅射方法优选地用作导电层16x的膜形成方法。
其后，如图8所示，在偏移于记录层14的位置处形成光致抗蚀剂17。在此，“偏移于记录层14的位置”是指记录层14的整个上表面没有被光致抗蚀剂17覆盖的位置。在这个实施例中，光致抗蚀剂17的边缘17a横穿记录层14。这样一来，就只有一部分的记录层14与光致抗蚀剂17重叠。特别优选的是，在没有与下电极12重叠的位置处形成光致抗蚀剂17。
在形成光致抗蚀剂17之后，通过使用光致抗蚀剂17作为掩模使导电层16x形成图案，并且未被光致抗蚀剂17覆盖的部分被去除。在这种情况下，由于导电层16x的形成表面、亦即层间绝缘膜13的上表面13b和上电极15的上表面15b形成平整表面，所以能够以高精确度执行形成图案。其后，图2中显示的结构能够通过以下获得：通过灰化过程去除光致抗蚀剂17。
根据这种方法，形成图案的位线16形成在偏移于记录层14的位置。因此，上电极15和位线16之间的接触面积减少，并且能够增加相变区P和位线16之间的距离。进而，由于在上电极15和位线16之间没有提供层间绝缘膜，所以不需要形成上电极接触或类似物，这使得即使当非易失存储元件小型化时，也可以保证充分的制造裕量。
注意在上电极15中，通过使用光致抗蚀剂17作为掩模使位线16形成图案，继之以执行过蚀刻，其中继续使用光致抗蚀剂17，能够去除未被位线16覆盖的任何部分。当执行这样的过蚀刻时，上电极15仅剩余在记录层14和位线16重叠的区域中，如图9所示。使用这种构造，变得不仅可以减少上电极15和位线16之间的接触面积，而且还可以减少记录层14和上电极15之间的接触面积，从而进一步减少了向位线16侧的热辐射。
上电极15通过过蚀刻的去除不需要执行直到完全暴露记录层14为止，并且能够仅执行到未被位线16覆盖的部分的一部分被去除的程度，并且相关部分中的膜厚度从而减少得如图10所示。在这种情况下，尽管记录层14和上电极15之间的接触面积没有减少，但是上电极15的热容量减少，所以能够减少向位线16侧的热辐射。记录层14没有暴露于蚀刻环境，这样一来，还变得可以减少下述可能性：相变材料由于记录层14上施加的破坏而品质改变。
如上所述，在这个实施例的非易失存储元件10中，层间绝缘膜13的上表面13b和上电极15的上表面15b形成平整表面，并且形成位线16以便覆盖上电极15和层间绝缘膜13之间的边界线的一部分，从而减少上电极15和位线16之间的接触面积，而不用在上电极15和位线16之间提供层间绝缘膜。这样一来，就可以抑制向位线16的热辐射，同时连接上电极15和位线16而不使用通孔。
在上述实施例中，在记录层14和上电极15形成图案之后，形成层间绝缘膜13，如图6和图7所示。相反地，记录层14和上电极15能够在通孔13a形成在层间绝缘膜13中之后，形成在通孔13a里面。
亦即，如图11所示，在形成记录层14和上电极15之前，形成层间绝缘膜13，并且在层间绝缘膜13中进一步形成通孔13a。通孔13a需要形成在下电极12被暴露的位置。在这种情况下，作为用于层间绝缘膜11的材料和用于层间绝缘膜13的材料，当选择其蚀刻速率彼此不同的材料时，层间绝缘膜11在形成通孔13a时不容易被过蚀刻。例如，当氮化硅层用作用于层间绝缘膜11的材料时，氧化硅层优选地用作用于层间绝缘膜13的材料。
下一步，如图12所示，在层间绝缘膜13上形成相变材料层14x，其充当用于记录层14的材料。膜形成时的相变材料层14x的膜厚度被设置得足够厚，以便通孔13a几乎被完全掩埋。
下一步，如图13所示，回蚀刻相变材料层14x，直到暴露层间绝缘膜13的上表面13b为止。这样一来，相变材料层14x就仅剩余在通孔13a的底部。剩余部分就是记录层14。
随后，如图14所示，在层间绝缘膜13上形成导电层15x，其充当用于上电极15的材料。膜形成时的导电层15x的膜厚度被设置得足够厚，以便通孔13a几乎被完全掩埋。这继之以通过回蚀刻或CMP抛光导电层15x，直到暴露层间绝缘膜13的上表面13b为止。结果，能够获得图7中显示的结构。
在本实施例中，尽管对于每个非易失存储元件10独立地形成记录层14和上电极15，但是如图1和图3所示，能够以无缝的状态形成其中共同使用位线16的多个记录层14和上电极15。
图15是作为其中以无缝状态形成记录层14和上电极15的例子的非易失存储元件10的结构的示意性平面图。图16是沿着图15中显示的线D-D截取的示意性横截面。沿着图15中显示的线C-C截取的横截面如图2所示。当以无缝的状态形成其中共同使用位线16的多个记录层14和上电极15时，如图15和图16所示，通过形成偏移于记录层14的位线16，能够获得上述效果。
下一步将描述根据本发明的第二优选实施例的非易失存储元件20。
图17是根据本发明的第二实施例的非易失存储元件20的结构的示意性平面图。图18是沿着图17中显示的线E-E截取的示意性横截面。图19是沿着图17中显示的线F-F截取的示意性横截面。图19显示了使用这个实施例的非易失存储元件20的存储单元的结构。
根据这个实施例的非易失存储元件20和根据第一实施例的非易失存储元件10的不同之处在于，通孔13a的内部仅仅形成有记录层14，并且上电极15形成在层间绝缘膜13上。非易失存储元件20的剩余方面与根据第一实施例的非易失存储元件10相同。这样一来，相同的参考数字就指示相同的部分，并且其冗余的解释将被省略。
在这个实施例中，记录层14的上表面14b和层间绝缘膜13的上表面13b基本上形成同一平面，如图18所示。亦即，记录层14的上表面14b和层间绝缘膜13的上表面13b基本上构造了平整的平面。
上电极15和位线16被叠置，并且形成该叠层以便覆盖记录层14和层间绝缘膜13之间的边界线的一部分。亦即，形成上电极15和位线16以便其边缘横穿通孔13a。这样一来，上电极15的下表面15c的一部分就接触记录层14的上表面14b的一部分，并且剩余的部分接触层间绝缘膜13的上表面13b。记录层14的上表面14b的剩余部分没有接触上电极15。这样一来，在这个实施例中，上电极15和位线16就布置得偏移于记录层14，所以记录层14和上电极15之间的接触面积减少，并且能够增加相变区P和位线16之间的距离。
下一步将描述根据这个实施例的非易失存储元件20的制造方法。
图20到图22是顺序地显示非易失存储元件20的制造步骤的示意性平面图。每个对应于沿着图17中显示的线E-E截取的横截面。
首先，如图20所示，在层间绝缘膜11中形成通孔11a，并且下电极12形成在通孔11a里面。其后，记录层14形成在接触下电极12的位置处。然后，在整个表面上形成层间绝缘膜13x，从而完全覆盖记录层14的上表面和侧面。
下一步，如图21所示，通过CMP抛光层间绝缘膜13x以暴露记录层14的上表面14b。这样一来，层间绝缘膜13的上表面13b和记录层14的上表面14b就被平整，从而基本上形成同一平面。通过抛光，层间绝缘膜13x变得平整以成为层间绝缘膜13。在这个实施例中，由于可以减少层间绝缘膜13的膜厚度，所以图21中显示的结构能够相对容易地获得。
下一步，导电层15x，其充当用于上电极15的材料，和导电层16x，其充当用于位线的材料，以这种顺序形成在层间绝缘膜13和记录层14上，如图22所示。其后，光致抗蚀剂17形成在偏移于记录层14的位置处。使用光致抗蚀剂17作为掩模，导电层16x和15x形成图案。同样在这个实施例中，光致抗蚀剂17的边缘17a横穿记录层14。因此，只有一部分的记录层14与光致抗蚀剂17重叠。特别优选的是，将光致抗蚀剂17形成在没有与下电极12重叠的位置处。
这样一来，关于导电层15x和16x，未被光致抗蚀剂17覆盖的任何部分都被去除。最后，通过灰化过程去除光致抗蚀剂17。结果，获得了图18中显示的结构。同样在这个实施例中，导电层15x和16x的形成表面、亦即层间绝缘膜13的上表面13b和记录层14的上表面14b形成平整表面，所以能够以高精确度执行形成图案。
根据这样的方法，形成图案的上电极15和位线16形成在偏移于记录层14的位置处。结果，记录层14和上电极15之间的接触面积减少，并且能够增加相变区P和位线16之间的距离。
在通过使用光致抗蚀剂17使位线16和上电极15形成图案之后，能够执行其中继续使用光致抗蚀剂17的过蚀刻。在这种情况下，关于记录层14，未被上电极15和位线16覆盖的任何部分都被去除，如图23所示，并且这样一来，相关部分的膜厚度就减少。结果，能够进一步减少相变区P的尺寸，并且能够窄化向位线16侧的热辐射路线。
如上所述，在根据这个实施例的非易失存储元件20中，层间绝缘膜13的上表面13b和记录层14的上表面14b形成平整平面。形成上电极15和位线16以便覆盖记录层14和层间绝缘膜13之间的边界线的一部分。这样一来，就可以抑制向位线16的热辐射，而不用减少上电极15和位线16之间的接触面积。
在上述实施例中，在通孔13a形成在层间绝缘膜13中之后，能够在通孔13a中形成记录层14。其中共同使用位线16的多个上电极15的形状能够是无缝的。
下一步将描述根据本发明的第三优选实施例的非易失存储元件30。
图24是根据本发明的第三实施例的非易失存储元件30的结构的示意性平面图。图25是沿着图24中显示的线G-G截取的示意性横截面。图26是沿着图24中显示的线H-H截取的示意性横截面。图26显示了使用根据这个实施例的非易失存储元件30的存储单元的结构。
根据这个实施例的非易失存储元件30和根据第一实施例的非易失存储元件10的不同之处在于，记录层14和上电极15的侧面不是被层间绝缘膜覆盖，而是被侧壁绝缘层31覆盖。非易失存储元件30的剩余方面与根据第一实施例的非易失存储元件10相同。因此，相同的参考数字指示相同的部分，并且其冗余的解释将被省略。
在这个实施例中，形成位线16以便覆盖上电极15和侧壁绝缘层31之间的边界线的一部分，如图25所示。亦即，形成位线16以便其边缘横穿上电极15。这样一来，位线16的下表面16c的一部分就接触上电极15的上表面15b的一部分。其剩余部分接触侧壁绝缘层31和层间绝缘膜11。上电极15的上表面15b的剩余部分没有接触位线16。这样一来，在这个实施例中，类似于第一实施例，位线16布置得偏移于记录层14。结果，位线16和上电极15之间的接触面积减少，并且能够增加相变区P和位线16之间的距离。
下一步将描述根据这个实施例的非易失存储元件30的制造方法。
首先，通过图6中显示的过程，由记录层14和上电极15组成的叠层被层间绝缘膜13x完全覆盖。其后，回蚀刻层间绝缘膜13x，以在记录层14和上电极15所形成的侧面上形成侧壁绝缘层31，如图27所示。在层间绝缘膜13x的回蚀刻中，有必要执行回蚀刻，直到暴露上电极15的上表面为止。在这种情况下，作为用于层间绝缘膜11的材料和层间绝缘膜13x的材料，如果选择其蚀刻速率彼此不同的材料，则层间绝缘膜11在回蚀刻层间绝缘膜13x时不容易过蚀刻。
下一步，在整个表面上形成导电层16x，其充当用于位线的材料，如图27所示。其后，光致抗蚀剂17形成在偏移于记录层14的位置处，并且通过使用光致抗蚀剂17作为掩模，使导电层16x形成图案。同样在这个实施例中，光致抗蚀剂17的边缘17a横穿记录层14。因此，只有一部分的记录层14与光致抗蚀剂17重叠。特别优选的是，将光致抗蚀剂17形成在没有与下电极12重叠的位置处。这样一来，关于导电层16x，未被光致抗蚀剂17覆盖的任何部分都被去除。最后，通过灰化过程去除光致抗蚀剂17，从而获得图25中显示的结构。
由于这个实施例不需要用于将记录层14和上电极15嵌入在通孔之内的过程，所以能够消除其中面内均匀性难以获得的CMP过程。
要注意的是，关于上电极15，能够通过以下去除未被位线16覆盖的任何部分：通过使用光致抗蚀剂17使位线16形成图案，继之以执行过蚀刻，其中继续使用光致抗蚀剂17。当执行这样的过蚀刻时，上电极15仅剩余在记录层14和位线16重叠的区域中，如图28所示。使用这种构造，不仅上电极15和位线16之间的接触面积而且记录层14和上电极15之间的接触面积都能够减少。因此，能够进一步减少向位线16侧的热辐射。
上电极15通过过蚀刻的去除不需要执行直到暴露记录层14为止，并且能够仅执行到未被位线16覆盖的部分的一部分被去除的程度，并且相关部分中的膜厚度从而被减少，如参考图10描述的那样。
如上所述，在这个实施例的非易失存储元件30中，记录层14和上电极15所形成的侧面被侧壁绝缘层31覆盖，并且形成位线16以便其边缘横穿上电极15的上表面15b。因此，可以减少上电极15和位线16之间的接触面积，而不用在上电极15和位线16之间提供层间绝缘膜。这样一来，就可以抑制向位线16的热辐射，同时连接上电极15和位线16而不使用通孔。
同样在上述实施例中，其中共同使用位线16的多个记录层14和上电极15的形状能够是无缝的。
本发明决不限于前述实施例，而是各种修改在如权利要求所述的本发明的范围之内都是可能的，并且自然地，这些修改包括在本发明的范围之内。
在实施例的每一个中，上电极15和位线16例如具有单层结构。然而，上电极和位线的结构并不限于此。上电极15和位线16能够具有由多个导电层组成的多层结构。因此，即使当某种导电层(例如粘合层)存在于上电极15的主体部分和位线16的主体部分之间时，该导电层也能够被认为是上电极15的一部分或位线16的一部分。同样在这种情况下，能够认为上电极15和位线16是“直接”接触的。
如上所述，根据本发明，可以减少记录层和上电极之间的接触面积或上电极和位线之间的接触面积，而不用在上电极和位线之间提供层间绝缘膜。这样一来，就可以抑制向位线的热辐射，同时连接上电极和位线而不使用通孔。

Claims (18)

1.一种非易失存储元件，包含：
下电极；
上电极；
记录层，其包含布置在所述下电极和所述上电极之间的相变材料；
位线，其布置在所述上电极上以便偏移于所述记录层；以及
层间绝缘膜，
其中所述层间绝缘膜的上表面和所述上电极的上表面形成同一平面，并且
形成所述位线以便覆盖所述上电极和所述层间绝缘膜之间的边界线的一部分。
2.一种非易失存储元件，包含：
下电极；
上电极；
记录层，其包含布置在所述下电极和所述上电极之间的相变材料；
位线，其布置在所述上电极上以便偏移于所述记录层；以及
侧壁绝缘层，用于覆盖所述记录层和所述上电极的侧面，
其中形成所述位线以便覆盖所述上电极和所述侧壁绝缘层之间的边界线的一部分。
3.如权利要求1所述的非易失存储元件，其中，所述上电极仅形成在所述记录层和所述位线重叠的区域中。
4.一种非易失存储元件，包含：
下电极；
上电极；
记录层，其包含布置在所述下电极和所述上电极之间的相变材料；
位线，其布置在所述上电极上以便偏移于所述记录层；以及
层间绝缘膜，
其中所述层间绝缘膜的上表面和所述记录层的上表面形成同一平面，并且
形成所述上电极以便覆盖所述记录层和所述层间绝缘膜之间的边界线的一部分。
5.如权利要求4所述的非易失存储元件，其中，所述记录层在没有与所述位线重叠的区域中的膜厚度，比所述记录层在与所述位线重叠的区域中的膜厚度薄。
6.一种非易失存储元件，包括：
下电极；
上电极；
记录层，其包含布置在所述下电极和所述上电极之间的相变材料；
位线，其布置在所述上电极上以便偏移于所述记录层；
其中，所述位线偏移于所述记录层，以便所述下电极和所述位线不重叠。
7.一种非易失存储元件，包含：
层间绝缘膜，其具有通孔；
记录层，其包含所述通孔中形成的相变材料；
下电极，其连接到所述记录层的下表面；
上电极，其连接到所述记录层的上表面；以及
位线，其布置在所述层间绝缘膜上，并且连接到所述上电极，其中
形成所述上电极和所述位线中的至少一个，以便边缘横穿所述通孔。
8.如权利要求7所述的非易失存储元件，其中，在所述通孔中形成所述上电极，并且所述位线的边缘被形成以便横穿所述通孔。
9.如权利要求7所述的非易失存储元件，其中，所述上电极布置在所述层间绝缘膜上，并且所述上电极和所述位线两者的边缘被形成以便横穿所述通孔。
10.一种非易失存储元件的制造方法，包含：
形成下电极的第一步骤；
形成包含相变材料并接触所述下电极的记录层的第二步骤；
形成接触所述记录层的上电极的第三步骤；
形成覆盖所述记录层和所述上电极的侧面的层间绝缘膜的第四步骤；
使所述上电极的上表面和所述层间绝缘膜的上表面平整的第五步骤；以及
形成位线以便下表面的一部分接触所述上电极的上表面并且所述下表面的剩余部分接触所述层间绝缘膜的上表面的第六步骤。
11.如权利要求10所述的非易失存储元件的制造方法，进一步包含以下第七步骤：在执行所述第六步骤之后，去除所述上电极至少部分的未被所述位线覆盖的部分。
12.如权利要求11所述的非易失存储元件的制造方法，其中，通过使用同一掩模执行所述第六步骤的所述位线的形成图案和所述第七步骤的所述上电极的去除。
13.一种非易失存储元件的制造方法，包含：
形成下电极的第一步骤；
形成包含相变材料并接触所述下电极的记录层的第二步骤；
形成覆盖所述记录层的侧面的层间绝缘膜的第三步骤；
使所述记录层的上表面和所述层间绝缘膜的上表面平整的第四步骤；以及
形成由上电极和位线组成的叠层以便下表面的一部分接触所述记录层的上表面并且所述下表面的剩余部分接触所述层间绝缘膜的上表面的第五步骤。
14.如权利要求13所述的非易失存储元件的制造方法，进一步包含以下第六步骤：在执行所述第五步骤之后，去除所述记录层至少部分的未被所述上电极和所述位线覆盖的部分。
15.如权利要求14所述的非易失存储元件的制造方法，其中，通过使用同一掩模执行所述第五步骤的所述上电极和所述位线的形成图案和所述第六步骤的所述记录层的去除。
16.一种非易失存储元件的制造方法，包含：
形成下电极的第一步骤；
形成包含相变材料并接触所述下电极的记录层的第二步骤；
形成接触所述记录层的上电极的第三步骤；
形成覆盖所述记录层和所述上电极的侧面的侧壁绝缘层的第四步骤；以及
形成位线以便下表面的一部分接触所述上电极并且所述下表面的剩余部分接触所述侧壁绝缘层的第五步骤。
17.如权利要求16所述的非易失存储元件的制造方法，进一步包含以下第六步骤：在执行所述第五步骤之后，去除所述上电极至少部分的未被所述位线覆盖的部分。
18.如权利要求17所述的非易失存储元件的制造方法，其中，通过使用同一掩模执行所述第五步骤的所述位线的形成图案和所述第六步骤的所述上电极的去除。
CNB2006101630047A 2005-11-28 2006-11-28 电可改写非易失存储元件及其制造方法 Active CN100541810C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005341476A JP4847743B2 (ja) 2005-11-28 2005-11-28 不揮発性メモリ素子
JP2005341476 2005-11-28

Publications (2)

Publication Number Publication Date
CN1983617A CN1983617A (zh) 2007-06-20
CN100541810C true CN100541810C (zh) 2009-09-16

Family

ID=38088077

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101630047A Active CN100541810C (zh) 2005-11-28 2006-11-28 电可改写非易失存储元件及其制造方法

Country Status (4)

Country Link
US (1) US7582889B2 (zh)
JP (1) JP4847743B2 (zh)
CN (1) CN100541810C (zh)
TW (1) TWI322499B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4847743B2 (ja) * 2005-11-28 2011-12-28 エルピーダメモリ株式会社 不揮発性メモリ素子
JP2008103541A (ja) * 2006-10-19 2008-05-01 Renesas Technology Corp 相変化メモリおよびその製造方法
JP4503627B2 (ja) * 2007-03-29 2010-07-14 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7663134B2 (en) * 2007-07-10 2010-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with a selector connected to multiple resistive cells
JP2009065019A (ja) * 2007-09-07 2009-03-26 Sony Corp 配線構造、記憶素子およびその製造方法並びに記憶装置
JP2009099854A (ja) * 2007-10-18 2009-05-07 Elpida Memory Inc 縦型相変化メモリ装置の製造方法
JP2009177073A (ja) * 2008-01-28 2009-08-06 Renesas Technology Corp 半導体装置および半導体装置の製造方法
CN101232038B (zh) * 2008-02-26 2010-12-08 中国科学院上海微系统与信息技术研究所 高密度相变存储器的结构与制备的工艺
KR101510776B1 (ko) 2009-01-05 2015-04-10 삼성전자주식회사 반도체 상변화 메모리 소자
US8012790B2 (en) * 2009-08-28 2011-09-06 International Business Machines Corporation Chemical mechanical polishing stop layer for fully amorphous phase change memory pore cell
US8283650B2 (en) * 2009-08-28 2012-10-09 International Business Machines Corporation Flat lower bottom electrode for phase change memory cell
US8283202B2 (en) 2009-08-28 2012-10-09 International Business Machines Corporation Single mask adder phase change memory element
US8129268B2 (en) 2009-11-16 2012-03-06 International Business Machines Corporation Self-aligned lower bottom electrode
US7943420B1 (en) * 2009-11-25 2011-05-17 International Business Machines Corporation Single mask adder phase change memory element
US9196530B1 (en) 2010-05-19 2015-11-24 Micron Technology, Inc. Forming self-aligned conductive lines for resistive random access memories
JP5831687B2 (ja) * 2011-07-22 2015-12-09 ソニー株式会社 記憶装置およびその製造方法
WO2014076869A1 (ja) 2012-11-14 2014-05-22 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US9112148B2 (en) * 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US9178144B1 (en) 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US9209392B1 (en) 2014-10-14 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
CN110767801B (zh) * 2019-09-24 2021-09-14 华中科技大学 纳米级相变存储器单元的垂直电极配置结构的加工方法
CN110635030B (zh) * 2019-09-24 2021-10-01 华中科技大学 用于纳米级相变存储器单元的垂直电极配置结构
CN115884600A (zh) * 2021-09-28 2023-03-31 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0844628A (ja) * 1994-08-03 1996-02-16 Hitachi Ltd 不揮発性メモリ、およびそれを用いたメモリカード、情報処理装置、ならびに不揮発性メモリのソフトウェアライトプロテクト制御方法
US6330186B2 (en) * 1996-02-19 2001-12-11 Citizen Watch Co, Ltd. Non-volatile semiconductor memory device having electrically programable memory matrix array
JP4491870B2 (ja) * 1999-10-27 2010-06-30 ソニー株式会社 不揮発性メモリの駆動方法
US6549447B1 (en) * 2001-10-31 2003-04-15 Peter Fricke Memory cell structure
US6605821B1 (en) * 2002-05-10 2003-08-12 Hewlett-Packard Development Company, L.P. Phase change material electronic memory structure and method for forming
KR100481865B1 (ko) * 2002-11-01 2005-04-11 삼성전자주식회사 상변환 기억소자 및 그 제조방법
KR100568109B1 (ko) * 2003-11-24 2006-04-05 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR100733147B1 (ko) * 2004-02-25 2007-06-27 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
JP4847743B2 (ja) * 2005-11-28 2011-12-28 エルピーダメモリ株式会社 不揮発性メモリ素子

Also Published As

Publication number Publication date
TW200735331A (en) 2007-09-16
JP4847743B2 (ja) 2011-12-28
TWI322499B (en) 2010-03-21
US7582889B2 (en) 2009-09-01
JP2007149913A (ja) 2007-06-14
CN1983617A (zh) 2007-06-20
US20070123018A1 (en) 2007-05-31

Similar Documents

Publication Publication Date Title
CN100541810C (zh) 电可改写非易失存储元件及其制造方法
CN100559623C (zh) 非易失存储元件及其制造方法
CN100492696C (zh) 电可重写非易失存储元件及其制造方法
CN100541855C (zh) 非易失存储元件及其制造方法
JP4577694B2 (ja) 不揮発性メモリ素子及びその製造方法
CN100595930C (zh) 电可重写非易失存储元件
US7696077B2 (en) Bottom electrode contacts for semiconductor devices and methods of forming same
CN100550408C (zh) 非易失存储元件及其制造方法
US10461127B2 (en) Variable resistance memory device and method of manufacturing the same
CN1971932B (zh) 半导体存储装置
KR101481401B1 (ko) 비휘발성 기억 장치
JP2007311791A (ja) ＧｅＢｉＴｅ膜を相変化物質膜として採用する相変化記憶セル、それを有する相変化記憶素子、それを有する電子システム及びその製造方法
JP2007501519A (ja) メモリ用相変化アクセス装置
JP2004031953A (ja) メモリ構造
US20110315946A1 (en) Nonvolatile memory device
JP2010282989A (ja) 半導体記憶装置及びその製造方法、並びに、データ処理システム及びデータ処理装置
JP2023180600A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: MICRON TECHNOLOGY, INC.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20140512

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140512

Address after: Idaho

Patentee after: Micron Technology, Inc.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.