CN101013597A - 一种电阻随机存储器及其存储操作方法 - Google Patents

Abstract

本发明属于集成电路技术领域，具体为一种电阻随机存储器及对这种存储器进行存储操作的方法。采用二元或者二元以上的多元金属氧化物作为存储电阻，每个存储单元中都包括两个或两个以上存储电阻，每个存储电阻的第一电极都与同一个选通器件连接，第二电极与不同的位线耦连，形成若干个存储电阻共享同一个选通器件的结构。本发明可大大提高存储集成密度。

Description

一种电阻随机存储器及其存储操作方法

技术领域

本发明属于集成电路技术领域，具体涉及一种电阻随机存储器及对这种存储器进行存储操作的方法。更具体地说，本发明涉及以二元或者二元以上的多元金属氧化物作为存储介质并且存储单元中有1个以上存储电阻共享同一个选通器件的电阻随机存储器及其存储操作方法。

背景技术

存储器在半导体市场中占有重要的地位。由于便携式电子设备的不断普及，不挥发存储器在整个存储器市场中的份额也越来越大，其中90％以上的份额被FLASH占据。但是由于存储电荷的要求，FLASH的浮栅不能随技术代发展无限制减薄，有报道预测FLASH技术的极限在32nm左右，这就迫使人们寻找性能更为优越的下一代不挥发存储器。最近电阻随机存储器(resistive random access memory，简称为RRAM)因为其高密度、低成本、可突破技术代发展限制的特点引起高度关注，所使用的材料有相变材料^[1]、掺杂的SrZrO₃ ^[2]、铁电材料PbZrTiO₃ ^[3]、铁磁材料Pr_1-xCa_xMnO₃ ^[4]、二元金属氧化物材料^[5]、有机材料^[6]等。二元金属氧化物(如铜的氧化物^[7]、钛的氧化物、镍的氧化物、锆的氧化物、铝的氧化物、铌的氧化物、钽的氧化物等)由于在组份精确控制、与集成电路工艺兼容性及成本方面的潜在优势格外受关注。

图1是已被报道的电阻存储单元的I-V特性曲线的示意图^[7]，(a)是采用极性不同的电压进行高阻和低阻间转换情形，曲线101表示起始态为高阻的IV曲线，电压扫描方向如箭头所示，当电压从0开始向正向逐渐增大到V_T1时，电流会突然迅速增大，表明存储电阻从高阻突变成低阻状态，示意图中电流增大不是无限制的，而是受回路中电流限制元件的约束，到达最大值(以下称为钳制值)后不再随电压增加而增加。曲线100表示起始态为低阻的状态，当电压由0向负向逐渐增大到V_T2时，电流会突然迅速减小，表明存储电阻从低阻突变成高阻状态。高阻和低阻分别代表不同的数据状态，这种改变是多次可逆的，由此可实现数据存储。(b)是采用极性相同的电压来进行高阻和低阻转换的情形，曲线101和100分别表示采用正向电压使存储电阻由高阻向低阻转换和由低阻向高阻转换的过程，而103和102分别表示采用负向电压使存储电阻由高阻向低阻转换和由低阻向高阻转换的过程。

图2是目前报道的Cu_xO电阻在高阻或电阻间来回转换的次数(以下称为可擦写次数)的结果^[7]，可以看到只有600次左右，耐受特性(ENDURANCE)是比较差的。文献中认为这有可能是因为当在Cu_xO电阻上施加电信号进行写操作时，电场会推动铜离子进入Cu_xO导致的^[7]。

目前报道的二元金属氧化物存储器主要采用两种结构^[5][7]：一种为传统的一个选通器件加一个存储电阻(1T1R)的结构，另一种为交叉阵列(cross-point)结构。

图3(a)(b)分别示出了传统的1T1R存储单元的电路结构图和物理结构剖面示意图。每个存储单元320中有一个存储电阻304和一个选通器件300，存储电阻304与选通器件300的一端302直接连接，图b中TE和BE分别代表电阻304的上电极和下电极。在示意图中选通器件300采用MOSFET(金属氧化物场效应晶体管)器件，304的另一端303与位线BL0相连接，选通器件300通过控制端301与字线WL0连接。位线BL0与字线WL0共同作用就选中交叉处的单个电阻304进行存储操作。选通器件300使得电信号只对耦合在字线-位线交叉对之间的单个电阻进行操作，而不会对其它的存储单元产生串扰。这种结构的特点是不同存储单元之间，在存储操作中的相互干扰小，但是选通器件必须制作在硅片衬底上，消耗硅片面积。而1个选通器件只能控制一个存储电阻。

图4为包含多个1T1R存储单元的存储器的阵列的一部分的结构示意图，多个存储单元重复排列，其中虚线框320中是一个典型的存储单元，含有一个选通器件300和一个与之相连的存储电阻304，但于同一行的不同存储单元中的选通器件与同一条字线WL相连，例如，第一行中的不同存储单元中的选通器件均与WL0相连，其它行依次类推，而位于同一列上不同存储单元中的电阻的一端均与同一条位线相连，例如，第一列中不同存储单元中的存储电阻的一端均与位线BL0相连，其它列依次类推。字线与行译码器501和502相连，行译码器的作用是选中一行，位线与列译码器601和602相连，列译码器的作用是选中一列，行和列交叉处的存储单元就是选中要进行操作的单元，每一列都与相应的灵敏放大器/驱动701或灵敏放大器/驱动702相连。灵敏放大器/驱动的作用是对所选择的存储电阻的逻辑状态进行读出和提供对存储电阻进行操作的电信号。

图5(a)(b)示出了以二元金属氧化物作为存储介质的交叉(cross-point)存储阵列示意图，M₁、M₂、M₃表示第一、二、三层金属线，相邻两层金属线通过金属塞相连，金属塞同时作为存储电阻的下电极。交叉存储阵列的特征在于存储单元之间没有用作隔离的选通器件，存储电阻直接耦接到相互垂直的两条金属线上^[8]。这两条金属线对的交叉点和一个存储单元相关联。交叉存储阵列的缺点在于由于存储单元之间没有隔离，所以漏电流较大，单元之间干扰严重。这个缺点降低了可靠性，增加了电路设计的复杂度，导致了存储器读取速度下降。但是交叉存储阵列的优点也很明显，它可以大大提高集成密度，并且由于减少了需要占用硅面积的选通器件，因而可以在垂直方向上进行层叠，形成三维的存储阵列。

发明内容

本发明的目的在于提供一种以二元或者二元以上的多元金属氧化物为存储电阻介质的，而且多个存储电阻共享一个选通器件的电阻随机存储器件来提高存储集成密度，并提出相应的存储操作方法。

本发明提出的电阻随机存储器件，以二元或者二元以上的多元金属氧化物作为存储电阻，包括数个存储单元，每个存储单元中都包括两个或两个以上上述的存储电阻，这些存储电阻的第一电极都与同一个选通器件连接，该选通器件可以是双极型晶体管(bipolartransistor)或者是金属氧化物半导体场效应晶体管(MOSFET)或者是二极管，并通过该选通器件与称为字线的导线耦连；这些存储电阻的第二电极与不同的称为位线的导线耦连，形成在同一个存储单元中若干个存储电阻共享同一个选通器件的结构。

上述结构中，同一存储单元中的不同存储电阻可以位于不同的互连金属线层上，每一层互连金属线层和与之连接的存储介质所在的层构成一个复合层，不同复合层在垂直方向进行层叠，相邻复合层间通过位于通孔中的金属塞连接，形成三维的存储阵列。

本发明结构中，同一存储单元中，第一电极与同一选通器件相连的不同存储电阻，其第二电极与多路选择器中的不同选通器件连接，这些选通器件可以是双极型晶体管(bipolartransistor)或者金属氧化物半导体场效应晶体管(MOSFET)，并通过这些与之连接的选通器件进一步与不同的位线连接，从而实现存储电阻第二电极与不同位线的耦连。

本发明所述的二元或者二元以上的多元金属氧化物可以是铜的氧化物、镍的氧化物、钛的氧化物、锆的氧化物、铝的氧化物、铌的氧化物、钽的氧化物、铪的氧化物、钼的氧化物、锌的氧化物、SrZrO₃、PbZrTiO₃、Pr_1-xCa_xMnO₃。需要指出的是，对于以上存储介质材料，由于制备工艺以及性能需求，在化学计量比上会有所变化，这不应视作对本发明的限制。还应该指出的是，以氧化物材料为主要成份，在其中进行少量杂质元素掺杂以改善性能，如在钼的氧化物或者铝的氧化物或者锆的氧化物中掺入微量铜，不应视作对本发明的限制。

本发明中，每个存储单元中的存储电阻的个数等于2ⁿ(n为自然数，为1，2，3，.......)，其中n的具体值由金属层数和存储单元中位于每层金属上的存储电阻的个数决定，例如，每个存储单元中，位于每层金属上的存储电阻有2个，共有8层金属，那么每个存储单元中有16个存储电阻，n＝4。又比如，每个存储单元中，位于每层金属上的存储电阻有4个，共有8层金属，那么每个存储单元中有32个存储电阻，n＝5。

本发明提出对以上存储器进行写操作的方法。写操作前将存储单元中的数据与输入数据缓冲器中的拟写入数据进行比较，若存储单元中的数据与拟写入数据相同，不进行写操作，若存储单元中的数据与拟写入数据不同，则将这些存储单元中的数据编程为相反状态。

改变上述存储单元中的数据状态的具体方法，低阻态和高阻态都有分布范围的。在要使电阻由低阻变成高阻的时候，当目标存储电阻的值大于高阻分布范围的最小值，则认为写操作成功，在要使电阻由高阻变为低阻的时候，当目标存储电阻的值小于低阻分布范围的最大值，则认为写操作成功。在采用电信号进行写操作的同时，同步输出存储单元的数据状态；当数据状态到达设定状态时，立即停止操作，否则持续操作直至到达需要的数据状态为止。

本发明提出对以上存储器件进行读操作的方法。限制读操作时通过存储单元的电流能够到达的最大值(即设置钳制电流)，这样存储单元的数据不会在读信号的作用下被改变，这可以避免读出时造成误写入。

在上述存储器中，存储电阻为两端器件，其中一端与金属连线的阻挡层材料相连。在进行写操作时，采用相同极性的电信号进行数据操作，即无论对于要使电阻由低阻变成高阻的情况，或是要使电阻由高阻变为低阻的情况，总是在与阻挡层相连的存储电阻一端上接高电平，另一端接低电平，可使金属离子在电场作用下向存储介质中的扩散受到阻挡层的阻挡。或者电信号的极性反过来，总是在连向阻挡层的一端上接低电平，另一端接高电平，可使金属离子在电子撞击作用下向存储介质中的运动受到阻挡层的阻挡。

以上存储操作方法，涉及到写操作的方法、改变存储单元数据状态的方法、读操作的方法以及写操作时写信号极性的选择方法，可以选择其中一项或者几项的组合。

本发明还提供一种包含本发明所述电阻随机存储器的系统，它包括一处理器，以及与所述处理器通信的输入和输出，以及耦连到该处理器的存储器件；所说存储器件为本发明提供的电阻随机存储器件。包括：数个存储单元，每个存储单元中都包括两个或两个以上存储电阻，这些存储电阻的第一电极都与同一个选通器件连接，这些选通器件可以是双极型晶体管(bipolar transistor)或者是金属氧化物半导体场效应晶体管(MOSFET)或者是二极管，并通过该选通器件与称为字线的导线耦连，存储电阻的第二电极与不同的称为位线的导线耦连，形成若干个存储电阻共享同一个选通器件的结构，等等。

所提供的系统，还可以包括耦连到该处理器的无线接口。

附图说明

图1目前报道的电阻随机存储器的I-V特性曲线。

图2目前报道的Cu_xO电阻随机存储器的可擦写次数的数量级在600次左右。

图3目前报道的电阻随机存储器是基于传统的1T1R存储单元，其等效电路图(a)和结构剖面图(b)。

图4传统的基于1T1R存储单元的存储器阵列体系结构。

图5二元金属氧化物存储器的交叉点(Cross-Point)存储阵列。

图6为本发明的电阻随机存储器的一个实施例图示。

图7为1TKR存储单元实施例的结构剖面。

图8为1TKR存储单元形成的存储阵列的部分电路图。

图9对本发明提出的电阻随机存储器件进行寻址操作的一个实施例。

图10为电阻随机存储器件进行写操作的实施例。

图11为改变存储数据状态的实施例的逻辑框图。

图12为写操作过程中判断存储的数据状态的实施例图示。

图13为采用不同极性电信号进行编程操作的写驱动电路的实施例图示。

图14为读出放大器输入级的设计的实施例图示。

图15为写操作的时序图示。

图16为采用相同极性电信号进行编程操作的写驱动电路的一个实施例。

图17为钳制电流对存储电阻状态改变的电信号的实验曲线。

图18为读操作方法的实施例图示。

图19为存储电阻与通孔和互连线的相对的两个实施例((a)、(b))。

图20为根据本发明的一个实施例的系统的一部分图示。

图21为根据本发明的又一个实施例的系统的一部分图示。

图中标号：100、101、102、103分别为不同状态下的电压扫描曲线，300为选通器件，301为选通器件控制端，302为选通器件的另一端，303为电阻304的一端，304、305、306、307、308、309、310、311为存储电阻，320为存储单元，501、502为行译码器，601、602为列译码器，701、702为灵敏放大器/驱动器，800、810、820为多路选择器，801为译码器，802、803、804、805为选通管，900为层地址，901为列地址，902为行地址，910，920，930为信号线，1100、1101、1102为选通器件，1401、1402为PMOS管，1404、1405、1406、1407、1408为NMOS管，1410、1411为节点，1500为编程使能信号，1501读出放大器使能信号，1502为放大器平衡信号，1503为写操作完成信号，1504为编程信号，1505为读出放大器输出信号，1600、1601、1603为PMOS管，1608为多路选择器，1613为D触发器，1614为与非门，1800、1801、1802为PMOS管，191a、191b、191c分别为绝缘介质层，193+为上层铜引线，193-为下层铜引线，195a和195b为盖帽介质层，197为通孔，198为下栓塞，199为阻挡层，2000为系统，2001为控制器，2003为存储器，2004为I/O(输入/输出)、2005为总线，001为数据缓冲，002为编程控制模块，003为逻辑控制，004为缓冲器，005为读出放大器，006为参考电压，007为列译码器输出信号，008为行译码器输出信号。

具体实施方式

下文结合图示及参考实施例更具体地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。

在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状。

应当理解，当称一个元件在“另一个元件上”或“在另一个元件上延伸”时，这个元件可以直接在“另一个元件上”或直接“在另一个元件上延伸”，或也可能存在插入元件。相反，当称一个元件直接在“另一个元件上”或直接“在另一个元件上延伸”时，不存在插入元件。当称一个元件与“另一个元件连接”或“与另一个元件耦接”时，这个元件可以直接连接或耦接到另一个元件，也可以存在插入元件。相反，当称一个元件直接与“另一个元件连接”或直接“与另一个元件耦接”时，不存在插入元件。

本发明涉及以二元或者二元以上的多元金属氧化物作为存储介质并且存储单元中1个以上存储电阻共享同一个选通器件的电阻随机存储器及其存储操作方法。。这里所述的存储单元的概念是指选通器件和与之连接的存储电阻所构成的复式存储单元。为便于阐述，约定存储单元是指该复式结构。

附图(1～5)在发明技术背景中进行了解释。

下面参考图6来说明本发明提出的电阻随机存储器件的1个实施例。图6给出了存储单元320的等效电路图，包括1个选通器件300和k个存储电阻，存储电阻依此为304、305、306......、k，在图示中选通器件300采用金属氧化物半导体场效应晶体管(MOSFET)，该选通器件也可以是双极型晶体管(bipolar transistor)或者二极管。k个存储电阻的第一电极均与选通器件300的同一端302直接相连，第二电极则分别与不同的位线BL0、BL1、BL2、......、BLk耦连。选通器件300与字线WL0耦连，在本实施例中是通过MOSFET的控制端301与字线WL0连接。字线-位线的每个交叉与一个单独的存储单元相关联。这样形成了k个存储电阻共享同一个选通器件300的结构，相应于传统的1T1R结构，以下我们简称这个结构为1TkR结构。注意，这里T代表选通器件，而不是专指晶体管。选通器件的种类的变化不应视作对本发明的限制。采用这种结构，可以在相同硅片面积情形下，提高存储器的密度。

上述的二元或者二元以上的多元金属氧化物可以是铜的氧化物Cu_xO^[7]、镍的氧化物NiO^[5]/NiOx^[9]、钛的氧化物TiO₂ ^[5]/TiO_x ^[9]、锆的氧化物ZrO₂ ^[5]/ZrOx^[10]、铝的氧化物Al₂O₃ ^[11][12]、铌的氧化物Nb₂O₅ ^[10]、钽的氧化物Ta₂O₅ ^[12]、铪的氧化物HfO₂ ^[5]、钼的氧化物MoOx^[11][12]、锌的氧化物ZnO^[11][12]、SrZrO₃ ^[2]、PbZrTiO₃ ^[3]、Pr_1-xCa_xMnO₃ ^[4]。需要指出的是，对于以上存储介质材料，由于制备工艺以及性能需求，在元素的化学计量比上会有所变化，这不应视作对本发明的限制。还应该指出的是，以氧化物材料为主体成份，在其中进行少量杂质元素掺杂以改善性能，如在钼的氧化物或者铝的氧化物或者锆的氧化物中掺入微量铜^[11]，在锌的氧化物中掺入铝^[11]，在SrZrO₃中掺Cr^[2]，又如在PbZrTiO₃中掺入La^[13]，这不应视作对本发明的限制。

图7给出了1TkR存储单元的两个实施例的结构剖面图，通过该图阐述一个存储单元中的多个存储电阻可以位于不同的互连线金属平面上。图7(a)中示出1个存储单元中4个存储电阻304、305、306、307共享同一选通器件300(图中为MOSFET)的情形，存储电阻位于通孔的顶部并与上层金属线直接连接，分列于通孔的两侧，存储电阻所在层及与其连接的金属线所在的层定义为一个复合层，同一存储单元中的存储电阻可位于不同的复合层上，图中4个电阻位于两个复合层上，例如存储电阻306和307所在的层与其连接的上层金属引线层构成第二复合层，而存储电阻304、305所在的平面与其连接的上层金属引线层构成第一复合层。复合层在垂直方向上层叠，构成三维结构。不同复合层间通过通孔中的金属塞连接。图7(b)示出了1个存储单元中8个存储电阻304至311共享同一个选通器件300的情形，存储电阻位于通孔的底部并与下层金属线直接连接，列于通孔的单侧，存储电阻所在层及与其直接连接的金属线所在的层定义为一个复合层。存储电阻304、305、306、307所在层和与其连接的下层金属引线层构成第一复合层，存储电阻308、309、310、311所在层和与其连接的下层金属引线层构成第二复合层，8个电阻每4个1组，分列于两个复合层上，构成三维结构，8个存储电阻的一端均通过通孔和金属线与选通器件300连接(本实施例中选通器件采用MOSFET)，8个存储电阻另一端则分别与8条不同的位线BL0至BL7连接。应该指出的是，存储电阻数目以及相对于通孔的几何排列位置的变化不应视作对本发明的限制。采用本发明所述的三维结构可以进一步提高存储器的密度。

图8给出了本发明存储器一个实施例中采用1TkR结构存储单元所形成存储阵列的一部分的电路图。实施例中k＝4。图中示出存储单元320，存储单元中的不同存储电阻与不同的位线连接，其中存储电阻304至307的一端均与选通器件300连接，并通过选通器件300与字线WL0连接。存储电阻304至307的另一端则分别与多路选择器800中的选通管802至805连接，选通管802至805与多路选择器800中的译码器801连接。这样存储电阻304至307通过多路选择器800中的选通管802至805分别与不同位线BL0至BL3连接。每个字线-位线交叉对对应一个存储电阻。多路选择器确保只对字线-位线交叉对选中的存储电阻进行操作而不会对其它电阻产生干扰。以对存储电阻304进行操作为例来进行说明，选通器件300在行译码驱动501输出信号的控制之下导通，译码器801进行译码，801的输出使选通器件802打开，选通器件803、804、805均关断，从而操作电流的通路为：选通器件802，目标存储电阻304，选通器件300。这样就选中字线WL0和位线BL0交叉点对应的电阻304进行操作。未选中的电阻上不会受到干扰，读写的可靠性都得到了提高。位于同一位线上的存储电阻可共享多路选择器中的选通管，例如，在位线BL0上的存储电阻可共享多路选择器800中的选通管802，位于同一字线上或称位于同一行上的存储单元可共享多路选择器中的译码器，例如，在字线WL0上的存储单元可共享多路选择器800中的译码器801。

图9给出采用1TkR存储单元的存储器系统寻址的一个实施例。这里将存储电阻所在层及与其直接连接的金属互连线所在的层定义为一个复合层，图中层的概念是指一个复合层。如图所示，三个地址信号的作用分别为：信号900为层地址，信号901为列地址，信号902为行地址。这三个信号分别连接到多路选择器件820、800、810上。地址信号通过这三个多路选择器件耦连到每一个存储电阻上。通过层地址900和多路选择器件820来进行寻址，确定要进行操作的层，例如，信号线910、920、930有效，分别选中层1、层2、层3进行操作，进一步选中与列地址和行地址耦连的位线和字线的交叉点处对应的存储电阻进行操作。在同一层上，还可以结合块(block)地址来进行存储阵列块的选择，图中未示出。应该指出的是，本实施例中，被选中同时操作的不同电阻是位于同一层上，但是这不是对本发明的限制，被选中同时操作的不同电阻也可以位于不同的层上。

图10给出了对上述存储器进行写操作的方法。左图(a)给出了流程，右图(b)给出了一个实施例。图示中以字长32位为例，首先将目标存储单元中的数据输出到到输出SRAM数据缓冲器中，将拟写入数据输入到输入SRAM数据缓冲器中，然后将目标存储单元的数据和拟写入数据逐位进行比较，若存储单元中的数据与拟输入数据相同，不进行写操作，若存储单元中的数据与拟输入数据不同，则对这些存储单元中的存储电阻进行编程，使其数据状态改变为相反状态。这种操作方法减少了对存储单元进行操作的几率，可以提高使用稳定性。将存储电阻翻转为相反数据状态的具体编程方法将在图11的实施例中进一步详细说明。

图11给出对于选定的存储电阻，改变其存储数据状态的写操作方法的一个实施例的逻辑功能框图。其特征在于被操作的存储电阻的电阻状态可以耦合到逻辑控制单元003上，从而控制编程操作是否停止。下面简述实施实例的工作原理：首先，需要写入的数据从数据线上存入到输入数据缓冲001中，数据缓冲器中的数据作为编程控制模块002的输入信号，编程控制模块的输出作为多路选择器件830、800的输入，根据输入的不同，选择不同的编程信号。  列译码的输出信号007使选通器件1100和1101导通，行译码输出信号008使选通器件300导通，于是形成了加在存储电阻304两端的一个通路。整个写操作实际上包括预读和写两个过程，如图所示，在预读阶段，施加读信号在存储电阻304上，读信号是小的电信号，不会改变存储电阻的数据状态。读出放大器005的输出即为存储单元当前的数据状态，存入数据输出缓冲器004中，然后与存入在数据输入缓冲001中的拟写入数据状态进行比较，如果相同则通过逻辑控制003的输出使选通器件1102截至，从而写操作停止，如果不同，则施加写电压在存储电阻304上，相对于读出电压，写电压是大的电信号，会改变存储电阻的数据状态。在写的同时读出放大器005同步输出存储单元的数据状态，写操作持续到当存储电阻的数据状态与数据缓冲001中的一致时，通过逻辑控制003的输出使选通器件1102截至，从而写操作停止。这种方法可以避免对存储电阻过度操作(over-programming)而导致可擦写次数下降。

写操作过程中判断存储电阻的数据状态的具体方法的一个实施例如图12所示，在实际应用中，存储电阻在低阻或高阻状态时，其阻值都会有一定的分布范围，图12中A’A、B’B分别表示低阻和高阻的阻值分布范围，A和B分别代表低阻和高阻分布范围的最大值和最小值。写入的时候需要将目标存储单元的阻值能够写入到高阻态或低阻态分布的范围之内，同时又要避免对存储电阻过度操作。在实施例中，在写入高阻态的时候，当目标存储电阻的值大于B值，则认为写操作成功，在写入低阻态的时候，当目标存储电阻的值小于A值，，则认为写操作成功。根据设定的B和A值，可以确定图11中读出放大器005的参考电压。

图13给出了根据图11和图12采用不同极性电信号进行编程操作的写驱动电路的一个具体实施例，这只是为了更充分地阐述本发明提出的操作方法，不应被认为具体电路仅限于此实施例。为阐述其工作原理，分两种情况讨论：(1)写入数据“1”，即将存储电阻编程到低阻态；(2)写入数据为“0”，即将存储编程到高阻态。在写数据“1”的时候，P-Control信号为低电平，n-Control信号为高电平，此时晶体管Mp0导通，Mp3关断。信号Wpsigx为高电平，信号Wnsig为低电平，此时Mn5导通，Mn2截止。可以看到这时形成一条正向的回路，如图13所示的通路1。

在写数据“0”的时候，P-Control信号为高电平，n-Control信号为低电平，此时晶体管Mp3导通，Mp0关断。信号Wnsig为高电平，信号Wpsigx为低电平，此时Mn2导通，Mn5截止。可以看到这时形成一条逆向的回路，如图13所示的通路2。

当写操作开始时，首先施加读信号，此时EQ有效，读出目标存储电阻的当前数据状态，如果目标存储电阻所处的初始逻辑状态恰好与输入数据缓冲中的数据一致，则会产生W_Finish信号，这个信号将D触发器异步清零，即使EN变为低电平，写操作停止。

若存储单元状态和待写入的数据不同，则施加写信号进行写操作，直至存储单元状态发生转变，这个状态翻转信号耦连到WFinish信号线，使W_Finish信号有效，通过关断Mp0或MP3停止写操作。

下面分析WFinish信号如何产生。本实施例中WFinish信号是高电平有效的。在进行存储电阻状态读出的时候，如果待写入的数据为1，则选取低阻的参考电阻作为基准，根据分析可知，如果目标存储电阻的阻值小于该基准电阻，则读出放大器的输出为逻辑1，反之为逻辑0。因此如果目标存储电阻的状态已经为待写入数据的状态，则两者相异或，输出为0，这时WFinish就会变为高电平，标志写操作完成。同理可以分析待写入数据为0时，选择高阻的参考电阻作为基准，如果目标存储电阻的阻值大于该基准电阻，则读出放大器的输出为0，反之为1。因此如果目标存储电阻的状态已经为待写入数据的状态，则两者相异或，输出为0，产生高电平有效的WFinish信号。

通过实施例中的电路，不需要在写操作之前，将存储单元都擦除到同一个状态，可以提高存储电阻的可擦写次数。同时该电路不需要进行写操作后的验证，它是通过实时监视存储电阻状态所产生的反馈信号来自动停止写操作过程的。在该实施例中放大器XsenseAmp没有示出其晶体管级的设计，但是可以分析出该放大器设计需要注意的几点地方：

(1)采用电压读出，读出放大器输入电阻要大，免对ampos和Outneg两个节点电位造成影响；

(2)读出放大器输出电压的摆幅要大，高电平输出要在CMOS逻辑高电平范围低电平输出要在CMOS逻辑低电平范围。

图14给出了读出放大器输入级的设计的一个实施例。PMOS管1401，1402，NMOS管1404、1405形成交叉耦合对，这是一个正反馈的电路，当节点1410，1411的电位有较小的差异后，通过交叉耦合对的正反馈作用，这个差异被迅速拉大，于是产生SO，SON两个互补的输出。NMOS管1406，1407是一对差分对管，INN和INP为输入，当INN与INP不相等时(即有差模信号输入时)通过NMOS管1406和1407的电流会产生一个差异，从而导致节点1410、1411的电位不平衡，最终产生有效的输出。NMOS管1408提供差分放大器的电流源偏置，其栅端接使能信号，当使能信号有效时，放大器开始工作。

图15给出了写操作的时序图。该图是将数据1写入到初始状态为“0”的存储电阻中的实施例。首先编程使能信号1500有效(变为高电平)，然后读出放大器使能信号1501有效，接着放大器平衡信号(EQ)1502有效，放大器开始工作。写操作完成信号1503变为低电平(即WFinish信号)，编程信号1504逐渐增大。曲线1505表示了放大器输出的变化。最后放大器输出变为1，写操作完成信号1503变为高电平，写操作终止。

图16给出了根据图11和图12采用相同极性电信号进行编程操作的写驱动电路的一个具体实施例。首先数据信号DataIn在时钟信号clk的作用下，锁存到D触发器1613中，产生两个输出，分别为与写入数据信号相同的DataQ，和与写入数据信号相反的NegDateQ。这两个信号通过与非门1613，1614产生两个控制信号，分别为p_control和n_Control.根据分析可知当DataIn为“1”时，p_control信号为高电平，n_Control信号为低电平，反之，当DataIn为“0”时，p_control信号为低电平，n_Control信号为高电平。这两个信号，可以控制PMOS管1600、1601导通还是关断。当写入数据“1”时，相应的电压信号”Write1”通过MOS管1600、1603、多路选择器1608加在所寻址的存储电阻上。而当写入数据”0”时，相应的写电压信号”Write0”通过MOS管1601，1603，多路选择器1608加在所寻址的存储电阻上。因为采用的是同极性的电压进行写入，所以写电压信号”Write1”和”Write0”极性相同，但幅度不同。根据图11所示的写操作逻辑框图，因为在写操作的同时可以监视目标存储电阻状态的变化，所以编程的时间是自适应控制的，所以仅仅需要选择同极性写信号的幅度即可。

图17给出了钳制电流对使存储电阻状态改变的电信号的影响的典型实验曲线。曲线100为未加电流钳制情况下的I-V特性曲线图，存储器件初始态为低阻态，当扫描电压为1V时，存储器件由低阻态变为高阻态。曲线111是将电流钳制在较小值的情形，可以看到电流被钳制于1mA左右，存储单元的状态在电压为4V时仍未发生翻转。对比曲线100，表明电流被嵌制在较低的水平，要使存储单元状态改变需要的电压较高。通过这个现象可以说明，如果流过存储器件的电流较大，则在电压较小的情况下，存储器件就可能发生状态的翻转，这对于读出是不利的，很容易造成读出时的误写入。应该指出的是，图17中的数据值是相应于具体的器件尺寸和工艺条件的，但是在不同的工艺尺寸和条件下，都具有与图17相同的规律。

根据图17的结果，图18中提供了读操作方法的一个实施例，在读操作时设置较小的钳制电流，可以防止读的过程中，在较低的读电压下，发生误操作。应当指出的是，设置钳制电流的具体电路不应该仅限于实施例中采用的电路。图18中，通过比较相同电流流过参考存储器件和目标存储器件产生的电压降来区分逻辑状态。PMOS管1800的栅端接读出使能信号EN，当EN信号为低电平时，读出放大器开始工作。PMOS管1801和1802构成电流镜，使流过存储电阻304和参考电阻104的电流ID1和ID2相等，从而产生不同的电压降，放大器005可以将这个电位差进行放大，产生表示存储单元逻辑状态的输出。在读出电路的设计中，晶体管1807其栅极接一钳位电压，可以用来限定通过存储单元的最大电流，避免读操作时造成状态的误翻转。应该指出的是，如图11所描述的，在写操作中也需要实时读出存储单元的状态，所以写驱动电路和读出电路可以共享读出放大器。

图19(a)，以Cu_xO存储介质为例，给出了存储电阻与通孔和互连线的相对位置的一个实施例。铜引线193-上方是位于通孔197中的铜栓塞，铜栓塞起到连接上层铜引线193+和下层铜引线193-的作用，Cu_xO存储介质304位于通孔197的顶部和上层铜引线193+的下方，通过阻挡层金属199与作为上电极的铜引线193+连接，通过金属塞与作为下电极的铜引线193-连接。下层铜引线193-、通孔197、上层铜引线193+周围分别是绝缘介质层191a、191b和191c，191a与191b之间、191b与191c之间分别是用于抑制电迁移提高可靠性的盖帽层介质(cap layer)195a和195b。图中示出了第一层铜引线193-通过下栓塞198与衬底连接的情形，如本专利所描述的多层金属线在垂直方向上层叠形成三维结构的情况，存储电阻所在层及与其连接的金属线所在的层定义为一个复合层，每相邻的两层复合层间通过铜金属塞连接，图中未示出。

图19(b)，以Cu_xO存储介质为例，给出了存储电阻与通孔和互连线的相对位置的又一个实施例。铜引线193-上方是位于通孔197中的铜栓塞，铜栓塞起到连接上层铜引线193+和下层铜引线193-的作用，Cu_xO存储介质304位于通孔197的底部并深入下层铜引线193-，一端通过阻挡层金属199与作为上电极的铜栓塞和上层铜引线193+连接，另一端与作为下电极的下层铜引线193-连接。下层铜引线193-、通孔197、上层铜引线193+周围分别是绝缘介质层191a、191b和191c，191a与191b之间、191b与191c之间分别是用于抑制电迁移提高可靠性的盖帽层介质(cap layer)195a和195b。图中给出了第一层铜引线193-通过下栓塞198与衬底连接的情形，如本专利所描述的多层金属线在垂直方向上层叠形成三维结构的情况，存储电阻所在层及与其连接的金属线所在的层定义为一个复合层，每相邻的两层复合层间通过铜金属塞连接，图中未示出。

以上两个实施例中存储电阻的几何位置的共同特征是存储电阻一端是通过阻挡层金属与作为一个电极的金属引线材料连接，另一端则直接与作为另一个电极的金属引线材料连接。在大电场或大电流作用下，有两种效应会发生，一是金属离子会在电子撞击作用下向电子运动方向迁移，另一种是金属离子会在大电场作用下向电场力作用方向迁移，两种效应共存，但视具体情况其中的一种效应会占优势。存储电阻上的电信号极性有两种接法，一种是在与阻挡层连接的存储电阻一端上接高电平，另一端接低电平，另一种是反过来在与阻挡层连接的存储电阻一端上接低电平，另一端接高电平。在前一种接法下，金属离子在电场作用下向存储介质中的迁移受到阻挡层阻挡，在后一种接法下，金属离子在电子撞击作用下向存储介质中的迁移受到阻挡层阻挡。本发明实施例中，总是采用相同极性的电信号进行存储操作，无论对于要使电阻由低阻变成高阻的情况，或是要使电阻由高阻变为低阻的情况，根据占优势的效应，总是在与阻挡层相连的存储电阻一端上接高电平，另一端接低电平，或者电信号的极性反过来，总是在连向阻挡层的一端上接低电平，另一端接高电平，可使金属离子在电场作用向氧化层中的扩散受到阻挡层的阻挡或是金属离子在电子撞击作用下的运动受到阻挡层的阻挡。采用这种方法，可以提高存储电阻的耐受特性。

应当指出的是，当采用铝金属作为互连线时，存储电阻也是通过阻挡层金属与作为一个电极的金属引线材料连接，本发明提出的操作电信号的极性选择方法也适用，互连线材料的改变以及互连线材料与何种存储电阻组合不应视作对本发明的限制。

还应该指出的是，图19中示出的1TkR中的选通器件是MOSFET，选通器件也可以是二极管或双极型晶体管，图中未示出。图19中示出的衬底可以是单晶硅片衬底，也可以是SOI(silicon on insulator)衬底，还可以是薄膜半导体衬底，例如非晶硅半导体薄膜或是多晶硅半导体薄膜。

以上描述的存储操作方法，涉及到写操作的方法、改变存储单元数据状态的方法、读操作的方法以及写操作时写信号极性的选择方法，可以选择其中一项或者几项的组合。这不应该被认为是对本发明的限制。

现在参考图8讨论在1TkR结构的存储单元中，k取值所受的限制。如图6所示同一存储单元中，共享同一选通器件的存储电阻下电极是相互连接的。如图7所示，复合层可以通过金属插塞在垂直方向进行层叠，形成三维的存储阵列。每个存储单元中的总电阻个数可以由下式确定：

k＝N_LL_total    (1)

其中N_L表示同一存储单元中，位于每层互连金属线层上的与同一选通器件相连接的存储电阻个数，L_total表示总共的互连金属线层数。在单个选通器件面积上，每层所安排的存储单元个数N_L，是由版图设计的规则决定。要使芯片面积的利用率达到最高，应该遵循这样的原则：即在符合设计规则的条件下，在单个选通器件的面积上安排尽可能多的存储单元。

根据式(1)可以决定k值的有两个因素：第一是每层互连金属线层上共享同一选通器件的存储电阻的个数；第二是金属的层数。考虑到局部位线的译码方式，共享同一选通器件的存储电阻的个数应符合2ⁿ(n为自然数，等于1，2，3，.......)，这样可以最充分的利用地址线。n的具体值由金属层数和存储单元中位于每层金属上的存储电阻的个数决定，例如，每个存储单元中，位于每层金属上的存储电阻有2个，共有8层金属，那么每个存储单元中有16个存储电阻，n＝4。又比如，每个存储单元中，位于每层金属上的存储电阻有4个，共有8层金属，那么每个存储单元中有32个存储电阻，n＝5。

参考图20，本发明提供的系统的一个实施例，系统2000，可包括一控制器2001，输入输出(I/O)装置2004、存储器2003、总线2005。

参考图21，本发明提供的系统的又一个实施例，系统2000，可包括一控制器2001，输入输出(I/O)装置2004、存储器2003、总线2005，还包括通过总线2005彼此耦合的无线接口2002。应当注意，本发明的范围并不限于具有这些部件的任何一种或具有所有这些部件的实施例。

控制器2001可包括一个或多个微处理器、数字信号处理器、微控制器等。存储器2003可用存储传输到系统2000或由系统2000传送的信息，还可用于存储指令。存储器2003可以由一种或多种不同类型的存储器组成，例如快闪存储器和/或包含一种如本发明所说明的存储器件，其结构特征为：采用二元或者二元以上的多元金属氧化物作为存储电阻；以及数个存储单元，每个存储单元中都包括两个或两个以上存储电阻，每个存储电阻的第一电极都与同一个选通器件连接，第二电极与不同的位线耦连，形成若干个存储电阻共享同一个选通器件的结构。

掺杂的SrZrO₃ ^[2]、铁电材料PbZrTiO₃ ^[3]、铁磁材料Pr_1-xCa_xMnO₃ ^[4]、二元金属氧化物材料^[5]、有机材料^[6]等。二元金属氧化物(如铜的氧化物^[7]、钛的氧化物、镍的氧化物、锆的氧化物、铝的氧化物、铌的氧化物、钽的氧化物等)A.Beck，J.G.Bednorz，Ch.Gerber，C.Rossel，and D.Widmer，“Reproducible switching effect in thin oxide films for memory applications”，Appl.Phys.Lett.Vol.77，p.139，2000；

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[13]Y.Watanabe，Phys.Rev.B 59，11257，1999.

Claims (8)

1、一种电阻随机存储器件，采用二元或者二元以上的多元金属氧化物作为存储电阻，其特征在于包括数个存储单元，每个存储单元中都包括两个或两个以上的上述存储电阻，每个存储电阻的第一电极都与同一个选通器件连接，并通过该选通器件与字线耦连；每个存储电阻的第二电极与不同的位线耦连，形成若干个存储电阻共享同一个选通器件的结构。

2、根据权利要求1所述的电阻随机存储器件，其特征在于：同一存储单元中的不同存储电阻位于不同的互连金属线层上，每一层互连金属线层和与之连接的存储介质所在的层构成一个复合层，不同复合层在垂直方向进行层叠，相邻复合层间通过位于通孔中的金属塞连接，形成三维的存储阵列。

3、根据权利要求1所述的电阻随机存储器件，其特征在于：所述的每个存储电阻的第二电极与不同的位线耦连是由存储电阻的第二电极与多路选择器中的不同选通器件连接，并通过这些与之连接的选通器件进一步与不同的位线连接实现。

4、根据权利要求1电阻随机存储器件，其特征在于所述的选通器件是双极型晶体管或者是金属氧化物半导体场效应晶体管或者是二极管。

5、根据权利要求3电阻随机存储器件，其特征在于所述的选通器件是双极型晶体管或者是金属氧化物半导体场效应晶体管。

6、根据权利要求1所述的电阻随机存储器件，其特征在于：所述的二元或者二元以上的多元金属氧化物可以是铜的氧化物、镍的氧化物、钛的氧化物、锆的氧化物、铝的氧化物、铌的氧化物、钽的氧化物、铪的氧化物、钼的氧化物、锌的氧化物、SrZrO₃、PbZrTiO₃、Pr_1-xCa_xMnO₃。

7、一种对权利要求1所述的电阻随机存储器件进行存储操作的方法，包括写操作、改变存储单元数据状态的方法、读操作方法和写操作时写信号极性的选择方法的一种或几种，其特征在于：

写操作：写操作前将存储单元中的数据与输入数据缓冲器中的拟写入数据进行比较，若存储单元中的数据与拟写入数据相同，不进行写操作，若存储单元中的数据与拟写入数据不同，则将这些存储单元中的数据编程为相反状态；

改变存储单元中的数据状态：在采用电信号进行写操作的同时，同步输出存储单元的数据状态；当数据状态到达设定状态时，立即停止操作，否则持续操作直至到达到需要的数据状态为止；在要使电阻由低阻变成高阻的时候，当目标存储电阻的值大于高阻分布范围的最小值，则认为写操作成功，在要使电阻由高阻变为低阻的时候，当目标存储电阻的值小于低阻分布范围的最大值，则认为写操作成功；

读操作：限制读操作时通过存储单元的电流能够到达的最大值；

写操作时写信号极性的选择：在进行写操作时，采用相同极性的电压对存储电阻进行操作，无论对于要使电阻由低阻变成高阻的情况，或是要使电阻由高阻变为低阻的情况，总是在与阻挡层相连的存储电阻一端上接高电平，另一端接低电平；或者电信号的极性反过来，总是在连向阻挡层的一端上接低电平，另一端接高电平。

8、一种权利要求1所述的电阻随机存储器在系统中的应用，该系统包括：一处理器，以及与所述处理器通信的输入和输出，以及耦连到该处理器的存储器件；所述存储器件为权利要求1所述的电阻随机存储器件。

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