CN101692348A - 单极编程的电阻存储器及其存储操作方法 - Google Patents

Abstract

本发明属于集成电路技术领域，具体为一种单极编程电阻存储器及其存储操作的方法。本发明采用二元或者二元以上的多元金属氧化物(如Cu_xO(1＜x≤2)、WO_x(2≤x≤3)等)作为存储电阻的电阻转换存储器结构，每个存储单元中包括一个选通器件和两个或两个以上的上述存储电阻和二极管。存储电阻与二极管串联连接形成一个模块，每个模块的第一输出电极与上述的同一个选通器件连接，并通过该选通器件与字线耦连；每个上述模块的第二输出电极与不同的位线耦连，形成若干个存储电阻和二极管共享上述的同一个选通器件的结构。二极管通过p型金属氧化物半导体与n型金属氧化物半导体直接连接形成具有单向导通的pn异质结。该存储器具有高存储密度和存储操作时不会产生交叉串扰的特点。

Description

单极编程的电阻存储器及其存储操作方法

技术领域

本发明属于微电子技术领域，具体涉及一种低功耗的单极编程的电阻存储器及其操作方法。

背景技术

存储器在半导体市场中占有重要的地位。由于便携式电子设备的不断普及，不挥发存储器在整个存储器市场中的份额也越来越大，其中90％以上的份额被FLASH占据。但是由于串扰(CROSS TALK)、以及隧穿层不能随技术代发展无限制减薄、与嵌入式系统集成等FLASH发展的瓶颈问题，迫使人们寻找性能更为优越的新型不挥发存储器。最近电阻随机存储器(Resistive Random Access Memory，简称为RRAM)因为其高密度、低成本、有很强的随技术代发展能力等特点引起高度关注，所使用的材料有相变材料、掺杂的SrZrO₃、铁电材料PbZrTiO₃、铁磁材料Pr_1-xCa_xMnO₃、二元金属氧化物材料^[1]、有机材料等。其中一些二元金属氧化物(如铜的氧化物^[2]、钨的氧化物、钛的氧化物、镍的氧化物、铝的氧化物等)由于在组份精确控制、与集成电路工艺兼容性及成本方面的潜在优势格外受关注。

图1是已被报道的电阻转换存储单元的I-V特性曲线的示意图^[2]，它具有能够单极编程的特点。图1所示曲线101和100分别表示采用正向电压使存储电阻由高阻向低阻转换和由低阻向高阻转换的过程，它具有正向单极编程的特点，曲线101表示起始态为高阻的IV曲线，电压扫描方向如箭头所示，当电压从0开始向正向逐渐增大到V_T1时，电流会突然迅速增大，表明存储电阻从高阻突变成低阻状态(set操作)，示意图中电流增大不是无限制的，而是受回路中电流限制元件的约束，到达最大值(以下称为钳制值)后不再随电压增加而增加。曲线100表示起始态为低阻的状态，当电压由0向正向向逐渐增大到V_T2时，电流会突然迅速减小，表明存储电阻从低阻突变成高阻状态(reset操作)。同样，201和200分别表示采用负向电压使存储电阻由高阻向低阻转换和由低阻向高阻转换的过程，它具有负向单极编程的特点。在同向的电信号作用下，此器件可在高阻和低阻间可逆转换，从而达到信号存储的作用。

图2是目前报道对Cu_xO电阻进行读写操作时施加电压的方式。对Cu_xO电阻进行置位操和复位操作时施加一个脉宽为300ns的单脉冲，这样测得Cu_xO电阻在高阻或电阻间来回转换的次数(以下称为可擦写次数)的结果^[3]有600次左右。

目前报道的二元金属氧化物电阻转换存储器主要采用四种结构：第一种为传统的一个选通器件加一个存储电阻(1T1R)的结构^[4]，第二种为交叉阵列(cross-point)结构^[3]，第三种为一个选通器件加两个以上存储电阻(1TXR)的结构^[5]。第四种为一个二极管加一个存储电阻(1D1R)的交叉阵列结构^[6]。

图3(a)(b)分别示出了传统的1T1R存储单元的电路结构图和物理结构剖面示意图。每个存储单元110中有一个存储电阻201和一个选通器件100，存储电阻201与选通器件100的一端103直接连接，图b中TE和BE分别代表存储电阻201的上电极和下电极。在示意图中选通器件31采用MOSFET(金属氧化物场效应晶体管)器件，存储电阻201的另一端102与位线BL相连接，选通器件100通过控制端101与字线WL连接。位线BL与字线WL共同作用就选中交叉处的单个存储电阻201进行存储操作。选通器件100使得电信号只对耦合在字线一位线交叉对之间的单个电阻进行操作，而不会对其它的存储单元产生串扰。这种结构的特点是不同存储单元之间，在存储操作中的相互干扰小，但是选通器件必须制作在硅片衬底上，消耗硅片面积大。而且1个选通器件只能控制一个存储电阻，存储密度受限制。

图4为包含多个1T1R存储单元的存储器的阵列的一部分的结构示意图，多个存储单元重复排列，其中虚线框100中是一个典型的存储单元，含有一个选通器件100和一个与之相连的存储电阻200，位于同一行的不同存储单元中的选通器件与同一条字线WL相连，例如，第一行中的不同存储单元中的选通器件均与WL0相连，其它行依次类推，而位于同一列上不同存储单元中的电阻的一端均与同一条位线相连，例如，第一列中不同存储单元中的存储电阻的一端均与位线BL0相连，其它列依次类推。字线与行译码器501和502相连，行译码器的作用是选中一行，位线与列译码器601和602相连，列译码器的作用是选中一列，行和列交叉处的存储单元就是选中要进行操作的单元，每一列都与相应的灵敏放大器和驱动701和702相连。灵敏放大器和驱动701的作用是对所选择的存储电阻的逻辑状态进行读出和提供对存储电阻进行操作的电信号。

图5为以二元金属氧化物作为存储介质的交叉(cross-point)存储阵列示意图。如图5所示，第一、二、三层金属线形成存储器的字线或者位线，字线和位线之间空间异面垂直，为字线和位线的交叉点处通过金属塞和存储介质层连接，金属塞同时作为存储电阻的下电极，金属线为存储电阻的上电极。交叉存储阵列的特征在于存储单元之间没有用作隔离的选通器件，存储电阻直接耦接到相互垂直的两条金属线(字线和位线)上^[7]。这两条金属线对应的交叉点和一个存储单元相关联。交叉存储阵列的缺点在于由于存储单元之间没有隔离，所以漏电流较大，单元之间干扰严重。这个缺点降低了可靠性，增加了电路设计的复杂度，导致了存储器读取速度下降。但是交叉存储阵列的优点也很明显，它可以大大提高集成密度，并且由于减少了需要占用硅面积的选通器件，因而可以在垂直方向上进行层叠，形成三维的存储阵列。

图6(a)(b)为1TXR电阻转换存储器单元的电路结构图和物理结构剖面示意图。，如图6(a)所示，包括1个选通器件100和k个存储电阻，存储电阻依此为200、201、203......、k，k个存储电阻的第一电极均与选通器件100的同一端102直接相连，第二电极则分别与不同的位线BL0、BL1、BL2、......、BLk耦连，通过MOSFET选通器件100的控制端601与字线WL0连接。字线一位线的每个交叉与一个单独的存储单元相关联。这样形成了k个存储电阻共享同一个选通器件100的结构。图6(b)中示出1个存储单元中4个存储电阻201、202、203、204共享同一选通器件100(图中为MOSFET)的物理结构剖面示意图，存储电阻位于通孔的顶部并与上层金属线直接连接，分列于通孔的两侧，存储电阻所在层及与其连接的金属线所在的层定义为一个复合层，同一存储单元中的存储电阻可位于不同的复合层上，图中4个存储电阻位于两个复合层上，例如存储电阻201和202所在的层与其连接的上层金属引线层构成第二复合层，而存储电阻203、204所在的平面与其连接的上层金属引线层构成第一复合层。复合层在垂直方向上层叠，构成三维结构。不同复合层间通过通孔中的金属塞连接。相应于传统的1T1R结构，可以在相同硅片面积情形下，提高存储器的密度。

但是在第三种电阻转换存储器在实施过程中虽然漏电电流比第二中电阻存储器要小，但同样存在较大的漏电流的问题，这将增加电阻存储器操作过程中的功耗。

如图6(a)所示为一个4行的1TkR结构存储单元所形成存储阵列示意图。当需要操作存储电阻201时，理想的电流通路为：电流从选通器件802经过目标存储电阻201至被选通的选通器件100流到com线301。但是如图5(a)所示，还有其他的电流通路，比如电流从选通器件802经过存储电阻209，存储电阻212，存储电阻204至被选通的选通器件100流到com线301。这样的电流通路还有很多。图6(b)所示为图6(a)中操作存储电阻201时实际的等效电路图。电流首先通过选通器件802，一路流过需要被操作的存储电阻201，另一路先流过所选中列未选中行的存储电阻205，209，213，然后分成三路流过未选中行未选中列的存储电阻206，207，208；存储电阻210，211，212；存储电阻214，215，216，然后再流过选中行未选中列的存储电阻202，203，204，最后与流过需要被操作的存储电阻201的电流一同流过选通管至com线301。图6(b)中箭头所示的电流是我们希望在块850中流过的电流，而其它流过除存储电阻201以外的电流则是漏电流(sneaking current)。

如图7所示为1D1R的交叉阵列结构电阻存储器，它主要为摆脱第一种结构选通管必须制作于硅片衬底上的缺点以及降低第三种结构的漏电流。图7(a)为1T1R电阻存储器单元的电路结构图，700为电阻存储器单元，它包括存储电阻702、选通二极管701、连接存储电阻702一端的字线705以及连接选通二极管701一端的位线706。图7(b)示物理结构整列图，图7(b)所示结构为常规的cross-point结构存储阵列单元中加入一不依赖于衬底硅形成的二极管作选通管，从而大大降低漏电流并可以实现多层堆叠。其中707为起到缓冲作用的第一电阻层，702为存储电阻层，701a为二极管的n型层，701b为二极管的p型层，701a和701b形成选通二极管701，其中存储电阻层702与二极管的一端701a直接相连，701a、701b分别为n型或者p型金属氧化物，可以通过PVD等方法直接形成而不依赖于衬底Si。

图8为已经报道的金属氧化物二极管^[8]，n型的NiOx和p型的TiOx半导体氧化物通过溅射形成，其形成的二极管可以用来作为NiOx电阻存储器的选通单元。同时，已经报道的还有：CuxO^[9]、CoO^[14]为p型半导体，WOx^[10]、ZnO^[11]、ZrO₂ ^[12]、HfO^[13]、Nb₂O₅ ^[15]等n金属氧化物半导体，它们也可以用来形成金属氧化物二极管。

发明内容

本发明的目的在于提供一种可降低1TxR的电阻存储器的单元之间的交叉串扰的金属氧化物电阻存储器，并为此电阻存储器提供一种新的操作方法。该存储器具有低功耗、高存储密度、单向编程的特点。

本发明提出的电阻转换存储器件，是在原来1TxR的电阻存储器结构基础上，每个电阻存储单元增加一个直接连接的金属氧化物二极管单元组成，它以二元或者二元以上的多元金属氧化物作为存储电阻，包括m条字线，n条位线，一般地2≤m，n≤2¹⁰，位于一条字线和数条位线的各个交叉区，每个存储单元中都包括一个选通器件，以及数个存储单元，每个存储单元两个或两个以上上述的存储电阻和二极管，存储电阻与二极管串联连接，形成一个存储电阻和一个二极管组成的模块，每个模块的第一输出电极都与上述的同一个选通器件连接，该选通器件可以是双极型晶体管(bipolar transistor)或者是金属氧化物半导体场效应晶体管(MOSFET)或者是二极管，并通过该选通器件与称为字线的导线耦连；每个上述模块的第二输出电极与不同的位线耦连，形成若干个存储电阻和二极管共享上述的同一个选通器件的结构。

上述结构中，同一存储单元中的不同存储电阻和二极管可以位于不同的互连金属线层上，每一层互连金属线层和与之连接的存储介质所在的层构成一个复合层，不同复合层在垂直方向进行层叠，相邻复合层间通过位于通孔中的金属塞连接，形成三维的存储阵列。

本发明结构中，同一存储单元中，第一输出电极与同一选通器件相连的不同模块，其第二电极与不同选通器件连接，这些选通器件可以是双极型晶体管(bipolar transistor)或者金属氧化物半导体场效应晶体管(MOSFET)，并通过这些与之连接的选通器件进一步与不同的位线连接，从而实现模块第二电极与不同位线的耦连。

本发明所述的模块中的二极管，是通过以下方法形成：通过p型或者n型的金属氧化物半导体与异型的金属氧化物半导体直接连接形成具有单向导通的pn异质结；它可以位于存储电阻与字线之间，也可以位于每个存储电阻与选通管之间；其中p型金属氧化物和n型金属氧化物的任何一个至少由下述一组材料中选出的一种材料形成：CuxO、WOx、TiOx、NiOx、ZnO、ZrO2、HfOx、CoO或Nb₂O₅。形成存储电阻层的二元或者二元以上的多元金属氧化物可以是Cu_xO(1＜x≤2)、WO_x(2≤x≤3)、镍的氧化物、钛的氧化物、锆的氧化物、铝的氧化物、铌的氧化物、钽的氧化物、铪的氧化物、钼的氧化物、锌的氧化物、SrZrO₃、PbZrTiO₃或Pr_1-xCa_xMnO₃。

本发明所述的模块中的二极管，还可以是通过以下方法形成：存储介质是p型或n型金属氧化物半导体材料，与之直接连接的是异种类型的n型或p型金属氧化物半导体材料，通过p型金属氧化物半导体与n型金属氧化物半导体直接连接形成具有单向导通的pn异质结；它可以位于存储电阻与字线之间，也可以位于每个存储电阻与选通管之间；其中p型金属氧化物和n型金属氧化物的任何一个至少由下述一组材料中选出的一种材料形成：CuxO、WOx、TiOx、NiOx、ZnO、ZrO2、HfOx、CoO、Nb₂O₅。形成存储电阻层的二元或者二元以上的多元金属氧化物可以是Cu_xO(1＜x≤2)、WO_x(2≤x≤3)、镍的氧化物、钛的氧化物、锆的氧化物、铝的氧化物、铌的氧化物、铪的氧化物、钼的氧化物或锌的氧化物。

需要指出的是，对于以上存储介质材料，由于制备工艺以及性能需求，在化学计量比上会有所变化，这不应视作对本发明的限制。还应该指出的是，以氧化物材料为主要成份，在其中进行少量杂质元素掺杂以改善性能，如在钼的氧化物或者铝的氧化物或者锆的氧化物中掺入微量铜，不应视作对本发明的限制。

本发明提出对以上存储器进行存储操作的方法，包括写操作方法和读操作方法。

写操作方法，写操作前进行预读将存储单元中的数据与拟写入数据进行比较，若存储单元中的数据与拟写入数据相同，不进行写操作，若存储单元中的数据与拟写入数据不同，则进行写操作。

改变上述存储单元中的数据的具体方法为：低阻态和高阻态都有分布范围。在要使电阻由低阻变成高阻的时候，当目标存储电阻的值大于高阻分布范围的最小值，则认为写操作成功，在要使电阻由高阻变为低阻的时候，当目标存储电阻的值小于低阻分布范围的最大值，则认为写操作成功。

在上述存储器中，存储电阻为两端器件，在进行写操作时，采用相同极性的电压进行由高阻到低阻操作(复位操作)和由低阻到高阻的操作(置位操作)。

本发明中，写操作时为模块两端施加多个写入脉冲，写入脉冲的幅度逐级升高。每次为模块两端施加写入脉冲后通过读操作验证存储电阻的电阻值是否已经达到拟写入数据所要求的电阻分布范围，如果达到拟写入数据所要求的电阻值则停止写操作，如果未达到拟写入数据所要求的电阻值，则继续为模块两端施加幅度更高的写入脉冲。

读操作的方法，限制读操作时通过存储单元的电流能够到达的最大值(即设置钳制电流)，这样存储单元的数据不会在读信号的作用下被改变，这可以避免读出时造成误写入。

本发明中，进行读操作时将数据输出缓存器分为数个部分，当其中的一个部分中的数据被送至数据输出口的同时，其余各部分数据输出缓存器，则从灵敏放大器中获得将要被输出的数据。

本发明还提供一种包含本发明所述电阻转换存储器的系统，它包括一处理器，以及与所述处理器通信的输入和输出，以及耦连到该处理器的存储器件；所说存储器件为本发明提供的电阻转换存储器件。包括：数个存储单元，每个存储单元中都包括两个或两个以上存储电阻，这些存储电阻的第一电极都与同一个选通器件连接，这些选通器件可以是双极型晶体管(bipolar transistor)或者是金属氧化物半导体场效应晶体管(MOSFET)或者是二极管，并通过该选通器件与称为字线的导线耦连，存储电阻的第二电极与不同的称为位线的导线耦连，形成若干个存储电阻共享同一个选通器件的结构，等等。

所提供的系统，还可以包括耦连到该处理器的无线接口。

附图说明

图1目前报道的电阻转换存储器的I-V特性曲线。

图2是目前报道对Cu_xO电阻进行读写操作时施加电压的方式。

图3目前报道的电阻转换存储器是基于传统的1T1R存储单元，其等效电路图(a)和结构剖面图(b)。

图4传统的基于1T1R存储单元的存储器阵列体系结构。

图5二元金属氧化物存储器的Cross-Point存储阵列。

图6(a)(b)为1TXR电阻转换存储器单元的电路结构图和物理结构剖面示意图。

图7为1D1R的交叉阵列结构电阻存储器。

图8为已经报道的金属氧化物二极管。

图9为本发明的电阻转换存储器的一个实施例图示。

图10(a)(b)为1TKR存储单元实施例的结构剖面。

图11为1TKR存储单元形成的存储阵列的部分电路图。

图12(a)(b)为同一列存储单元组成的一个4行存储阵列的特例和其等效电路图。

图13对本发明提出的电阻转换存储器件进行寻址操作的一个实施例。

图14为电阻转换存储器件进行写操作的流程图。

图15为改变存储数据状态的实施例的逻辑框图。

图16为写操作过程中判断存储的数据状态的实施例图示。

图17为采用相同极性电信号进行编程操作的写驱动电路的实施例图示。

图18为写操作脉冲施加算法的实施例图示。

图19为写操作的时序图示。

图20为读出放大器输入级的设计的实施例图示。

图21为钳制电流对存储电阻状态改变的电信号的实验曲线。

图22为读操作方法的实施例图示。

图23为读操作时放大器传送数据至输出端口的实施例。

图24为根据本发明的一个实施例的系统的一部分图示。

图25为根据本发明的又一个实施例的系统的一部分图示。

图中标号：100、101、102、103分别为不同状态下的电压扫描曲线，104为低阻的参考电阻，105为高阻的参考电阻，100为选通器件，101为选通器件控制端，102为选通器件的另一端，103为电阻201的一端，111、112、113、114为模块，201、202、203、204、205、206、207、208、209、210、211、212、213、214、215、216为存储电阻，251a、252a、253a、254a为二极管的一端，251b、252b、253b254b为二极管的另一端，251、252、253、254为形成二极管的金属氧化物，301、302、303为com线，600为存储单元，501、502为行译码器，601、602为列译码器，701、702为灵敏放大器/驱动器，801为局部位线译码器，802、803、804、805为选通管，1300为层地址，1301为列地址，1302为行地址，1401至1406为写操作流程图，1500、1501、1502、1503、1504为选通器件，1700、1701、1702、1703为PMOS管，1704、1705、1706为NMOS管，1709为或门，1710为反相器，1712、1713为D触发器，1714、1715为与非门，1801、1803、1805、1807、1809为写后读验证脉冲，1802、1804、1806、1808、1810为写脉冲，1901为全局擦除状态信号，1902为条件编程状态信号，1903为待写入数据信号，1904为输入缓存器信号，1905、1906为编程信号，1907为读出放大器输出信号，1908为控制写终止状态信号，2000、2001、2002、2003为PMOS管，2004、2005、2006、2007、2008为NMOS管，2200、2201、2202为PMOS管，2203、2204、2205、2206、2207为NMOS管，2311、2312、2321、2322为输出缓存器，2351、2352、2361、2362为NMOS传输管，2400为系统，2401为控制器，2403为存储器，2404为I/O(输入/输出)、2405为总线，001为数据缓冲，002为编程控制模块，003为逻辑控制，004为缓冲器，005为读出放大器，006为参考电压，007为列译码器输出信号，008为行译码器输出信号。

具体实施方式

在下文中结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。相反，提供这些实施例以便此公开是彻底的和完全的，将本发明的范围完全传递给相关领域的技术人员。

在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状。

应当理解，当称一个元件在“另一个元件上”或“在另一个元件上延伸”时，这个元件可以直接在“另一个元件上”或直接“在另一个元件上延伸”，或也可能存在插入元件。相反，当称一个元件直接在“另一个元件上”或直接“在另一个元件上延伸”时，不存在插入元件。当称一个元件与“另一个元件连接”或“与另一个元件耦接”时，这个元件可以直接连接或耦接到另一个元件，或也可以存在插入元件，相反，当称一个元件直接与“另一个元件连接”或直接“与另一个元件耦接”时，不存在插入元件。

本发明涉及以二元或者二元以上的多元金属氧化物作为存储介质并且存储单元中1个以上存储电阻和二极管共享同一个选通器件的电阻转换存储器及其存储操作方法。这里所述的存储单元的概念是指选通器件和与之连接的存储电阻所构成的复式存储单元。为便于阐述，约定存储单元是指该复式结构。

下面参考图9来说明本发明提出的电阻转换存储器件的1个实施例。图9(a)，图9(b)，图9(c)，图9(d)分别示出了存储单元900的等效电路图，包括1个选通器件100，k个存储电阻以及k个二极管，存储电阻依此为201、202、......、k，二极管依次为251、252、253......、25k.。在图示中选通器件100采用金属氧化物半导体场效应晶体管(MOSFET)，该选通器件也可以是双极型晶体管(bipolar transistor)或者二极管，1个存储电阻与一个二极管串联形成1个模块，串联的方式如图9(a)，图9(b)，图9(c)，图9(d)所示，这样就形成了k个模块。由于二极管的存在，使存储电阻只能在相对二极管为正向的电信号下实现编程，从而具有单向编程特性。k个模块的第一输出电极均与选通器件100的同一端S直接相连，第二输出电极则分别与不同的位线BL-1、BL-2、......、BL-k耦连。选通器件与字线WL_0耦连，在本实施例中是通过MOSFET的控制端901与字线相连。字线一位线的每个交叉与一个单独的存储单元相关联。这样形成了k个存储电阻和k个二极管共享同一个选通器件的结构，相应于传统的1T1R结构，以下我们简称这个结构为1TkR结构。注意，这里T代表选通器件，而不是专指晶体管。选通器件的种类的变化不应视作对本发明的限制。采用这种结构，可以在相同硅片面积情形下，多个模块共用一个选通管，提高存储器的密度。

图9所示的存储电阻是具有单向编程特性(即同一方向的电信号可以对金属氧化物存储电阻实现SET和RESET操作)的金属氧化物，可以是Cu_xO(1＜x≤2)^[3]、WO_x(2≤x≤3)、镍的氧化物NiO/NiOx、钛的氧化物TiO₂/TiO_x、锆的氧化物ZrO₂/ZrOx、铝的氧化物Al₂O₃、铌的氧化物Nb₂O₅、钽的氧化物Ta₂O₅、铪的氧化物HfO₂、钼的氧化物MoOx、锌的氧化物ZnO、SrZrO₃、PbZrTiO₃、Pr_1-xCa_xMnO₃等二元或者二元以上的多元金属氧化物。需要指出的是，对于以上存储介质材料，由于制备工艺以及性能需求，在元素的化学计量比上会有所变化，这不应视作对本发明的限制。还应该指出的是，以氧化物材料为主体成份，在其中进行少量杂质元素掺杂以改善性能，如在钼的氧化物或者铝的氧化物或者锆的氧化物中掺入微量铜^[16]，在锌的氧化物中掺入铝^[16]，在SrZrO₃中掺Cr^[17]，又如在PbZrTiO₃中掺入La^[18]，这不应视作对本发明的限制。

模块中的二极管是通过两种不同导电类型金属氧化物形成。通过p型金属氧化物半导体与n型金属氧化物半导体直接连接形成具有单向导通的pn异质结；其中p型金属氧化物和n型金属氧化物的任何一个至少由下述一组材料中选出的一种材料形成：CuxO、WOx、TiOx、NiOx、ZnO、ZrO2、HfO、CoO、Nb2O5。

图10给出了1TkR存储单元的实施例的结构剖面图，其中选通管二极管的结构包括图10a和图10b中所示两个实施例。通过该图阐述一个存储单元中的多个模块可以位于不同的互连线金属平面上。图10中示出1个存储单元中4个模块111、112、113、114，每个模块包括一个存储电阻和一个二极管，图10a实施例中，以模块111为例，它包括金属氧化物存储电阻201以及251a和251b形成的pn结二极管，其中电阻251a和251b为不同导电类型的p型或者n型金属氧化物，p型金属氧化物和n型金属氧化物的任何一个至少由下述一组材料中选出的一种材料形成：CuxO、WOx、TiOx、NiOx、ZnO、ZrO₂、HfO、CoO、Nb2O5，本发明例中选择CuxO为存储电阻201，p型金属氧化物Cu₂O为二极管的一部分251a，n型金属氧化物WO3为二极管的另一部分251b。图10b实施例中，以模块111为例，111包括半导体类型的金属氧化物存储电阻201以及不同于201半导体类型的金属氧化物251，金属氧化物存储电阻201起存储作用，并且同时与金属氧化物251直接接触时形成pn结，因此存储电阻201同时具有形成二极管一端的作用。其中p型金属氧化物和n型金属氧化物的任何一个至少由下述一组材料中选出的一种材料形成：CuxO、WOx、TiOx、NiOx、ZnO、ZrO2、HfO、CoO、Nb2O5；以存储电阻201选择为NiOx、金属氧化物251选择为WOx时为例，NiOx层201同时具有p型半导体特性，WOx层251具有n型半导体特性，NiOx层201与WOx层251形成pn结二极管。图10所示的模块111、112、113、114的一端与同一选通器件100(图中为MOSFET)直接连接，其中存储电阻位于通孔的底部部并与下层金属线直接连接，下层金属连线形成存储电阻的下电极并于选通管直接相连接；模块111、112、113、114的另一端分别与独立的字线(TE)连接，其中金属氧化物形成的二极管位于存储电阻之上，与位线直接相连接。模块所在层及与其连接的金属线所在的层定义为一个复合层，同一存储单元中的存储电阻可位于不同的复合层上，图7中4个模块位于两个复合层上，例如模块111和112所在的层与其连接的下层金属引线层构成第二复合层，而模块113和114所在的平面与其连接的下层金属引线层构成第一复合层。复合层在垂直方向上层叠，构成三维结构。不同复合层间通过通孔中的金属塞连接。

图11给出了本发明存储器一个实施例中采用1TkR结构存储单元所形成电阻转换存储器阵列的一部分的电路图。实施例中k＝4。电阻转换存储器阵列包括n条相互平行的字线和m条相互平行的位线，字线和位线相互垂直。m条相互平行的位线分为m条相互平行的全局位线GBL0，GBL1，GBL2……GBLm和m条相互平行的局部位线LBL0，LBL1，LBL2……LBLm，全局位线和局部位线分别连接至选通管的两端，选通管的控制端连接至局部位线译码器，如图示中全局位线GBL0和局部位线LBL0连接至选通管802的两端，选通管802的控制端连接至局部位线译码器801。存储单元位于一条字线与4条局部位线的交叉区，如图示中存储单元600位于字线WL0与局部位线LBL0，LBL1，LBL2，LBL3形成的交叉区。下面说明存储单元的具体连接方式，图中示出存储单元600，本实施例中存储单元的连接方式与图9(d)相同，也可采用如图图9(a)，图9(b)，图9(c)所示的连接方式，这不是对本发明的限制。存储单元中一个存储电阻与一个二极管串联形成一个模块，其中存储电阻201至204的一端与二极管251至254的p端相连，存储电阻201至204的另一端则分别与选通管802至805连接，选通管802至805的控制端与局部位线译码器801连接。这样存储电阻201至204通过选通管802至805分别与不同的全局位线GBL0至GBL3连接。二极管251至254的p端与选通器件100连接，并通过选通器件100与字线WL0连接。每个字线-局部位线交叉对应一个模块。以对存储电阻201进行操作为例来进行说明，选通器件100在行译码驱动501输出信号的控制之下导通，局部位线译码器801进行译码，801的输出使选通器件802打开，选通器件803、804、805均关断，列译码器601使选通器件802，803，804，805与敏感放大器/驱动器702之间连通，从而操作电流的通路为：选通器件802，目标存储电阻201，二极管251，选通器件100。这样就选中字线WL0和局部位线LBL0交叉点对应的模块中的存储电阻201进行操作。位于同一位线上的存储电阻可共享选通管，例如，在位线LBL0上的存储电阻可共享选通管802。

下面分析存储单元中二极管的作用。图12(a)是图11中位于同一列上共享局部位线LBL0至LBL3的存储单元组成的一个4行存储阵列的特例。当需要操作存储电阻201时，理想的电流通路为：电流从选通器件802经过目标存储电阻201，二极管251至被选通的选通器件100流到com线301。但是如图12(a)，还有其他的电流通路，比如电流从选通器件802经过存储电阻209，二极管259，二极管262，存储电阻212，存储电阻204，二极管254至被选通的选通器件100流到com线301。这样的电流通路还有很多。

图12(b)示出了图12(a)例子中操作存储电阻201时实际的等效电路图。电流首先通过选通器件802，一路流过需要被操作的存储电阻201和二极管251，另一路先流过所选中列未选中行的存储电阻205，209，213以及二极管255，259，263，然后分成三路流过未选中行未选中列的存储电阻206，207，208和二极管256，257，258；存储电阻210，211，212和二极管260，261，262；存储电阻214，215，216和二极管264，265，266，然后再流过选中行未选中列的存储电阻202，203，204和二极管252，253，254，最后与流过需要被操作的存储电阻201和二极管251的电流一同流过选通管至com线301。图12(b)中箭头所示的电流是我们希望在存储单元块流过的电流，而其它流过除存储电阻201和二极管251以外的电流则是漏电流(sneaking current)。我们定义选中列未选中行的存储电阻和二极管构成等效电路的第一级，未选中行未选中列的存储电阻和二极管构成等效电路的第二级，选中行未选中列的存储电阻和二极管构成等效电路的第三级。如果不使用二极管，即将图12(b)中的二极管251-265都去掉，那么漏电流将会很大，一方面漏电流的存在使得电路的功耗增大，另一方面，漏电流流过未被选中的存储电阻，在未被选中的存储电阻产生电压降，有可能使未被选中的存储电阻发生误操作，降低了电路的可靠性。而使用了二极管251-265之后，如图12(b)，等效电路第二级中的二极管总是处于反偏状态，由于二极管反偏电流很小，这样大大限制了漏电流，降低了电路的功耗，同时，二极管的反偏等效电阻很大，使得写电压大都落在反偏的二极管上，使未被选中的存储电阻不会被误操作，提高了电路的可靠性。

图13给出采用1TkR存储单元的存储器系统寻址的一个实施例。这里将存储电阻所在层及与其直接连接的金属互连线所在的层定义为一个复合层，图中层的概念是指一个复合层。如图所示，三个地址信号的作用分别为：信号1300为层地址，信号1301为列地址，信号1302为行地址。这三个信号分别连接到局部位线译码器801，列译码器601和行译码器501上。地址信号通过这三个译码器耦连到每一个存储电阻上。通过层地址1300和局部位线译码器801来进行寻址，导通全局位线与相应的局部位线，确定要进行操作的层，例如，信号线1310、1320、1330有效，分别选中层1、层2、层3进行操作，进一步选中与列地址和行地址耦连的位线和局部字线的交叉点处对应的存储电阻进行操作。本实施例中，被选中同时操作的不同电阻可以是位于同一层上，也可以位于不同的层上。

图14给出了对上述存储器进行写操作的方法。左图(a)给出了流程，右图(b)给出了一个实施例。图示中以字长32位为例，首先将目标存储单元中的数据输出到到输出SRAM数据缓冲器中，将拟写入数据输入到输入SRAM数据缓冲器中，然后将目标存储单元的数据和拟写入数据逐位进行比较，若存储单元中的数据与拟输入数据相同，不进行写操作，若存储单元中的数据与拟输入数据不同，则对这些存储单元中的存储电阻进行编程，使其数据状态改变为相反状态。这种操作方法减少了对存储单元进行操作的几率，可以提高使用稳定性。将存储电阻翻转为相反数据状态的具体编程方法将在图15的实施例中进一步详细说明。

图15给出对于选定的存储电阻，改变其存储数据状态的写操作方法的一个实施例的逻辑功能框图。其特征在于被操作的存储电阻的电阻状态可以耦合到逻辑控制单元003上，从而控制编程操作是否停止。下面简述实施实例的工作原理：首先，需要写入的数据从数据线上存入到输入数据缓冲001中，数据缓冲器中的数据作为编程控制模块002的输入信号，编程控制模块的输出作为多路选择器件860、870的输入，根据输入的不同，选择不同的编程信号。列译码的输出信号007使选通器件1500和1501导通，行译码输出信号008使选通器件100导通，于是形成了加在存储电阻201两端的一个通路。整个写操作实际上包括预读和写两个过程，如图所示，在预读阶段，施加读信号在存储电阻201上，读信号是小的电信号，不会改变存储电阻的数据状态。读出放大器005的输出即为存储单元当前的数据状态，存入数据输出缓冲器004中，然后与存入在数据输入缓冲001中的拟写入数据状态进行比较，如果相同则通过逻辑控制003的输出使选通器件1502截至，从而写操作停止，如果不同，则施加写电压在存储电阻201上，相对于读出电压，写电压是大的电信号，会改变存储电阻的数据状态。在写的同时读出放大器005同步输出存储单元的数据状态，写操作持续到当存储电阻的数据状态与数据缓冲001中的一致时，通过逻辑控制003的输出使选通器件1502截至，从而写操作停止。这种方法可以避免对存储电阻过度操作(over-programming)而导致可擦写次数下降。

写操作过程中判断存储电阻的数据状态的具体方法的一个实施例如图16所示，在实际应用中，存储电阻在低阻或高阻状态时，其阻值都会有一定的分布范围，图16中A’A、B’B分别表示低阻和高阻的阻值分布范围，A和B分别代表低阻和高阻分布范围的最大值和最小值。写入的时候需要将目标存储单元的阻值能够写入到高阻态或低阻态分布的范围之内，同时又要避免对存储电阻过度操作。在实施例中，在写入高阻态的时候，当目标存储电阻的值大于B值，则认为写操作成功，在写入低阻态的时候，当目标存储电阻的值小于A值，，则认为写操作成功。根据设定的B和A值，可以确定图15中读出放大器005的参考电压。

图17给出了根据图15和图16采用相同极性电信号进行编程操作的写驱动电路的一个具体实施例。首先数据信号DataIn在时钟信号clk的作用下，锁存到D触发器1713中，产生两个输出，分别为与写入数据信号相同的DataQ，和与写入数据信号相反的NegDateQ。这两个信号通过与非门1713，1714产生两个控制信号，分别为p_control和n_Control.根据分析可知当DataIn为“1”时，p_control信号为高电平，n_Control信号为低电平，反之，当DataIn为“0”时，p_control信号为低电平，n_Control信号为高电平。这两个信号，可以控制PMOS管1700、1701导通还是关断。当写入数据“1”时，相应的电压信号”Write1”通过MOS管1700、1703、选通器件802加在所寻址的存储电阻上。而当写入数据”0”时，相应的写电压信号”Write0”通过MOS管1701，1703，选通器件加在所寻址的存储电阻上。因为采用的是同极性的电压进行写入，所以写电压信号”Write1”和”Write0”极性相同，但幅度不同。根据图15所示的写操作逻辑框图，因为在写操作的同时可以监视目标存储电阻状态的变化，所以编程的时间是自适应控制的，所以仅仅需要选择同极性写信号的幅度即可。

当写操作开始时，首先施加读信号，此时EQ有效，读出目标存储电阻的当前数据状态，如果目标存储电阻所处的初始逻辑状态恰好与D触发器1701的输出DataQ的数据一致，则会产生W_Finish信号，这个信号将D触发器1702异步清零，即使EN变为低电平，写操作停止。

若存储单元状态和D触发器1701的输出DataQ的数据不同，则施加一个写信号脉冲进行写操作，之后施加读信号，如果目标存储电阻所处的初始逻辑状态与D触发器1701的输出DataQ的数据一致，则使W_Finish信号有效停止写操作，如果目标存储电阻所处的初始逻辑状态与D触发器1701的输出DataQ的数据不一致，则继续施加写脉冲。

下面分析WFinish信号如何产生。本实施例中WFinish信号是高电平有效的。在进行存储电阻状态读出的时候，如果待写入的数据为1，则选取低阻的参考电阻作为基准，根据分析可知，如果目标存储电阻的阻值小于该基准电阻，则读出放大器的输出为逻辑1，反之为逻辑0。因此如果目标存储电阻的状态已经为待写入数据的状态，则两者相异或，输出为0，这时WFinish就会变为高电平，标志写操作完成。同理可以分析待写入数据为0时，选择高阻的参考电阻作为基准，如果目标存储电阻的阻值大于该基准电阻，则读出放大器的输出为0，反之为1。因此如果目标存储电阻的状态已经为待写入数据的状态，则两者相异或，输出为0，产生高电平有效的WFinish信号。

需要指出的是，以上说明写操作的过程中存储单元的连接是按照图9(d)进行的，如果存储单元的连接方法如图9(a)，图9(b)，图9(c)，写操作的方法也是类似的，不同点仅仅在于电压极性的选择。具体地，如果存储单元的连接方法如图9(a)，图9(b)，写电压信号”Write1”和”Write0”极性为负，如果存储单元的连接方法如图9(c)，图9(d)，写电压信号”Write1”和”Write0”极性为正。

图18示出图17中所加写电压WriteNeg和WritePos的波形示意图。图中脉冲18601，1803，1805，1807，1809是读脉冲，幅度较小，不会改变存储电阻的状态，其作用是在每次施加写脉冲前验证存储电阻的状态是否与待写入数据相同，如果相同则会使图17中的writefinish信号有效，这已在上文中说明过。图中脉冲1802，1804，1806，1808，1810是写脉冲，幅度较大，会改变存储电阻的状态，写脉冲的幅度逐个升高，根据电阻转换存储器的器件特性，使用这样的写脉冲算法，可以大大提高其可擦写次数(endurance)。

图19给出了写操作的时序图。该图是将数据1写入到初始状态为“0”的存储电阻中的实施例。首先编程使能信号1900有效(变为高电平)，然后读出放大器使能信号1901有效，接着放大器平衡信号(EQ)1902有效，放大器开始工作。写操作完成信号1903变为低电平(即WFinish信号)，编程信号1904逐渐增大。曲线1905表示了放大器输出的变化。最后放大器输出变为1，写操作完成信号1903变为高电平，写操作终止。

图20给出了读出放大器输入级的设计的一个实施例。PMOS管2001，2002，NMOS管2004、2005形成交叉耦合对，这是一个正反馈的电路，当节点2010，2011的电位有较小的差异后，通过交叉耦合对的正反馈作用，这个差异被迅速拉大，于是产生SO，SON两个互补的输出。NMOS管2006，2007是一对差分对管，INN和INP为输入，当INN与INP不相等时(即有差模信号输入时)通过NMOS管2006和2007的电流会产生一个差异，从而导致节点2010、2011的电位不平衡，最终产生有效的输出。NMOS管2008提供差分放大器的电流源偏置，其栅端接使能信号，当使能信号有效时，放大器开始工作。

图21给出了钳制电流对使存储电阻状态改变的电信号的影响的典型实验曲线。曲线110为未加电流钳制情况下的I-V特性曲线图，存储器件初始态为低阻态，当扫描电压为1V时，存储器件由低阻态变为高阻态。曲线111是将电流钳制在较小值的情形，可以看到电流被钳制于1mA左右，存储单元的状态在电压为4V时仍未发生翻转。对比曲线110，表明电流被嵌制在较低的水平，要使存储单元状态改变需要的电压较高。通过这个现象可以说明，如果流过存储器件的电流较大，则在电压较小的情况下，存储器件就可能发生状态的翻转，这对于读出是不利的，很容易造成读出时的误写入。应该指出的是，图21中的数据值是相应于具体的器件尺寸和工艺条件的，但是在不同的工艺尺寸和条件下，都具有与图21相同的规律。

根据图21的结果，图22中提供了读操作方法的一个实施例，在读操作时设置较小的钳制电流，可以防止读的过程中，在较低的读电压下，发生误操作。应当指出的是，设置钳制电流的具体电路不应该仅限于实施例中采用的电路。图22中，通过比较相同电流流过参考存储器件和目标存储器件产生的电压降来区分逻辑状态。PMOS管2200的栅端接读出使能信号EN，当EN信号为低电平时，读出放大器开始工作。PMOS管2201和2202构成电流镜，使流过存储电阻221和参考电阻217的电流ID1和ID2相等，从而产生不同的电压降，放大器005可以将这个电位差进行放大，产生表示存储单元逻辑状态的输出。在读出电路的设计中，晶体管2207其栅极接一钳位电压，可以用来限定通过存储单元的最大电流，避免读操作时造成状态的误翻转。应该指出的是，如图15所描述的，在写操作中也需要实时读出存储单元的状态，所以写驱动电路和读出电路可以共享读出放大器。

图23给出了读放大器所读出存储单元的状态输出至存储器输出端的实施例。在读存储器的过程中同时有2n个存储单元的状态被读出，即有2n个读放大器同时工作，也就同时需要2n个输出缓存器暂存读放大器读出的数据，等待被串行输出至存储器的输出端口。在本实施例中，我们将2n个读放大器和2n个输出缓存器分成两块，即块2330和块2340，每一个块中包括n个读放大器，n个输出缓存器和n个传输管，同一块中的传输管的栅极接同一个控制信号。具体操作过程如下：首先时序控制电路使LC信号变为高电平，RC信号变为低电平，读放大器中读出的数据通过传输管2351，2352……，235n传输到输出缓存器2311，2312……231n。这样输出缓存器2311，2312……231n中缓存的数据可以被串行的输出至输出端口，与此同时时序控制电路使RC信号变为高电平，LC信号变为低电平，读放大器中读出的数据通过传输管2361，2362……，236n传输到输出缓存器2321，2322……232n，在出缓存器2321，2322……232n中缓存的数据可以被串行的输出至输出端口的同时，时序控制电路又使LC信号变为高电平，RC信号变为低电平，块2330又开始工作，以此交替往复，当一块电路的输出缓存器从读放大器得到读到的数据时，另一块电路将输出缓存器的数据输出至存储器的输出端。由于从读放大器至输出缓存器之间传输数据需要一定时间t1，这种读的方法可以避免在读放大器传输数据至输出缓存器的这段时间t1中系统处于等待状态，而是利用这段时间将另一块电路的数据输出至存储器的输出端，这样能够提高读的速度。需要说明的是，在本实施例中将读放大器和输出缓存器划分成2块，实际应用中也可划分成多块，划分的块数不是对本发明的限制。

应当指出的是，当采用铝金属作为互连线时，存储电阻也是通过阻挡层金属与作为一个电极的金属引线材料连接，本发明提出的操作电信号的极性选择方法也适用，互连线材料的改变以及互连线材料与何种存储电阻组合不应视作对本发明的限制。

还应该指出的是，图11中示出的1TkR中的选通器件是MOSFET，选通器件也可以是二极管或双极型晶体管，图中未示出。衬底可以是单晶硅片衬底，也可以是SOI(silicon oninsulator)衬底，还可以是薄膜半导体衬底，例如非晶硅半导体薄膜或是多晶硅半导体薄膜。

以上描述的存储操作方法，涉及到写操作的方法、改变存储单元数据状态的方法、读操作的方法以及写操作时写信号极性的选择方法，可以选择其中一项或者几项的组合。这不应该被认为是对本发明的限制。

现在参考图10讨论在1TkR结构的存储单元中，k取值所受的限制。如图10所示，复合层可以通过金属插塞在垂直方向进行层叠，形成三维的存储阵列。每个存储单元中的总电阻个数可以由下式确定：

k＝N_LL_total    (1)

其中N_L表示同一存储单元中，位于每层互连金属线层上的与同一选通器件相连接的存储电阻个数，L_total表示总共的互连金属线层数。在单个选通器件面积上，每层所安排的存储单元个数N_L，是由版图设计的规则决定。要使芯片面积的利用率达到最高，应该遵循这样的原则：即在符合设计规则的条件下，在单个选通器件的面积上安排尽可能多的存储单元。

根据式(1)可以决定k值的有两个因素：第一是每层互连金属线层上共享同一选通器件的存储电阻的个数；第二是金属的层数。考虑到局部位线的译码方式，共享同一选通器件的存储电阻的个数应符合2ⁿ(n为自然数，等于1，2，3，......)，这样可以最充分的利用地址线。n的具体值由金属层数和存储单元中位于每层金属上的存储电阻的个数决定，例如，每个存储单元中，位于每层金属上的存储电阻有2个，共有8层金属，那么每个存储单元中有16个存储电阻，n＝4。又比如，每个存储单元中，位于每层金属上的存储电阻有4个，共有8层金属，那么每个存储单元中有32个存储电阻，n＝5。

参考图24，本发明提供的系统的一个实施例，系统2400，可包括一控制器2401，输入输出(I/O)装置2404、存储器2403、总线2405。

参考图25，本发明提供的系统的又一个实施例，系统2400，可包括一控制器2401，输入输出(I/O)装置2404、存储器2403、总线2405，还包括通过总线2405彼此耦合的无线接口2402。应当注意，本发明的范围并不限于具有这些部件的任何一种或具有所有这些部件的实施例。

控制器2401可包括一个或多个微处理器、数字信号处理器、微控制器等。存储器2403可用存储传输到系统2400或由系统2400传送的信息，还可用于存储指令。存储器2403可以由一种或多种不同类型的存储器组成，例如快闪存储器和/或包含一种如本发明所说明的存储器件，其结构特征为：采用二元或者二元以上的多元金属氧化物作为存储电阻；以及数个存储单元，每个存储单元中都包括两个或两个以上存储电阻，每个存储电阻的第一电极都与同一个选通器件连接，第二电极与不同的位线耦连，形成若干个存储电阻共享同一个选通器件的结构。

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[11]Y.Ohya，H.Saiki，Y.Takahashi，J.Mater.Soc.1994，29，4099.

[12]K.C.Park，S.Basavaiah，J.Non-Cryst.Solids.1970，2，284.

[13]I.Ketsman，Y.B.Losovyi，A.Sokolov，J.Tang，Z.Wang，K.D.Belashchenko¹ and P.A.Dowben，“The n-typeGd-doped HfO₂ to silicon heterojunction diode”，Applied Physics A：Materials Science & Processing，Vol89，Num.2，p489(2007)

[14]Suzuki S，Miyata T，Minami T，“p-type semiconducting Cu2O-CoO thin films prepared by magnetronsputtering”JOURNAL OF VACUUM SCIENCE & TECHNOLOGY A 21(4)：1336-1341(2003)

[15]“Investigation，for NH3 gas sensing applications，of the Nb2O5 semiconducting oxide in the presence ofinterferent species such as oxygen and humidity”SENSORS AND ACTUATORS B-CHEMICAL 45(2)：107-114(1997).

[16]Dongsoo Lee，Dongjun Seong，Hye Jung Choi，Inhwa Jo，R.Dong，W.Xiang，Seokjoon Oh，Myeongbum Pyun，Sun-ok Seo，Seongho Heo，etal.“Excellent uniformity and reproducible resistanceswitching characteristics of doped binary metal oxides for non-volatile resistance memory applications.”IEDM 2006

[17]C.Y.Liu，P.H.Wu，A.Wang，W.Y.Jang，J.C.Young，K.Y.Chiu，and T.Y Tseng，“Bistable resistiveswitching of a sputter-deposited Cr-doped SrZrO3 menmory film”，IEEE EDL vol.26，p.351，2005.

[18]Y.Watanabe，Phys.Rev.B 59，11257，1999.

Claims (10)

1.一种单极编程的电阻存储器，采用二元或者二元以上的多元金属氧化物作为存储电阻，其特征在于包括：

m条字线，2≤m≤2¹⁰，

n条位线，2≤n≤2¹⁰，以及

若干个存储单元，每个存储单元位于一条字线与数条位线的各个交叉区，每个存储单元中都包括一个选通器件、两个或两个以上的上述存储电阻和二极管，存储电阻与二极管串联连接，形成一个存储电阻和一个二极管组成的模块，每个模块的第一输出电极都与上述的同一个选通器件连接，并通过该选通器件与字线耦连；每个上述模块的第二输出电极与不同的位线耦连，形成若干个存储电阻和二极管组成的模块共享上述的同一个选通器件的结构。

2.根据权利要求1所述的电阻存储器，其特征在于所述的模块中的二极管是通过以下方法形成：通过p型或者n型的金属氧化物半导体与异型的金属氧化物半导体直接连接形成具有单向导通的pn异质结，它位于存储电阻与字线之间，或者位于每个存储电阻与选通管之间；其中p型金属氧化物和n型金属氧化物由下述一组材料中的至少一种材料形成：CuxO、WOx、TiOx、NiOx、ZnO、ZrO2、HfOx、CoO、Nb₂O₅。

3.根据权利要求1或2所述的电阻存储器，其特征在于所述形成存储电阻的二元或者二元以上的多元金属氧化物是Cu_xO 1＜x≤2、WO_x 2≤x≤3、镍的氧化物、钛的氧化物、锆的氧化物、铝的氧化物、铌的氧化物、钽的氧化物、铪的氧化物、钼的氧化物、锌的氧化物、SrZrO₃、PbZrTiO₃、Pr_1-xCa_xMnO₃。

4.根据权利要求1所述的电阻存储器，其特征在于所述的模块中的二极管通过以下方法形成：半导体特性的金属氧化物存储电阻层和与电阻层异型的金属氧化物层直接接触，连接形成具有单向导通的pn异质结；位于存储电阻与字线之间，或者位于每个存储电阻与选通管之间；其中与存储电阻层异型的p型或n型金属氧化物由下述一组材料中的一种材料形成：CuxO、WOx、TiOx、NiOx、ZnO、ZrO₂、HfOx、CoO、Nb₂O₅。

5.根据权利要求4所述的电阻存储器，其特征在于所述形成存储电阻层的二元或者二元以上的多元金属氧化物是Cu_xO 1＜x≤2、WO_x 2≤x≤3、镍的氧化物、钛的氧化物、锆的氧化物、铝的氧化物、铌的氧化物、铪的氧化物、钼的氧化物或锌的氧化物。

6.根据权利要求1所述的电阻存储器，其特征在于：同一存储单元中的不同存储电阻和二极管位于不同的互连金属线层上，每一层互连金属线层和与之连接的存储介质所在的层构成一个复合层，不同复合层在垂直方向进行层叠，相邻复合层间通过位于通孔中的金属塞连接，形成三维的存储阵列。

7.根据权利要求1所述的电阻存储器，其特征在于：所述的每个模块的第二电极与不同的位线耦连是由存储电阻的第二电极与不同选通器件连接，并通过这些与之连接的选通器件进一步与不同的位线连接实现。

8.一种对权利要求1所述的电阻存储器进行存储操作的方法，包括写操作方法和/或读操作方法，其特征在于所述写操作方法为：

写操作前预读存储单元中的数据与输入数据缓冲器中的拟写入数据进行比较，若存储电阻中的数据与拟写入数据相同，不进行写操作，若存储电阻中的数据与拟写入数据不同，则进行写操作；

和/或：在进行写操作时，采用相同极性的电压进行由高阻到低阻和由低阻到高阻的操作；

所述读操作方法为：限制读操作时通过存储单元的电流能够到达的最大值；

和/或：进行读操作时将数据输出缓存器分为数个部分，当其中的一个部分中的数据被送至数据输出口的同时，其余各部分数据输出缓存器则从灵敏放大器中获得将要被输出的数据。

9.根据权利要求8所述的方法，其特征在于采用相同极性电压进行写操作时，在存储电阻两端施加多个写入脉冲，写入脉冲的幅度逐级升高；每次为存储电阻两端施加写入脉冲后通过读操作验证存储电阻的电阻值是否已经达到拟写入数据所要求的电阻分布范围，如果达到拟写入数据所要求的电阻值则停止写操作，如果未达到拟写入数据所要求的电阻值，则继续为存储电阻两端施加幅度更高的写入脉冲。

10.一种权利要求1所述的电阻存储器在系统中的应用，该系统包括：一处理器，以及与所述处理器通信的输入和输出，以及耦连到该处理器的存储器件；所述存储器件为权利要求1所述的电阳存储器。

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