CN101853874A - 十字形纳米尺度存储结构电路及其串扰问题的解决方法 - Google Patents
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Abstract
本发明提供了一种十字形纳米尺度存储结构电路及其串扰问题的解决方法，属于纳电子器件制备技术领域。该方法基于十字形存储系统的结构，利用阻止或减弱信号由下往上传输即可消除或削减串扰信号的特性，提出在每个节点的中间介质串联一整流器件，此整流器件对节点处的由上往下信号呈导通特性，对节点处的由下往上的信号呈高阻特性，由此可以阻止串扰信号通过，并让预期信号通过。本发明可有效地解决十字形纳米尺度存储结构电路中串扰问题，在工艺上具有很强的可操作性，为十字形纳米尺度存储结构实现高密度集成奠定技术基础。
Description
技术领域
本发明涉及纳电子器件制备技术，具体是一种解决十字形纳米尺度存储结构电路中串扰问题的方法及一种新型的十字形纳米尺度存储结构电路。
背景技术
纳电子器件研究是近年来纳米科技领域中的热点。目前，利用单分子、纳米结构材料已经获得了各种新型纳电子器件，如：二极管、场效应晶体管等，但纳电子器件要在下一代电子器件中真正获得广泛应用，必须解决器件的大规模集成问题。十字形交叉结是实现器件高密度集成的一种理想方式，原因主要有二：(1)基于单分子、纳米结构材料十字交叉结可成为纳电子器件；(2)因交叉结的面积可以很小(几个平方纳米以下)，有可能实现纳电子器件的大规模集成。
十字形存储结构电路采用纵横交叉阵列方式排列(图1)，一个方向的多根导线(图1中的1，2，3，4等)与另外方向导线(图1中的1′，2′，3′，4′等)垂直相交，且在各节点处、两导线之间设置某种材料以构建双稳态开关，材料可选单分子、纳米结构材料等，则每个节点即有可能构成一个存储单元，即十字形节点所处的开/关状态可存储数字信息1或0。若十字形存储结构电路中，含有x行y列的阵列，则该电路可存储x·y个单位的信息。
对此类存储器，一般希望通过第x行和第y列相连即可读取或擦写编号为(x，y)的节点信息。以读取(2，2′)节点为例(如图1所示)，将读取信号输入第2行的导线，信号经过节点(2，2′)后经由第2′列的导线输出(如白色箭头所示路径)，在第2′列导线输出口处可读取得节点(2，2′)的输出信息。但是实际的信号并不只经过白色路径，还会通过周围节点、而且同样在第2′列连线输出，如黑色箭头所示路径，信号由第2行连线输入后经(2，1′)节点向下传输至第1′列连线，之后由(1，1′)节点向上传输至第1行连线，最后通过(1，2′)节点传输到第2′连线并输出，故该路径的输出信号实际上携带了(2，1′)、(1，1′)和(1，2′)三个节点的信息，干扰了预期输出信号，甚至改变预期输出信号。譬如：假设(2，2′)节点存储信息为0(关)，而节点(2，1′)、(1，1′)和(1，2′)的为1(开)，则输出的信号将是1(开)，这是一种严重的串扰现象。同理，输入信号还可以经过附近其它节点以及更远的节点产生串扰。现将上述情形一般化，若需读取或擦写(x，y)节点，则输出信息将包含节点(x±1，y)、(x±1，y±1)...，十字形存储电路具有基本相同的结构，都存在结构所决定的信号串扰问题，此问题严重限制了存储器读取的准确性。
发明内容
本发明的目的在于提供一种解决十字形纳米尺度存储结构电路中串扰问题的方法。
本发明的技术方案如下：
一种十字形纳米尺度存储结构电路，其特征在于，包括纵横交叉阵列方式排列的两路导线，在每个纵横交叉节点处，所述导线之间设有一中间介质材料层，所述中间介质材料层串联一整流器件，此整流器件对节点处的由上往下信号呈导通特性，对节点处的由下往上的信号呈高阻特性。
一种解决十字形纳米尺度存储结构电路中串扰问题的方法，针对纵横交叉阵列方式排列的十字形存储结构电路，在每个纵横交叉节点处的中间介质材料层串联一整流器件，此整流器件对节点处的由上往下信号呈导通特性，对节点处的由下往上的信号呈高阻特性，如2图示。由此可以阻止串扰信号通过，并让预期信号通过。
在介质上层淀积有白色的整流器件。整流器件应该具有图3所示的I-V特性曲线，在正向电压下导通，反向一定范围内截止；能够被反向电流可逆击穿并呈导通阻性；具有稳定的反向击穿电压。
所述整流器件为PN结结构，位于中间介质材料层的上方或下方。
所述整流器件包括一与导线功函数不同的材料层，该材料层与所述导线共同构成一肖特基二极管，该材料层位于中间介质材料层的上方或下方。
本发明具体工作原理如下：
1.读取：由于整流器件的作用，信号将被有选择地输送。以读取节点(2，2′)为例，如图2所示，输入信号沿经第2行连线后可通过节点(2，2′)的十字形将此节点的信息传输至第2′列的输出连线。同时输入信号也可由旁路经过节点(2，1′)后传至第1′连线，但是由于白色表示的整流器件对由下往上信号的高阻性，信号无法继续传输至第1行连线，于是旁路信号被截断。同理信号沿其他旁路传输时由下往上的过程都被截断。所以对于读取操作，整流器件可以成功地解决串扰问题。
2.擦写：在进行擦写操作时需要用较大电流来改变十字形的状态，并且为满足改变不同状态的需要擦写电流方向应可正可负。以图2的节点(2，2′)为例，当需要方向由上往下的擦写电流时，整流器件的高阻性压制了旁路的电流，旁路的节点不被擦写，而目标节点则可导通并被擦写。当需要由下往上的擦写电流时，可在第2行连线和第2’列连线间加稍高于整流器件反向击穿电压的擦写电压；此时对于(2，2′)节点擦写电压足以反向击穿整流器件而被擦写，对于旁路节点，由于擦写电压分布于多个节点上，单个节点的电压不足以击穿整流器件，整流器件的截止状态压制了旁路电流，所以旁路节点的十字形不被擦写。由此，执行擦写操作时整流器件也可选择性地导通目标节点而隔离旁路节点，从而解决串扰问题。
本发明的技术优点和效果：
本发明基于十字形存储系统的结构，分析出其信号传输路径的特征：1.预期信号只经过目标节点，且传输方向都为由上往下；2.串扰信号需经过一个以上的节点，且传输方向必有一次是由下往上。因此，只需阻止或减弱信号由下往上传输即可消除或削减串扰信号。本发明通过改进十字形纳米尺度存储结构，在交叉节点处引入整流器件，消除了此类存储结构电路中的串扰弊端，在工艺上具有很强的可操作性，为十字形纳米尺度存储结构实现高密度集成奠定技术基础。
附图说明
下面结合附图对本发明进一步详细地说明：
图1为现有十字形纳米尺度存储结构电路的示意图；
图2为本发明十字形纳米尺度存储结构电路的示意图；
图3为本发明整流器件的I-V特性曲线图；
图4为实施例一的十字形纳米尺度存储结构电路的每个节点剖视图；
图5为实施例二的十字形纳米尺度存储结构电路的每个节点剖视图。
具体实施方式
下面参照本发明的附图，详细描述本发明的实施例。
十字形纳米尺度存储结构系统具有独特的结构和性能优势，例如超细线宽、低功耗、记忆性等，本发明通过改进十字形纳米尺度存储结构，在交叉节点处引入整流器件，消除了此类存储结构电路中的串扰弊端。
整流器件可以有多种实现方式，可采用最常见PN结结构、V-I特性更优的肖特基二极管结构等。通过纳/微电子工艺的具体实现方案如下：
实施例一
1)在硅底片上淀积纵向排列的导线；
2)淀积并刻蚀重掺杂为N型的多晶硅薄膜，形成每个纵横交叉节点处的、与导线有良好接触的介质层；
3)淀积一层多晶硅薄膜，后掺杂N型；随后在N型多晶硅上外延出硅薄膜，并掺杂为P型；随后刻蚀形成每个节点处的PN结结构；
4)淀积并刻蚀一中间介质层，如氧化铈薄膜、氧化铁薄膜、二氧化钛薄膜或氧化铝薄膜或有机分子；
5)淀积SiO2厚膜，实现平整化；随后在SiO2上淀积并刻蚀横向排列的导线，从而在每个纵横交叉节点处，实现中间介质材料层串联一PN结结构的器件，如图4所示。
实施例二
1)在硅底片上淀积纵向排列的导线；
2)淀积并刻蚀与导线功函数不同的材料层，如导线为金属时，淀积为多晶硅、砷化镓、锗或石墨烯层，从而在每个节点处，上述材料层与导线共同构成一肖特基二极管；
3)淀积并刻蚀一中间介质层，如氧化铈薄膜、氧化铁薄膜、二氧化钛薄膜或氧化铝薄膜或有机分子；
4)淀积SiO2厚膜，实现平整化；随后在SiO2上淀积并刻蚀横向排列的导线，从而在每个纵横交叉节点处，实现中间介质材料层串联一肖特基二极管的器件，如图5所示。
上述实施例只是本发明的举例，尽管为说明目的公开了本发明的实施例和附图，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换、变化和修改都是可能的。因此，本发明不应局限于最佳实施例和附图所公开的内容。
Claims (6)
1.一种十字形纳米尺度存储结构电路，其特征在于，包括纵横交叉阵列方式排列的两路导线，在每个纵横交叉节点处，所述导线之间设有一中间介质材料层，所述中间介质材料层串联一整流器件，此整流器件对节点处的由上往下信号呈导通特性，对节点处的由下往上的信号呈高阻特性。
2.如权利要求1所述的电路，其特征至于，所述整流器件为PN结结构，位于中间介质材料层的上方或下方。
3.如权利要求1所述的电路，其特征至于，所述整流器件包括一与导线功函数不同的材料层，该材料层与所述导线共同构成一肖特基二极管，该材料层位于中间介质材料层的上方或下方。
4.一种解决十字形纳米尺度存储结构电路中串扰问题的方法，其特征至于，针对纵横交叉阵列方式排列的十字形存储结构电路，每个纵横交叉节点处的中间介质材料层串联一整流器件，此整流器件对节点处的由上往下信号呈导通特性，对节点处的由下往上的信号呈高阻特性。
5.如权利要求4所述的方法，其特征至于，所述整流器件为PN结结构，位于中间介质材料层的上方或下方。
6.如权利要求4所述的方法，其特征至于，所述整流器件包括一与导线功函数不同的材料层，该材料层与所述导线共同构成一肖特基二极管，该材料层位于中间介质材料层的上方或下方。
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