CN111029363A - 一种电阻式存储器及其制备方法 - Google Patents

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Abstract

本发明公开了一种电阻式存储器，用于提高该电阻式存储器的存储密度。上述电阻式存储器包括多个电阻式存储记忆胞，设置于一基板上，所述的电阻式存储记忆胞包括一第一可变阻抗单元和一第二可变阻抗单元，所述电阻式存储记忆胞还包括一第一开关单元和一第二开关单元。所述第一开关单元耦接于第一可变阻抗单元，所述第二开关单元耦接于第二可变阻抗单元。还包括一第三可变阻抗单元，所述第三可变阻抗单元耦接于第一开关单元或第二开关单元。本发明还涉及电阻式存储器的制备方法。

Description

一种电阻式存储器及其制备方法
技术领域
本发明涉及集成电路领域，尤其涉及一种非易失性电阻式存储器。
背景技术
电阻式存储器(RRAM，Resistive Random Access Memory)，是一种新型技术。RRAM由于结合了SRAM，DRAM和FLASH的优点于一身，可以实现非易失性、超高密度、低功耗、低成本和高比例缩小的特点，被工业界认为是最有可能的下一代非易失性存储器(NVM)。新兴的NVM由于其相对较大的带宽和迅速增长的容量，可以在AI芯片的存储技术中发挥至关重要的作用。
典型的RRAM的基本结构为底电极、电阻转态层及顶电极构成的一金属-绝缘体-金属(metal-insulator-metal,MIM)叠层结构组成，电阻转态层作为离子传输和存储介质。其原理是经由外部刺激(如电压)引起存储介质离子运动和局部结构变化，进而造成电阻变化，以该电阻性材料层的电阻值以表示对逻辑“0”数据位或逻辑“1”数据位的存储，并利用这种电阻差异来存储数据。如何扩展和提升RRAM的存储密度，是本领域的重要课题。
发明内容
本发明提供一种电阻式存储器。电阻式存储器包括多个电阻式存储记忆胞，设置于一基板上，每个电阻式存储记忆胞包括一第一可变阻抗单元和一第二可变阻抗单元，每个电阻式存储记忆胞还包括一第一开关单元和一第二开关单元；；第一可变阻抗单元耦接于第一开关单元，第二可变阻抗单元耦接于第二开关单元；每个电阻式存储记忆胞还包括一第三可变阻抗单元，所述第三可变阻抗单元耦接于第一开关单元或第二开关单元。第一可变电阻单元、第二可变电阻单元与第三可变电阻单元的材料可以相同或不同。
第三可变阻抗单元位于第一可变阻抗单元和第二可变阻抗单元之间，通过一底联结平台耦接于所述第一开关单元或所述的第二开关单元，第三可变阻抗单元位于所述的底联结平台上。底联结平台垂直方向上的投影面积大于或等于两倍的任一可变阻抗单元垂直方向上的投影面积。底联结平台的材料为导电材料。第一可变阻抗单元和第二可变阻抗单元耦接于对应的第一位线，第三可变阻抗单元的耦接于对应的第二位线，第一位线与第二位线位于不同的配线层；第一位线空间平行于第二位线，第一位线与第二位线在垂直方向上的投影至少有一部分不重合。
相邻两个电阻式存储记忆胞的第三可变阻抗单元均耦接于对应的第一开关单元或均耦接于对应的第二开关单元；或相邻两个电阻式存储记忆胞第三可变阻抗单元一个耦接于对应的第一开关单元，另一个耦接于对应的第二开关单元。
本发明还提供一种电阻式存储器的制备方法，提供一基板；于基板上沿一第一方向形成一栅极条状结构，其中栅极条状结构作为一字线；于基板上形成接触插塞；于接触插塞上形成源极线及中继接触层；从而形成第一开关与第二开关；于中继接触层上形成底联结平台；于底联结平台上形成第一到第三可变阻抗单元；第三可变阻抗单元耦接于第一开关或第二开关；第一至第三可变阻抗单元上形成顶电极接触插塞；于电极接触插塞上形成一第一位线和一第二位线。
本发明还提供一种电子设备，包括上述的电阻式存储器。
依据本发明，此电阻式随机存取存储器和电子设备可以扩展和提升器件和设备的存储密度。
附图说明
图1为本发明实施例一的一电阻式存储器的立体图。
图2为本发明实施例一的一电阻式存储器A-A’方向的剖面图。
图3为本发明实施例二的一电阻式存储器的剖面图。
图4为本发明实施例三的一电阻式存储器的剖面图。
图5为本发明实施例四的一电阻式存储器的电路示意图，其包括多个电阻式存储记忆胞构成的阵列。
图6为本发明实施例一的一电阻式存储器的制备方法的流程图。
附图标号：
100、200、300～基板
101、102、103、104、105、201、202、203、204、205、301、302、303、304、305～绝缘层
109、110、209、306、307～底联结平台
106、107、108、206、207、208、308、309～可变阻抗单元
500～电阻式存储器
400～电阻式存储记忆胞
SL～源极线
WL1、WL2～字线
BL1、BL2～位线
600、602、604、606、608、610、612、614、616～流程步骤
具体实施方式
为使本发明的目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明一个实施例的一电阻式存储器的立体图，图2为沿图1A-A’切线的剖面图。
实施例一的电阻式存储器包括多个电阻式存储记忆胞，各个电阻式存储记忆胞设置于一基板100上，其中，图2中示出的电阻式存储记忆胞部分包括第一可变阻抗单元106和第二可变阻抗单元107，第一可变阻抗单元106和第二可变阻抗单元107耦接于第一位线BL1；电阻式存储记忆胞还包括一第一晶体管和一第二晶体管，第一可变阻抗单元106耦接至第一晶体管，第二可变阻抗单元107耦接至第二晶体管。
还包括一第三可变阻抗单元108，第三可变阻抗单元108位于第一可变阻抗单元106和第二可变阻抗单元107之间，第三可变阻抗单元108的上电极耦接于第二位线BL2，下电极耦接于第一晶体管。第一可变阻抗单元106和第三可变阻抗单元108通过底联结平台109耦接于第一晶体管，第二阻抗单元通过底联结平台110耦接至第二晶体管。底联结平台的材料为导电材料，其可以为钨或铜。第一晶体管和第二晶体管共用一源极。第一晶体管的栅极耦接至第一字线WL1，第二晶体管的栅极耦接至第二字线WL2(当称呼全部字线时则称为字线WL)。
第一位线BL1与第二位线BL2位于不同的配线层，第一位线BL1位于第二位线BL2上层的配线层。第一位线BL1与第二位线BL2空间方向上平行，第一位线BL1与第二位线BL2在垂直方向上的投影不重合，第二位线与第三可变阻抗单元的连接部分，落入第一位线BL1在垂直方向的投影中。
图3为本发明实施例二的一电阻式存储器的剖面图。实施例二中，第三可变阻抗单元208通过底联结平台209耦接于第二晶体管，相邻的电阻式存储记忆胞的第三可变阻抗单元，也与相对应的第二晶体管相耦接。
图4为本发明实施例三的一电阻式存储器的剖面图。实施例三中，相邻两个电阻式存储记忆胞的第三可变阻抗单元，与不同侧的开关单元相连，其中一个第三可变阻抗单元308通过底联结平台306与晶体管耦接，另一个可变阻抗单元309通过底联结平台307与对应的同侧的晶体管耦接。
在一些实施例中，第一开关单元与第二开关单元还可以为金属-氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)或类似的结构。
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor)。MOSFET依照其“通道”(工作载流子)的极性不同，可分为“N型”与“P型”的两种类型，通常又称为NMOSFET与PMOSFET，其他简称尚包括NMOS、PMOS等。
图5为本发明实施例四的电阻式存储器500电路示意图。在本发明的实施例四中，电阻式存储器500包括多个电阻式存储记忆胞400构成的阵列。在本实施例中，每一个电阻式存储记忆胞400用来储存二位元数据，上述电阻式存储记忆胞400包括一第一晶体管T1、一第二晶体管T2、一第一可变阻抗单元R1、一第二可变阻抗单元R2和一第三可变阻抗单元R3。在本发明一实施例中，第一晶体管T1和第二晶体管T2共用一源极区SL2。上述第一可变阻抗单元R1和上述第二可变阻抗单元R2分别耦接至上述第一晶体管T1和上述第二晶体管T2。电阻式存储记忆胞400还包括第一字线WL3、第二字线WL4、一第一位线BL3和一第二位线BL4。第三可变阻抗单元R3耦接至第一位线BL3，第一可变阻抗单元R1和上述第二可变阻抗单元R2耦接至第二位线BL4。
通过将一非零字线电压VWL3施加至字线WL3、将一非零位线电压VBL4施加至位线BL4以及将大致为零的电源线电压VSL2施加至电源线SL2来实施写入操作。一非零字线电压VWL3导通T1，以在电源线和目标存储器件R1之间形成导电路径。
通过将一非零字线电压VWL4施加至字线WL4、将一非零位线电压VBL4施加至位线BL4以及将大致为零的电源线电压VSL2施加至电源线SL2来实施写入操作。一非零字线电压VWL3导通T2，以在电源线和目标存储器件R2之间形成导电路径。
通过将一非零字线电压VWL3施加至字线WL3、将一非零位线电压VBL3施加至位线BL3以及将大致为零的电源线电压VSL2施加至电源线SL2来实施写入操作。一非零字线电压VWL3导通T1，以在电源线和目标存储器件R3之间形成导电路径。
图6为本发明一实施例的一电阻式存储器的制备方法600的流程图。本实施例以制备一个电阻式存储记忆胞的制备方法作为实施例，以详细说明电阻式存储器的字线、位线和源极线的电连接方式。然而，依照上述方式也可制备多个电阻式存储记忆胞构成的挥发性存储器阵列。接着，以图1、图2、图6来说明本发明一实施例的一电阻式存储器工艺的制备方法600。首先，进行步骤602，提供一基板100。在本发明一实施例中，基板100可为例如硅基板的一半导体基板，且基板100可为N型或P型基板。在本发明一实施例中，基板100中包括多个隔绝结构(图中未编号)，隔绝结构例如为浅沟槽隔绝物。上述隔绝结构用以定义电子元件形成的主动区，并将形成于不同主动区的电子元件彼此电性隔绝。
接着，于基板100上形成例如晶体管的一电子元件，其用以对存储器单元施加操作电压。进行步骤604，利用薄膜沉积和图案化工艺，于基板100上沿一第一方向800形成栅极条状结构WL。在本发明的实施例中，栅极条状结构WL作为上述电阻式存储器的字线。
接着，进行步骤606，并于基板100上形成一介质层101。其中，还包括在介质层101中形成接触插塞。
之后，同样的，可利用化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式，全面性沉积一介电层102。然后，可利用例如包括光刻胶填充技术、微影法和非等向性刻蚀法的一图案化工艺，于介电层102中形成多个开口，定义出源极线和中继接触层的形成位置，全面性沉积一介电层103，形成中继接触层，并形成第一底联结平台(bottomconnection pad,BCP)104及第二底联结平台105的位置。
接着，进行步骤608，进行光刻胶移除与清洗，再利用金属沉积的方法形成第一底联结平台104及第二底联结平台105。金属可以为钨或铜。
其中第一底联结平台104的垂直投影大于或等于两个电阻转态元件的垂直方向的投影。之后，利用化学机械抛光进行平坦化。
接着，进行步骤610，在第一底联结平台104上形成第一可变电阻单元，在第二底联结平台105上形成第二可变电阻单元107，同时，第三可变电阻单元108形成在第一底联结平台104上，与第一可变电阻单元106并排，位于第一可变电阻单元106与第二可变电阻单元107之间。在本发明一实施例中，上述可变电阻单元分别包括一底电极、一电阻转态层和一顶电极。上述底电极设置于上述底联结平台上，且与上述底联结平台接触。上述电阻转态层设置于上述底电极上。上述顶电极设置于上述电阻转态层上。且上述底电极、上述电阻转态层和上述顶电极构成一金属-绝缘体-金属叠层。可利用原子层沉积法(ALD)于上述底电极成长形成上述电阻转态层。同样的，也可以采用物理气相沉积(PEV)或化学气相沉积(CVD)的方法制备该电阻转态层，所有近似的制备工艺，都应涵盖在本发明的保护范围之内。如图2所示，上述电阻转态元件106、107、108分别电连接于下方的接触插塞。
接着，进行步骤612，进行介电质沉积，进行化学机械抛光，并进行定义与光刻等，于上述电阻转态元件106、107、108上形成顶电极接触插塞。
接着，进行步骤614，分别于上述第三顶电极接触插塞上形成第二位线BL2，于第一顶电极、第二顶电极接触插塞上形成中继接触层及接触插塞，并形成第一位线BL1的位置。
最后，进行步骤616，进行金属沉积与化学机械抛光。
在本发明一实施例中，还可使用Cu-BEOL(back-end-of-line，后端工艺)，并使用双镶嵌工艺形成上述顶电极接触插塞。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种电阻式存储器，其特征在于，所述电阻式存储器包括：多个电阻式存储记忆胞，设置于一基板上，每个所述的电阻式存储记忆胞包括一第一可变阻抗单元和一第二可变阻抗单元，每个所述电阻式存储记忆胞还包括一第一开关单元和一第二开关单元；所述第一可变阻抗单元耦接于第一开关单元，所述第二可变阻抗单元耦接于第二开关单元；每个所述的电阻式存储记忆胞还包括一第三可变阻抗单元，所述第三可变阻抗单元耦接于所述的第一开关单元或所述的第二开关单元。
2.根据权利要求1所述的电阻式存储器，所述的第三可变阻抗单元位于所述第一可变阻抗单元和所述第二可变阻抗单元之间，通过一底联结平台耦接于所述第一开关单元或所述的第二开关单元，所述的第三可变阻抗单元位于所述的底联结平台上。
3.根据权利要求2所述的电阻式存储器，所述的底联结平台垂直方向上的投影面积大于或等于两倍的所述任一可变阻抗单元垂直方向上的投影面积。
4.根据权利要求3所述的电阻式存储器，所述第一可变阻抗单元和第二可变阻抗单元耦接于对应的第一位线；所述第三可变阻抗单元的耦接于对应的第二位线。
5.根据权利要求4所述的电阻式存储器，所述的第一位线与所述的第二位线位于不同的配线层。
6.根据权利要求4所述的电阻式存储器，所述的第一位线空间平行于所述的第二位线，所述的第一位线与所述的第二位线在垂直方向上的投影至少有一部分不重合。
7.根据权利要求3所述的电阻式存储器，相邻两个所述的电阻式存储记忆胞的所述第三可变阻抗单元均耦接于对应的所述第一开关单元或均耦接于对应的所述第二开关单元；或相邻两个所述的电阻式存储记忆胞的所述第三可变阻抗单元一个耦接于对应的所述第一开关单元，另一个耦接于对应的所述第二开关单元。
8.根据权利要求1-7任一项所述的电阻式存储器，所述的第一可变电阻单元、第二可变电阻单元与第三可变电阻单元的材料可以相同或不同。
9.一种电阻式存储器的制备方法，其特征在于，
提供一基板；
于所述基板上沿一第一方向形成一栅极条状结构，其中所述栅极条状结构作为一字线，于所述基板上形成接触插塞，于所述接触插塞上形成源极线及中继接触层，从而形成第一开关与第二开关；
于所述中继接触层上形成底联结平台，于所述底联结平台上形成第一到第三可变阻抗单元；
所述第三可变阻抗单元耦接于所述第一开关或所述第二开关；
所述第一至第三可变阻抗单元上形成顶电极接触插塞，于所述顶电极接触插塞上形成一第一位线和一第二位线。
10.一种电子设备，其特征在于，包括权利要求1-9任一项所述的电阻式存储器。
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