CN108123032B - 阻变随机存储器存储单元及其制作方法、电子装置 - Google Patents
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Abstract
本发明提供一种阻变随机存储器存储单元及其制作方法、电子装置，该阻变随机存储器存储单元包括：提供半导体衬底，在所述半导体衬底上形成层间介电层，在所述层间介电层中形成沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极；在所述沟槽的侧壁上形成阻变层；在所述沟槽形成第二电极，以形成所述阻变随机存储器存储单元。该阻变随机存储器存储单元可以实现多电平，具有改善的工作窗口和存储密度。该阻变随机存储器存储单元的制作方法可以提高器件存储密度和工作窗口。该电子装置具有类似的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种阻变随机存储器存储单元及其制作方法、电子装置。
背景技术
阻变随机存储器(RRAM)是一种基于阻值变化来记录存储数据信息的非易失性存储器(NVM)器件。近年来，NVM器件由于其高密度、高速度和低功耗的特点，在存储器的发展当中占据着越来越重要的地位。硅基flash存储器作为传统的NVM器件，已被广泛投入到可移动存储器的应用当中。但是，工作寿命、读写速度的不足，写操作中的高电压及尺寸无法继续缩小等瓶颈已经从多方面限制了flash存储器的进一步发展。作为替代，多种新兴器件作为下一代NVM器件得到了业界广泛的关注，这其中包括铁电随机存储器(FeRAM)、磁性随机存储器(MRAM)、相变随机存储器(PCRAM)、导电桥接随机存储器(CBRAM)等。
导电桥接随机存储器(CBRAM)的原理是导电细丝处于固态电解质/金属氧化物中(写入)或通过施加的偏置电压使导电细丝破裂(擦除)。如铜和银一样可氧化的电极提供了组成绝缘电解质中导电细丝的金属离子的来源，例如使用银阳极来存储离子，锗硫化物玻璃作为电解质，阴极则是惰性钨材料。如图1A和图1B导电桥接随机存储器的存储单元100的一般包括下电极10、电介质开关层11和下电极12，导电桥接随机存储单元及存储器一般采用十字交叉结构(cross bar)，示例性地，下电极沿10纵向布置，上电极11沿横向布置，二者交叉的地方在二者之间形成电介质开关层11。目前导电桥接随机存储器的研究主要集中在使固态电解质/金属氧化物或电介质开关层呈现多种电阻状态，例如呈现三种电阻状态(高阻态、低阻态和中间阻态)，从而使导电桥接随机存储器实现多电平，进而提高存储密度。然而，目前的导电桥接随机存储单元(cell)并不能低很好地实现多电平，使得导电桥接随机存储器存储密度难以提高。
因此，需要提出一种新的阻变随机存储器存储单元及其制作方法、电子装置，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种阻变随机存储器存储单元及其制作方法，每个存储单元均可实现多电平，从而改善了工作窗口和存储密度，进而实现了更高的存储密度和更低的成本，以及更好地性能。
本发明一方面提供一种阻变随机存储器存储单元的制作方法，其包括：提供半导体衬底，在所述半导体衬底上形成层间介电层，在所述层间介电层中形成沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极；在所述沟槽的侧壁上形成阻变层；在所述沟槽内形成第二电极，以形成所述阻变随机存储器存储单元，其中，位于所述第一左电极和第二电极之间的阻变层为第一阻变层，位于所述第一右电极和第二电极之间的阻变层为第二阻变层。
优选地，在所述层间介电层中形成沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极的步骤包括：在所述半导体衬底上形成第一层间介电层，在所述第一层间介电层上形成顶部电极材料层；形成覆盖所述第一层间介电层和所述顶部电极材料层的第二层间介电层；刻蚀所述第二层间介电层、所述第一层间介电层和所述顶部电极材料层，以在所述第二层间介电层和所述第一层间介电层中形成所述沟槽，其中，所述沟槽形将所述顶部电极材料层分割为所述第一左电极和第一右电极。
优选地，还包括：形成保护层，所述保护层中形成有暴露所述第一左电极、第一右电极和第二电极的开口；
形成分别与所述第第一左电极、第一右电极和第二电极的电性连接的互连线。
优选地，在第一方向上相邻的阻变随机存储器存储单元的相邻的第一左电极和第一右电极电性连接，其中，所述第一方向为所述阻变随机存储器存储单元的第一左电极和第一右电极连线所在方向。
优选地，在第二方向上位于同一直线上的阻变随机存储器存储单元共用一个所述第二电极，其中，所述第二方向与所述第一方向垂直。
优选地，所述第一左电极、第一阻变层和第二电极形成第一导电桥接结构；所述第一右电极、第二阻变层和第二电极形成第二导电桥接结构。
本发明提出的阻变随机存储器存储单元的制作方法，通过形成三个电极和两个阻变层，形成了共用一个电极的两个阻变存储结构，因此通过控制三个电极上的电平可以在一个存储单元中实现四种状态，因此每个存储单元均可实现多电平，从而改善了工作窗口和存储密度，进而实现了更高的存储密度和更低的成本，以及更好地性能。
本发明一方面提供一种阻变随机存储器存储单元，其包括：半导体衬底，在所述半导体衬底上形成有层间介电层，在所述层间介电层中形成有沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极；在所述沟槽的侧壁上形成有阻变层；在所述沟槽中形成有第二电极，其中，所述第一阻变层的电阻基于所述第一左电极和第二电极上的电平变化，所述第二阻变层的电阻基于所述第一右电极和第二电极上的电平变化。
示例性地，所述第一左电极、第一阻变层和第二电极形成第一导电桥接结构；所述第一右电极、第二阻变层和第二电极形成第二导电桥接结构。
示例性地，所述第二电极为铜、银或氮化钛；第一左电极和第一右电极为铂。
示例性地，所述第一阻变层和第二阻变层为二氧化铪。
本发明提出的阻变随机存储器存储单元，由于包括三个电极和两个阻变层，并形成了共用一个电极的两个阻变存储结构，因此通过控制三个电极上的电平可以实现四种电阻状态，因此每个存储单元均可实现多电平，从而改善了工作窗口和存储密度，进而实现了更高的存储密度和更低的成本，以及更好地性能。
本发明再一方面提供一种电子装置，其包括如上所述的阻变随机存储器存储单元以及与所述阻变随机存储器存储单元的电子组件。
本发明提出的电子装置，由于具有上述阻变随机存储器存储单元，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A示出了目前一种阻变随机存储器存储单元示意俯视图；
图1B示出了图1A所示的阻变随机存储器存储单元沿A-A方向的示意性剖视图；
图2A示出了根据本发明一实施方式的阻变随机存储器存储单元示意俯视图；
图2B示出了图2A所示的阻变随机存储器存储单元沿A-A方向的示意性剖视图；
图3示出了根据本发明一实施方式的阻变随机存储器存储单元的制作方法的示意性步骤流程图；
图4A～图4O示出了根据本发明一实施方式的阻变随机存储器存储单元的制作方法依次实施各步骤所获得器件的示意性剖面图；
图5示出了根据本发明一实施方式的阻变随机存储器存储单元的制作方法所采用的阻变随机存储器存储单元的示意性布图；
图6示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本实施例提出一种阻变随机存储器存储单元，如图2A和图2B所示，该阻变随机存储器存储单元200包括第一左电极20、第一右电极21、第二电极22以及第一阻变层23和第二阻变层24，第二电极22设置在中间，第一左电极20和第一右电极21分别位于第二电极22两侧，第一阻变层23形成在第一左电极20和第二电极22之间，第二阻变层24设置在第一右电极21和第二电极22之间，当在第一左电极20、第一右电极221、第二电极22上施加不同的电平时，第一阻变层23和第二阻变层24的电阻会发生变化。即，在本实施例中，阻变随机存储器存储单元200包含两个阻变结构，一个为第一左电极20、第一阻变层23和第二电极22组成的第一阻变结构，一个为第一右电极21、第二阻变层23和第二电极22组成的第二阻变结构，因此当通过控制第一左电极20、第一右电极21、第二电极22上的电平，可以使阻变随机存储器存储单元200实现四种电阻状态，例如可以为第一阻变结构和第二阻变结构均为低阻态(LSR)，即阻变随机存储器存储单元200为LRS-LRS，示例性，其可以表示为00；第一阻变结构为低阻态(LSR)，第二阻变结构为高阻态(HRS)，即阻变随机存储器存储单元200为LSR-HSR状态，示例性地其可以表示01；第一阻变结构为低阻态(HSR)，第二阻变结构为高阻态(LRS)，即阻变随机存储器存储单元200为HSR-LSR状态，示例性地其可以表示10；第一阻变结构和第二阻变结构均为低阻态(HSR)，即阻变随机存储器存储单元200为HRS-HRS，示例性，其可以表示为11。由此可见，本实施例的阻变随机存储器存储单元200可以实现四种电阻状态，因而可以实现四种电平，进而提高器件的存储密度和工作窗口。
进一步地，第一阻变结构和第二阻变结构可以采用各种合适的阻变随机存储结构，例如相变结构或导电桥接结构。
示例性地，例如阻变随机存储器存储单元200采用相变原理，第一左电极20、第一阻变层23和第二电极22形成第一相变存储结构，第一右电极21、第二阻变层24和第二电极22形成第二相变存储结构。此时，第二电极22作为共同的下电极用于接地，其例如为氮化钛(TiN)。第一左电极20和第一右电极21分别用作第一阻变结构和第二阻变结构的上电极，用于施加不同的电压，例如采用金属钨(W)。第一阻变层23和第二阻变层24采用相变材料，例如可以通过硫属化物材料实现。在通过电脉冲的形式集中加热的情况下，它能够从有序的晶态(低电阻率)快速转变为无序的非晶态(高电阻率)，从晶态到非晶态的反复转换过程是由熔化和快速冷却机制触发的(或者一种稍慢的称为再结晶的过程)。示例性，在本实施例中第一阻变层23和第二阻变层24可以采用Ge2Sb2Te5材料(可缩略表示为GST)。
示例性地，变随机存储器存储单元200还采用如前所述的导电桥接原理，第一左电极20、第一阻变层23和第二电极22形成第一导电桥接结构，第一右电极21、第二阻变层24和第二电极22形成第二导电桥接结构。此时，第二电极22作为共同的下电极用于提供绝缘电介质中导电细丝的金属离子来源，例如第二电极22可以为铜(Cu)、银(Ag)、氮化钛(TiN)或其他合适的金属或合金。第第一左电极20和第一右电极21分别用作第一导电桥接结构和第二导电桥接结构的上电极，用于施加不同的电压，例如采用铂(Pt)。第一阻变层23和第二阻变层24采用合适的绝缘电介质，第二电极22提供的金属离子可以在其中新导电细丝，从而实现低阻态，或破裂而转变为高阻态。示例性地，例如第一阻变层23和第二阻变层24采用二氧化铪(HfO2)。
可以理解的是，本实施例提出的阻变随机存储器存储单元200可以采用各种合适的阻变存储机理，而不限于上述给出的相变机理或导电桥接机理，其仅是示意性的。
根据本实施例的阻变随机存储器存储单元由于包括三个电极和两个阻变层，并形成了共用一个电极的两个阻变存储结构，因此通过控制三个电极上的电平可以实现四种电阻状态，因此每个存储单元均可实现多电平，从而改善了工作窗口和存储密度，进而实现了更高的存储密度和更低的成本，以及更好地性能。
实施例二
下面将参照图3、图4A～图4O以及图5对本发明一实施方式的阻变随机存储器存储单元的制作方法做详细描述。其中，图3示出了根据本发明一实施方式的阻变随机存储器存储单元的制作方法的示意性步骤流程图；图4A～图4O示出了根据本发明一实施方式的阻变随机存储器存储单元的制作方法依次实施各步骤所获得器件的示意性剖面图；图5示出了根据本发明一实施方式的阻变随机存储器存储单元的制作方法所采用的阻变随机存储器存储单元的示意性布图。
如图3所示，本实施例的阻变随机存储器存储单元的制作方法包括：
步骤301，提供半导体衬底，在所述半导体衬底上形成层间介电层，在所述层间介电层中形成沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极；
步骤302，在所述沟槽的侧壁上形成阻变层；
步骤303，在所述沟槽内形成第二电极，以形成所述阻变随机存储器存储单元，
其中，位于所述第一左电极和第二电极之间的阻变层为第一阻变层，位于所述第一右电极和第二电极之间的阻变层为第二阻变层，所述第一阻变层的电阻基于所述第一左电极和第二电极上的电平变化，所述第二阻变层的电阻基于所述第一右电极和第二电极上的电平变化。
根据本实施例的阻变随机存储器存储单元的制作方法，通过形成三个电极和两个阻变层，形成了共用一个电极的两个阻变存储结构，因此通过控制三个电极上的电平可以在一个存储单元中实现四种状态，因此每个存储单元均可实现多电平，从而改善了工作窗口和存储密度，进而实现了更高的存储密度和更低的成本，以及更好地性能。
下面结合图4A～图4O以及图5，并以形成导电桥接结构的阻变随机存储单元为例对本实施例的阻变随机存储器存储单元的制作方法做进一步详细描述。
首先，如图4A所示，提供半导体衬底，在所述半导体衬底上形成第一层间介电层400，在所述第一层间介电层400上形成顶部电极材料层401。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有有源器件，例如NMOS和/或PMOS等，这些器件例如可以用作阻变随机存储单元的开关晶体管或选通晶体管。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，或金属互连结构。此外，在半导体衬底中还可以形成有隔离结构，例如浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
第一层间介电层400可以采用常用的介质材料，例如USG(未掺杂硅玻璃)、PSG(掺磷硅玻璃)、BSG(掺硼硅玻璃)、低k材料或超低K材料等，其可以通过PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层气相沉积)等工艺形成。
顶部电极材料层401可以采用各种合适的金属或合金材料。示例性地，在本实施中，顶部电极材料层401采用Pt，其可以通过溅射、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层气相沉积)等工艺形成。
接着，如图4B所示，在所述顶部电极材料层401上形成图形化的光刻胶层402。
图形化的光刻胶层402可以采用正性光阻(例如TOK P-CA100)或负性光阻(例如，HD4100)，并通过涂覆等常用方法形成在顶部电极材料层401上。当涂覆完成之后，并通过曝光、显影等操作进行图形化，例如采用193nm ArF光刻工艺曝光，并通过与光刻胶层对应的显影液进行显影，即采用与正性光阻或负性光阻对应的显影液显影(例如，正胶显影液TOKP7-G，负胶显影液AZ-A515)，以将光刻胶层图形化。
图形化的光刻胶层402用于定义顶部电极材料层的形状，如图5所示，顶部电极材料层401的形状与图5中TE(顶部电极)对应。
接着，如图4C所示，以图形化的光刻胶层402的为掩膜刻蚀所述顶部电极材料层401。
具体地，以图形化的光刻胶层402的为掩膜通过合适的湿法或干法刻蚀工艺，刻蚀所述顶部电极电材料层401，形成图形化的顶部电极材料层403。
可以理解的是，当所述顶部电极材料层401的刻蚀完成之后，还包括形成通过合适的溶剂或灰化方法去除图形化的光刻胶层402的步骤，其为本领域常用工艺，在此不再赘述。
接着，如图4D所示，形成覆盖所述第一层间介电层400和所述图形化的顶部电极材料层403的第二层间介电层404。
第二层间介电层404可以采用常用的介质材料，例如USG(未掺杂硅玻璃)、PSG(掺磷硅玻璃)、BSG(掺硼硅玻璃)、低k材料或超低K材料等，其可以通过PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层气相沉积)等工艺形成。
接着，如图4E所示，在所述第二层间介电层404上形成图形化的光刻胶层405。
图形化的光刻胶层405可以采用正性光阻(例如TOK P-CA100)或负性光阻(例如，HD4100)，并通过涂覆等常用方法形成在第二层间介电层404上。当涂覆完成之后，并通过曝光、显影等操作进行图形化，例如采用193nm ArF光刻工艺曝光，并通过与光刻胶层对应的显影液进行显影，即采用与正性光阻或负性光阻对应的显影液显影(例如，正胶显影液TOKP7-G，负胶显影液AZ-A515)，以将光刻胶层图形化。
图形化的光刻胶层405用于定义第一左电极和第一右电极的形状或所述沟槽的形状，如图5所示，图形化的光刻胶层405的形状与图5中TE(顶部电极)对应。
接着，如图4F所示，以图形化的光刻胶层405为掩膜刻蚀所述第二层间介电层404、第一层间介电层400和顶部电极材料403，以形成沟槽406。
具体地，以图形化的光刻胶层405为掩膜通过合适的湿法或干法刻蚀工艺刻蚀所述第二层间介电层404、第一层间介电层400和顶部电极材料403，以在第二层间介电层404和第一层间介电层400形成沟槽406。所述沟槽406将所述图形化的顶部电极材料层403分割为两部分，即分割为所述第一左电极403A和第一右电极403B。
接着，如图4G所示，在所述沟槽406和第二层间介电层404表面形成阻变材料层407，并形成填充所述沟槽406并覆盖所述阻变材料层的底部电极材料层408。
示例性地，在本实施例中，阻变材料层407采用HfO2，其可以通过诸如PVD、CVD或ALD等方法形成。示例性地，在本实施例中，阻变材料层407用作绝缘电介质，其中可以由金属离子形成导电细丝。
底部电极材料层408可以采用各种合适的金属或合金材料，例如Cu、Ag或TiN等。示例性地，在本实施中，底部电极材料层408采用Cu，其可以通过CVD或电镀工艺形成等工艺形成。可以理解的是，底部电极材料层408填充满沟槽406，并会高于第二层间介电层404。示例性地，在本实施例中，底部电极材料层408通过电镀工艺形成，例如包括首先在沟槽406的表面形成铜种子层，然后通过电化学镀工艺填充沟槽406中形成底部电极材料层408。
接着，如图4H所示，进行平坦化，以使所述阻变材料层407、底部电极材料层408和所述第第一左电极403A和第一右电极403B高度齐平。
示例性，通过诸如CMP(化学机械平坦化)或机械研磨)等工艺对所述阻变材料层407、底部电极材料层408和第二层间介电层404进行平坦化，以使所述阻变材料层407、底部电极材料层408和所述第一左电极403A和第一右电极403B高度齐平，从而形成位于所述沟槽406侧壁上的阻变层407A和位于所述沟槽中的第二电极408A。
接着，如图4I所示，形成覆盖所述第二层间介电层404的保护层409。
保护层409可以各种合适的隔离材料，例如氧化物、氮化物等。示例性地，在本实施例中保护层409为氮化硅衬垫层(linear)，其可以通过炉管工艺(furnace)、CVD等形成。
接着，如图4J所示，在所述保护层409上形成图形化的光刻胶层410。
图形化的光刻胶层410可以采用正性光阻(例如TOK P-CA100)或负性光阻(例如，HD4100)，并通过涂覆等常用方法形成在保护层409上。当涂覆完成之后，并通过曝光、显影等操作进行图形化，例如采用193nm ArF光刻工艺曝光，并通过与光刻胶层对应的显影液进行显影，即采用与正性光阻或负性光阻对应的显影液显影(例如，正胶显影液TOK P7-G，负胶显影液AZ-A515)，以将光刻胶层图形化。
图形化的光刻胶层410用于保护层409上暴露电极和第三电极的开口，如图5所示，图形化的光刻胶层410的形状与图5中暴露TE的开孔(圆圈)对应。
接着，如图4K所示，在所述保护层409中形成暴露所述第一左电极403A和第一右电极403B的开口411。
具体地，以所述图形化的光刻胶层410为掩膜，通过合适的湿法或干法刻蚀工艺刻蚀保护层409，以打开保护层409，形成暴露所述第一左电极403A和第一右电极403B的开口411。
接着，如图4L所示，形成覆盖所述保护层409和开口411的填充层412，在所述填充层412上形成抗反射层413和图形化的光刻胶层414。
填充层412可以为有机填充层，或无机填充层，其可以通过旋涂法、流动性化学气相沉积(FCVD)等形成。
抗反射层413可以为含硅抗反射层、有机抗反射层或电介质抗反射层。
图形化的光刻胶层414用于定义包括暴露所述第一电极的开口。
接着，如图4M所示，在所述保护层409中形成暴露所述第二电极408A的开口415。
具体地，以图形化的光刻胶层414为掩膜，通过合适的湿法或干法刻蚀工艺刻蚀所述抗反射层413、填充层412和保护层409，以在所述保护层409中形成暴露所述第二电极408A的开口415。
当形成开口415之后，通过湿法工艺或干法工艺去除所述图形化的光刻胶层414以及所述抗反射层413、填充层412。
最后，形成与所述第一左电极403A、第一右电极403B和第二电极408A电性连接的互连线。
互连线的形成过程例如为首先沉积覆盖所述保护层和开口的金属层，然后刻蚀所述金属层形成与所述第二电极408A电性连接的互连线417，与所述第一左电极403A或第一右电极403B电性连接的互连线416。
进一步地，如图4O和图5所示，在本实施例中，沿Y方向(垂直第一左电极或第一右电极延伸方向的方向，)位于同一直线上阻变随机存储单元共用一个第二电极(即共用BE)，并且在X方向(即，第一左电极或第一右电极的延伸方向)上相邻的阻变随机存储器存储单元的相邻的第一左电极和第一右电极电性连接，例如图4O和图5中，位于中间区域的电极(左边的第一右电极403B和右边的第一左电极403A)共用一个互连线416。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例阻变随机存储器存储单元的制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，例如进一步形成与互连结构，以将所述上述互连线向上或向下连接，例如使共用的BE通过BE VIA(通孔)与下层金属层连接，或通过形成上层金属层将Y方向上位于同一直线上的彼此电性连接的第二电极和电极连接在一起，形成TE连接线，并经由通孔(TE VIA)继续向上连接。
本实施例的阻变随机存储器存储单元的制作方法形成的第二电极和第三电极较薄，因此减少了相邻电极之间的相互作用和干扰。
实施例三
本发明的再一个实施例提供一种电子装置，包括阻变随机存储器存储单元以及与所述阻变随机存储器存储单元相连的电子组件。其中，该阻变随机存储器存储单元包括：半导体衬底，在所述半导体衬底上形成有层间介电层，在所述层间介电层中形成有沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极；在所述沟槽的侧壁上形成有阻变层；在所述沟槽中形成有填充所述沟槽的第二电极，其中，位于所述第一左电极和第二电极之间的阻变层为第一阻变层，位于所述第一右电极和第二电极之间的阻变层为第二阻变层，所述第一阻变层的电阻基于所述第一左电极和第二电极上的电平变化，所述第二阻变层的电阻基于所述第一右电极和第二电极上的电平变化。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
示例性地，所述第一左电极、第一阻变层和第二电极形成导电桥接结构；所述第一右电极、第二阻变层和第二电极形成导电桥接结构。
示例性地，所述第二电极为铜、银或氮化钛；第一左电极和第一右电极为铂。
示例性地，所述第一阻变层和第二阻变层为二氧化铪。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。
本发明实施例的电子装置，由于所包含的阻变随机存储器存储单元具有改善的工作窗口和存储密度，因而具有更高的存储密度和更低的成本，以及更好地性能。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种阻变随机存储器存储单元的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成层间介电层，在所述层间介电层中形成沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极；
在所述沟槽的侧壁上形成阻变层；
在所述沟槽内形成第二电极，以形成所述阻变随机存储器存储单元，所述阻变随机存储器存储单元包括所述第一左电极、第一右电极和第二电极，以及三个电极之间的两个阻变层；
在所述层间介电层中形成沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极的步骤包括：
在所述半导体衬底上形成第一层间介电层，在所述第一层间介电层上形成顶部电极材料层；
形成覆盖所述第一层间介电层和所述顶部电极材料层的第二层间介电层；
刻蚀所述第二层间介电层、所述第一层间介电层和所述顶部电极材料层，以在所述第二层间介电层和所述第一层间介电层中形成所述沟槽，
其中，所述沟槽将所述顶部电极材料层分割为所述第一左电极和第一右电极。
2.根据权利要求1所述的阻变随机存储器存储单元的制作方法，其特征在于，还包括：
形成保护层，所述保护层中形成有暴露所述第一左电极、第一右电极和第二电极的开口；
形成分别与所述第一左电极、第一右电极和第二电极的电性连接的互连线。
3.根据权利要求2所述的阻变随机存储器存储单元的制作方法，其特征在于，在第一方向上相邻的阻变随机存储器存储单元的相邻的第一左电极和第一右电极电性连接，
其中，所述第一方向为所述阻变随机存储器存储单元的第一左电极和第一右电极连线所在方向。
4.根据权利要求3所述的阻变随机存储器存储单元的制作方法，其特征在于，在第二方向上位于同一直线上的阻变随机存储器存储单元共用一个所述第二电极，
其中，所述第二方向与所述第一方向垂直。
5.根据权利要求1-4中的任意一项所述的阻变随机存储器存储单元的制作方法，其特征在于，位于所述第一左电极和第二电极之间的阻变层为第一阻变层，位于所述第一右电极和第二电极之间的阻变层为第二阻变层；
所述第一左电极、第一阻变层和第二电极形成第一导电桥接结构；所述第一右电极、第二阻变层和第二电极形成第二导电桥接结构。
6.一种采用权利要求1-5之一所述的阻变随机存储器存储单元的制作方法制作的阻变随机存储器存储单元，其特征在于，包括：
半导体衬底，在所述半导体衬底上形成有层间介电层，在所述层间介电层中形成有沟槽以及分别位于所述沟槽两侧的第一左电极和第一右电极；
在所述沟槽的侧壁上形成有阻变层；
在所述沟槽中形成有第二电极，
其中，位于所述第一左电极和第二电极之间的阻变层为第一阻变层，位于所述第一右电极和第二电极之间的阻变层为第二阻变层，所述第一阻变层的电阻基于所述第一左电极和第二电极上的电平变化，所述第二阻变层的电阻基于所述第一右电极和第二电极上的电平变化；
所述层间介电层包括依次形成的第一层间介电层和第二层间介电层；所述第一左电极和第一右电极位于所述第一层间介电层和第二层间介电层之间。
7.根据权利要求6所述的阻变随机存储器存储单元，其特征在于，所述第一左电极、第一阻变层和第二电极形成第一导电桥接结构；
所述第一右电极、第二阻变层和第二电极形成第二导电桥接结构。
8.根据权利要求6或7所述的阻变随机存储器存储单元，其特征在于，第一左电极和第一右电极为铂，所述第二电极为铜、银或氮化钛。
9.根据权利要求6或7所述的阻变随机存储器存储单元，其特征在于，所述第一阻变层和第二阻变层为二氧化铪。
10.一种电子装置，其特征在于，包括如权利要求6-9中的任意一项所述的阻变随机存储器存储单元以及与所述阻变随机存储器存储单元相连接的电子组件。
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| US9099637B2 (en) * | 2013-03-28 | 2015-08-04 | Intellectual Discovery Co., Ltd. | Phase change memory and method of fabricating the phase change memory |
| CN103427022B (zh) * | 2013-08-22 | 2016-07-06 | 中国科学院上海微系统与信息技术研究所 | 包含三明治型电极的相变存储结构的制备方法 |
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