KR101890501B1 - 불균일한 표면상에 금속을 형성하는 방법 및 불균일한 표면상에 결합된 구조물 - Google Patents

불균일한 표면상에 금속을 형성하는 방법 및 불균일한 표면상에 결합된 구조물 Download PDF

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Abstract

개시된 기술은 메모리 장치를 포함하는 집적 회로에 관한 것이다. 집적 회로를 형성하는 방법은 제1 영역 및 제2 영역을 포함하는 표면을 제공하는 단계 - 제1 영역은 제2 영역과 상이한 물질로 형성됨 - 를 포함한다. 본 방법은 추가적으로 제1 및 제2 영역에 걸쳐 접촉하는 시딩 물질(seeding material)을 형성하는 단계를 포함한다. 또한, 본 방법은 상기 시딩 물질상에 텅스텐을 포함하는 금속을 형성하는 단계를 포함한다.

Description

불균일한 표면상에 금속을 형성하는 방법 및 불균일한 표면상에 결합된 구조물{METHODS OF FORMING METAL ON INHOMOGENEOUS SURFACES AND STRUCTURES INCORPORATING METAL ON INHOMOGENEOUS SURFACES}
개시된 기술은 일반적으로 집적 회로에 관한 것이고, 좀 더 구체적으로는, 가령 메모리 셀에 걸쳐 불균일한 표면상에 금속을 형성하는 방법에 관한 것이다.
텅스텐 금속화와 같은 증착된 금속을 포함하는 집적 회로는, 컴퓨터, 디지털 카메라, 셀룰러 텔레폰, 개인용 디지털 어시스턴트 등을 포함하는 다양한 범위의 전자 장치에서 발견될 수 있다. 금속화는, 가령 트랜지스터나 메모리 셀과 같은 별도의 장치를 전기적 입/출력 핀과 상호연결하는데 사용되는 전반적인 금속화 스킴의 일부를 형성할 수 있다. 금속 상호연결이 치수로 스케일되기 때문에, 금속 상호 연결의 저항은 증가한다. 따라서, 금속 상호연결의 저항의 증가를 감소시키기 위하여, 금속 구조물이 필요한데, 이 금속 구조물의 저항은 금속 구조물의 저항률을 감소시킴에 의해 낮아질 수 있다.
도 1a는 이질적 표면상에 형성된 금속화 구조물의 개략적인 단면도이다.
도 1b는 어떤 다른 실시예에 따른 금속화 구조물의 개략적인 단면도이다.
도 2a-2d는 일부 실시예에 따른 다양한 단계의 제작에서의 메모리 어레이의 개략적인 단면도이다.
도 3은 일부 다른 실시예에 따른 메모리 어레이의 개략적인 단면도이다.
도 4는 일부 실시예에 따른 시딩 물질의 두께의 함수로서, 전도성 물질의 실험 저항률을 나타내는 그래프이다.
도 5a는 일부 실시예에 따른 전도성 물질의 두께의 함수로서, 전도성 물질의 실험 저항률을 나타내는 그래프이다.
도 5b는 일부 실시예에 따른 전도성 금속 물질의 x-레이 회절 스펙트럼을 나타내는 그래프이다.
도 5c는 어떤 다른 실시예에 따른 전도성 금속 물질의 x-레이 회절 스펙트럼을 나타내는 그래프이다.
도 5d는 어떤 다른 실시예에 따른 전도성 금속 물질의 x-레이 회절 스펙트럼을 나타내는 그래프이다.
도면에서의 특징들은 스케일에 따라 도시될 필요가 없고, 도시된 것과 상이한 방향으로 연장될 수 있다. 다양한 축과 방향이 도시되어서 본 명세서에 논의 사항을 용이하게 하면서, 특징들은 상이한 방향으로 연장될 수 있다는 것을 인식할 것이다.
집적 회로(IC)의 금속 상호연결은, 트랜지스터, 레지스터 또는 메모리 셀과 같은 별도의 장치와 I/O 핀과 같은 외부 전기 입력 및 출력부 사이의 전기적 연결을 제공한다. 크기의 소형화를 지속하려는 IC 때문에, 상호연결은 많은 성능 메트릭에 대한 보틀 넥일 수 있다. 예를 들어, 금속 연결부의 증가하는 레지스턴스 및/또는 증가하는 커패시턴스는 액세스 속도를 제한할 수 있고, 전자 장치, 가령 무선 장치, 개인용 컴퓨터 등의 전력 소비를 증가시킬 수 있다.
금속 상호연결부가 치수로 스케일되기 때문에, 금속 상호연결부의 레지스턴스는 증가한다. 왜냐하면, 금속 구조물(가령, 금속 라인 및 비아)의 레지스턴스는 일반적으로 금속 구조물의 단면적(가령, 직사각형 금속 구조물의 너비와 높이의 곱)에 비례하고, 금속 구조물의 너비와 같은 측면 치수를 수축시키는 것은 원치 않는 금속 구조물의 전기 레지스턴스의 증가를 야기할 수 있기 때문이다. 금속 구조물의 주어진 길이에 대해, 금속 구조물의 레지스턴스의 이러한 증가는 금속 구조물의 비례적으로 증가하는 높이에 의해, 어떤 환경하에서 보상될 수 있어서, 단면적이 비교적 일정하게 유지될 수 있다. 그러나, 이러한 보상은 부정적인 결과를 가질 수 있다. 예를 들어, 증가된 높이는 길이적 방향으로 연장되는 금속 구조물의 측면의 면적의 증가를 초래하고, 이는 금속 라인의 증가된 커패시턴스로 이어질 수 있다. 또한, 금속 구조물의 증가된 높이는, 금속 라인의 에칭의 어려움 또는 라인들이 금속층을 에칭함에 의해 형성되는, 금속 라인들 사이에 형성된 갭을 유전체 물질로 채우는 어려움과 같은 증가된 공정상 어려움으로 이어질 수 있다. 따라서, 금속 구조물의 저항률을 최소로함에 의해 치수적 보상과 독립적으로, 레지스턴스가 낮아지는, 금속 구조물에 대한 요구가 있다. 본 명세서에 기술된 일부 실시예에서, 저항률은, 금속 구조물을 형성하는 금속 물질의 상 및 미세구조물을 제어함을 통해 최소로된다.
텅스텐을 포함하는 금속 구조물은, 메모리 장치를 포함하여 다양한 응용예에 대한 상호연결의 다양한 부품을 형성하는데 사용된다. 텅스텐을 포함하는 금속 구조물은 다른 것 보다도, 전극, 비아, 금속 라인, 접촉물 및 플러그를 포함한다. 다양한 금속 구조물에서의 텅스텐의 다양한 사용은, 적어도 부분적으로, 증착 프로세스와 에칭 프로세스를 포함하여 텅스텐을 프로세싱하는 비교적 다양한 선택사항 때문일 수 있다. 텅스텐은 다른 것 보다도, 가령, 원자층 증착법(ALD), 화학 증기 증착법(CVD), 증발, 및 물리 증기 증착법(PVD)을 사용하여 증착될 수 있다. 또한, 다른 것 보다도, 플루오린, 클로린 및 황산을 사용하는 화학 기술을 포함하여, 텅스턴에 대해 존재하는 에칭 화학 기술이 많이 알려져 있다.
텅스텐을 포함하는 얇은 필름의 전기 저항률은 필름이 증착된 표면의 특징에 의해 영향을 받을 수 있다. 이론에 의해 제한되지 않으면, 이러한 종속성의 이유는 얇은 필름 물질과 표면을 제공하는 물질 사이의 계면 에너지(interfacial energy)라고 여겨진다. 이러한 이유로, 특정한 환경에서, 하나 이상의 물질을 가진 이질적 표면 대신에, 하나의 물질을 가진 균일한 표면상에 얇은 필름을 형성하는 것이 바람직할 수 있다. 균일한 표면을 가지는 것은 균일한 크기의 분포 및/또는 얇은 필름 내의 더 빽빽한 크기의 입자의 분포와 같은 이점으로 이어질 수 있다. 이러한 이유로, 본 명세서에 기술된 다양한 실시예는, 균일한 표면상에 증착된, 가령 텅스텐을 포함하는 금속 얇은 필름으로부터 금속 구조물을 형성한다.
또한, 균일한 표면은 얇은 필름 물질의 상을 제어하는데 이로울 수 있다. 예를 들어, 텅스텐은 적어도 두 개의 고체 결정질 상, 즉, 체심 입방(bcc) 구조를 가진 낮은 저항률의 알파-상 및 등방(A15) 구조를 가진 높은 저항률의 베타-상을 가지는 것으로 관측되어 왔다. 전자는 평형 상으로 이해된다. 텅스텐을 포함하는 주어진 얇은 필름에서, 알파 및 베타-상 중 하나 또는 둘 모두가 존재할 수 있다. 어떤 상황에서, 텅스텐의 알파와 베타-상 사이의 저항률의 차이는 10x를 초과할 수 있다. 따라서, 이론에 의해 제한되지 않으면, 금속 구조물의 더 낮은 저항률을 원할 때, 텅스텐을 포함하는 금속 구조물의 미세구조물을 제어하여서, 금속 구조물 내의 더 낮은 저항률의 알파 텅스텐의 비율이 최대로 되게 하는 것이 바람직할 수 있다. 이러한 이유로, 본 명세서에 개시된 다양한 실시예는 알파-상 텅스텐을 주로 포함하고, 본질적으로 베타-상 텅스텐이 없는 금속 구조물을 형성할 수 있다.
도 1a는 이질적 표면(4a, 6a)상에 형성된 금속화 구조물(2)의 개략적인 단면도이다. 금속화 구조물은 상호연결 구조물일 수 있다. 상호연결 구조물(2)을 형성하는 방법은 제1 물질(4) 및 제1 물질(4)에 인접하고 제1 물질과 상이한 제2 물질(6)을 포함하는 기판을 제공하는 단계를 포함한다. 추가적으로, 본 방법은 제1 물질의 제1 표면 영역(4a) 및 제2 물질의 제2 표면 영역(6a)을 포함하는 노출된 표면을 제공하는 단계를 포함한다. 또한, 본 방법은 물리 증기 증착 프로세스를 통해 제1 및 제2 표면 영역(4a 및 6a)상에 텅스텐을 포함하는 블랭킷 얇은 필름 금속(8)을 증착하는 단계를 포함한다. 얇은 필름 금속(8)은 이후에 패턴화되어서 다양한 상호연결 구조물, 가령, 금속 라인을 형성할 수 있다.
제1 물질(4)은 가령, 비아, 플러그, 접촉물 또는 그 밖의 다른 유사한 구조물과 같은 전기 전도체의 역할을 할 수 있다. 제1 물질(4)은 다른 금속성 물질 중에서도, 탄소, 텅스텐, 알루미늄, 구리, 티타늄 니트라이드, 탄탈륨 니트라이드 및 도핑된 결정질 실리콘과 같은 금속성 물질을 포함할 수 있다.
제2 물질(6)은 다른 것 중에, 가령, 상호-금속 유전체, 내부층 유전체, 및 고립 유전체로서의 역할을 할 수 있다. 제2 물질은 다른 옥사이드나 유전체 중에서도, 실리콘 옥사이드, 실리콘 니트라이드 및 실리콘 옥시니트라이드와 같은 유전체 물질을 포함할 수 있다.
우선, 제1 물질(4)은 금속의 얇은 필름을 증착함에 의해 형성되고, 이후에 얇은 필름을 패터닝하여 갭에 의해 분리된 제1 금속 물질(4)을 형성하고 나서, 유전체 물질을 갭 내에 증착하여 제2 물질(6)을 형성한다. 이러한 유형의 프로세스는 종종 "차감적 금속(subtractive metal)" 프로세스라고 한다. 다른 실시예에서, 우선, 제2 물질(6)은 유전체의 얇은 필름을 증착함에 의해 형성되고, 이후에 유전체를 패터닝하여 갭에 의해 분리된 제2 물질(6)을 형성하고 나서, 갭 내의 금속 물질을 도금/증착함에 의해 제1 물질(4)을 형성하여, 제1 물질(4)을 형성한다. 이러한 유형의 프로세스는 종종 "다마신(damascene)" 프로세스라고 한다.
제1 및 제2 물질(4 및 6)이 차감적 또는 다마신 프로세스 중 하나에 의해 형성된 이후에, 제1 및 제2 표면 영역(4a 및 6a)을 포함하는 실질적으로 평면의 표면은, 가령, 화학 기계적 폴리싱(CMP) 프로세스를 사용하여, 평면화(planarization)에 의해 형성된다. "차감적 금속" 프로세스에서, CMP 프로세스는 패턴화된 제1 물질(4)상에 증착된 과도한 유전체 물질을 제거하여, 실질적으로 평면의 표면을 형성하는 반면, "다마신" 프로세스에서, CMP 프로세스는 패턴화된 제2 물질(6)상에 증착된 과도한 금속 물질을 제거하여, 실질적으로 평면의 표면을 형성한다. 본 명세서에서 사용된 바와 같이, "실질적으로" 평면의 표면은, 일상적인 프로세싱 변동에 의해 초래될 수 있는 제1 및 제2 물질(4 및 6) 사이에 인접한 계단 높이를 포함할 수 있는 일반적으로 평면인 표면이다. 이러한 변동은 가령, 제1 및 제2 물질(4 및 6) 사이의 CMP 제거 속도의 차이 때문에 발생할 수 있다. 이는 때때로, "디싱(dishing)"이라고 한다. 본 명세서에 기술된 실시예에서, 이러한 계단 높이가 CMP 프로세스의 특정한 조건에 의존할 수 있는 반면, "실질적으로" 평면의 표면은, 평면화된 물질(가령, 도 1a에서의 제1 및 제2 물질(4 및 6))의 두께를 일반적으로 초과하지 않는, 디싱에 의해 초래되는 국부적인 계단 높이 변동을 가지는 것으로 이해될 것이다. 예를 들어, 평면의 표면은 가령, 0 nm 내지 20 nm, 가령 약 5 nm를 초과하지 않는 국부적인 계단 높이 변동을 가질 수 있다.
텅스텐을 포함할 수 있는 얇은 필름 금속(8)은 물리 증기 증착법(PVD)에 의해 증착될 수 있다. 예를 들어, 얇은 필름 금속(8)은 DC 마그네트론 스퍼터링 시스템 내에서 증착될 수 있다. 다른 실시예에서, 얇은 필름 금속(8)은 화학 증기 증착법이나 원자층 증착법에 의해 증착된다.
일부 실시예에서, 얇은 필름 금속(8)은 약 0.01 Å/s 내지 약 1 Å/s, 가령 약 0.15 Å/s의 느린 증착 속도로 증착된다. 다른 예시에서, 금속 물질(8)은 약 1 Å/s 내지 약 100 Å/s, 가령 약 11 Å/s의 빠른 증착 속도로 증착된다. 일부 실시예에서, 증착하는 동안, 액티브 척킹(active chucking)이 후면 아르곤 흐름으로 웨이퍼에 가해져서, 약 10 ℃ 내지 약 100 ℃, 가령 약 17 ℃로 웨이퍼를 차갑게 유지한다.
텅스텐을 포함하는 얇은 필름 금속(8)의 미세구조물은, 입자(grain)가 자라는 기판과 얇은 필름 물질(8) 사이의 계면 에너지를 포함하는, 여러 요소에 의존할 수 있다. 제1 및 제2 표면 영역(4a 및 6a)을 포함하는 도 1a에 도시된 이질적 표면에 대하여, 얇은 필름 금속(8)과 제1 표면 영역(4a)사이의 제1 계면 에너지 및 얇은 필름 물질(8)과 제2 표면 영역(6a) 사이의 제2 계면 에너지는 상이할 수 있다. 결과로 나온 미세구조물은 크기 분포에서 단분산(monodisperse)이 아닌 입자를 가질 수 있는데, 즉, 입자는 가령, 복수의 피크를 가지는 크기 분포를 가질 수 있다. 예를 들어, 도 1a에서의 도면에 의해서, 제1 표면 영역(4a) 위에 형성된 입자(8a)의 제1 평균 크기는 제2 표면 영역(6a) 위에 형성된 입자(8b)의 제2 평균 크기와 상이할 수 있다. 도 1a에 도시된 구조물에서, 제1 표면 영역(4a) 위에 형성된 입자(8a)는, 도 1a에 제2 표면 영역(6a) 위에 형성된 입자(8b) 보다 평균상 더 큰 것으로 도시되지만, 이는 오직 설명을 위함이다. 다른 경우에서, 제1 표면 영역(4a) 위에 형성된 입자(8a)는 제2 표면 영역(6a) 위에 형성된 입자(8b) 보다 평균상 더 작을 수 있다. 다른 경우에서, 제1 표면 영역(4a) 위에 형성된 입자(8a)는 제2 표면 영역(6a) 위에 형성된 입자(8b)와 비교하여, 평균상 유사할 수 있다.
얇은 필름 금속(8)이 텅스텐으로 형성될 때, 증착된 텅스텐은 알파-상 및 베타-상 텅스텐 모두를 포함할 수 있다. 두 상이 존재할 때, 알파-상과 베타-상의 텅스텐의 상대적인 양은 여러 요소에 의존할 수 있다. 어떠한 이론에 얽매이지 않으면, 기본 물질(가령, 도 1a에서의 제1 및 제2 물질(4 및 6))내의 산소 원자의 사용가능성은 베타-상 텅스텐의 형성에 있어서의 요소일 수 있다. 구속되거나 자유로울 수 있는 충분한 양의 산소 원자가 존재할 때, 상당한 양의 베타-상 텅스텐이 증착된 얇은 필름 금속(8) 내에 존재할 수 있다. 가령, 제1 및 제2 물질(4 및 6) 중 적어도 하나가 산소 원자를 포함할 때, 상당한 양의 베타-상 텅스텐이 존재할 수 있다. 도 1a에 도시된 바와 같이, 가령, 제2 물질(6)이 옥사이드(가령, SiO2)를 포함하는 내부층 유전체(ILD)일 때, 적어도, 제2 표면 영역(6a) 위에 형성된 입자(8b)의 비율은 베타-상 텅스텐을 포함할 수 있다. 반대로, 제1 물질(4)이 실질적으로 산소가 없는 금속성 물질(가령, 탄소)일 때, 적어도, 제1 표면 영역(4a) 위에 형성된 입자(8a)의 비율은 알파-상 텅스텐을 포함할 수 있다. 도 1a가 제2 표면 영역(6a) 위에 형성된 베타-상 텅스텐 입자(8b) 및 제1 표면 영역(4a) 위에 형성된 알파-상 텅스텐 입자(8a)를 나타내지만, 도면은 단지 설명을 위함이고, 알파-상 및 베타-상 텅스텐 입자(8a 및 8b)의 실제 위치와 분포는 제1 및 제2 표면 영역(4a 및 6a) 위에 실질적으로 상호혼합될 수 있다. 또한, 다른 실시예에서, 제1 물질(4)은 또한, 베타-상 텅스텐의 형성에 있어서 요소가 될 수 있는 산소 원자를 포함할 수 있다.
본 명세서에서 사용된 바와 같이, "상당한" 양의 상(가령, 알파-상) 텅스텐을 가진 얇은 필름 물질은, 상의 부피 비율에서, 약 50 % 내지 약 100 % 또는 약 75 % 내지 약 100 %, 가령 약 90 %를 가진 금속 물질(8)의 얇은 필름을 말한다. 텅스텐의 상의 부피 비율은 가령, 기술 분야에 알려진 방법을 사용하여 얇은 필름의 X-레이 회절 패턴의 곡선-맞춤(curve-fitting)에 의해 결정될 수 있다. 마찬가지로, "실질적으로 없는" 상(가령, 베타-상)의 텅스텐을 가진 얇은 필름 물질은, 상의 부피 비율에서, 약 50 % 미만 또는 약 10 % 미만을 가진 금속 물질(8)의 얇은 필름을 말한다.
본 명세서에서 사용된 바와 같이, "본질적으로" 상(가령, 알파-상)의 텅스텐으로 구성된 얇은 필름 물질은, 얇은 필름의 X-레이 회절 패턴의 곡선-맞춤에 의해 검출가능하기에, 눈에 띄게 검출가능한 양의 다른 상이 나타나지 않는 금속 무질(8)의 얇은 필름을 말한다.
도 1a를 계속하여 참조하면, 얇은 필름 금속(8)의 두께(h1)는, 상당한 양의 특정한 상의 텅스텐(가령, 베타-상 텅스텐)이 존재하는지 아닌지에 영향을 주는 하나의 요소가 될 수 있다. 예를 들어, 이론에 얽매이지 않으면, 도 1a에서와 같은 이질적 표면상에, 얇은 필름 금속(8)은 초기에, 특정한 두께까지 대부분 베타-상 텅스텐을 포함하고, 실질적으로 알파-상 텅스텐이 없는 필름으로 성장할 수 있다. 특정 두께를 넘으면, 얇은 필름 금속(8)의 추가 두께는 알파 및 베타-상 모두를 포함하는 얇은 필름 부분으로 전이되거나, 얇은 필름 부분이 실질적으로 베타-상이 없는 텅스텐이 된다. 임의의 이론에 얽매이지 않으면, 이러한 전이는 가령, 기본 물질로부터 더 적은 산소 접근을 가진 성장 표면에 기인할 수 있다. 일부 경우에, 제1 및 제2 표면 영역(4a 및 6a)에서 직접 성장될 때, 이들 중 적어도 하나는 베타-상 텅스텐의 개시를 위해 사용가능한 산소 원자를 포함하고, 약 15 nm 미만의 두께를 가진 얇은 필름 금속(8)은 실질적으로 알파-상 텅스텐이 없을 수 있다. 이는 낮은-레지스턴스 텅스텐계 상호연결 구조물(가령, 금속 라인)을 가진 많은 IC를 제작하는데 문제를 제기하는 것인데, 왜냐하면, 많은 상호연결 구조물은 기본 구조물(가령, SiO2 ILD)에 산소를 포함하고, 이러한 많은 구조물은 약 15 nm 미만의 두께를 가진 얇은 필름 금속 구조물(8)로 형성되기 때문이다. 상호연결 구조물을 형성하기 위해 사용되는 물질과 프로세스는, 대부분 베타-상 텅스텐을 포함하면서 실질적으로 알파-상 텅스텐이 없는 상호연결 구조물이나 알파 및 베타-상 텅스텐을 포함하는 상호연결 구조물의 형성을 지지하나, 대부분 알파-상을 포함하면서 실질적으로 베타-상 텅스텐이 없는 상호연결 구조물의 형성을 지지하지 않는다.
이제 도 1b를 참조하면, 어떠한 다른 실시예에 따른 금속화 구조물(10)을 도시한 개략적인 부분 단면도가 도시된다. 일부 실시예에서, 금속화 구조물(10)은 상호연결 구조물일 수 있다. 도 1a와 마찬가지로, 일부 실시예에서, 상호연결 구조물(10)을 형성하기 위한 방법은, 제1 물질(4) 및 제1 물질(4)에 인접하면서 상이한 제2 물질(6)을 포함하는 기판을 제공하는 단계를 포함하고, 제1 물질(4)의 제1 표면 영역(4b) 및 제2 물질(6)의 제2 표면 영역(6b)을 포함하는 노출된 표면을 제공하는 단계를 포함한다. 도 1a와 달리, 제1 및 제2 표면 영역(4b 및 6b)상에 얇은 필름 금속(8)을 증착하는 것 대신에, 도 1b의 방법은 가령, 제1 및 제2 표면 영역(4b 및 6b)상에 시딩 물질(12)을 증착하는 것과 같이 형성하여, 균일한 표면(12a)을 제공한다. 본 방법은, 가령 PVD 프로세스를 사용하여, 균일한 표면(12a) 상에 가령 텅스텐을 포함하는 얇은 필름 금속(8)을 증착하는 것과 같이 형성하는 단계를 포함한다. 얇은 필름 금속(8)은 이후에 패턴화되어서, 가령, 금속 라인과 같은 상호연결 구조물과 같은 다양한 구조물을 형성할 수 있다.
여러 요소가 블랭킷 얇은 필름 금소(8)의 저항률에 영향을 줄 수 있다. 이러한 하나의 요소는 얇은 필름 금속(8)의 미세구조물일 수 있다. 예를 들어, 금속 물질의 저항률은 얇은 필름 금속(8)의 평균 입자 크기 및 그 얇은 필름의 입자 크기의 분포(가령, 표준 편차)에 의존할 수 있다. 임의의 이론에 얽매이지 않으면, 이러한 종속성은 다른 기원보다도, 적어도 부분적으로, 입자 경계면에서 발생하는 전자 충돌의 더 높은 확률 때문에, 전자의 평균 자유 행로와 평균 입자 크기사이의 상관도에서 기원될 수 있다고 여겨진다. 이러한 이유로, 일부 실시예에서, 비교적 큰 평균 입자 크기와 비교적 작은 입자 크기의 표준 편차를 가지는 것이 바람직할 수 있다. 도 1b의 도시된 실시예는, 제1 및 제2 표면 영역(4b 및 6b)과 얇은 필름 금속(8) 사이에 적절한 시딩 물질(12)을 삽입함에 의해 이러한 이점을 달성할 수 있다. 도 1a와 관련하여 상기 논의된 바와 같이, 이질적 표면(가령, 제1 및 제2 표면 영역(4a 및 6a))상의 블랭킷 얇은 필름 금속(8)을 형성하는 단계는 비-단분산일 수 있는 입자 크기 분포를 도입할 수 있다. 도 1b의 도시된 실시예에서, 블랭킷 시딩 물질(12)은 좀 더 단분산인 입자 크기 분포를 제공할 수 있는 균일한 표면(12a)을 제공한다.
얇은 필름 금속(8)의 저항률에 영향을 줄 수 있는 또 다른 요소는 어떤 상의 존재 및 존재하는 상의 저항률이다. 이러한 이유로, 베타-상 텅스텐에 비해 알파-상 텅스텐의 더 높은 비율을 가지는 것이 바람직할 수 있다. 도 1a와 관련하여 논의되는 바와 같이, 이질적 표면이 상당한 양의 산소(가령, SiO2)를 포함하는 표면을 포함할 때, 특히 얇은 필름 금속(8)의 두께(h1)가 약 15 nm 미만의 두께를 가질 때, 결과적으로 상당한 양의 베타-상 텅스텐이 형성될 수 있다. 도 1b의 도시된 실시예에서, 시딩 물질(12)은 실질적으로 산소가 없는 물질로 선택되어서, 실질적으로 베타-상 없는 텅스텐인 얇은 필름 금소(8)의 형성을 촉진할 수 있다. 일부 실시예에서, 얇은 필름 금속(8)은 본질적으로 알파-상 텅스텐으로 구성되어서, 얇은 필름 금속(8)의 X-레이 회절 패턴은 베타-상 텅스텐에 기인하는 피크를 나타내지 않는다.
시딩 물질(12)이 균일한 표면(12a)을 제공할 때라도, 노출된 시딩 물질(12)에서의 입자내의 결정질 면(crystalline facet)의 존재는 얇은 필름 금속(8)의 미세구조물에 영향을 줄 수 있다. 이러한 양태에서, 결정질 면의 영향을 최소로하는 것이 바람직할 수 있다. 이러한 이유로, 일부 실시예에서, 시딩 물질(12)은 비결정성 물질을 포함한다. 적절한 비결정성 물질은 가령, 비결정성 실리콘과 비결정성 게르마늄을 포함하는 비결정성 반도체를 포함할 수 있다. 다른 실시예에서, 적절한 비결정성 물질은 가령, 실리콘 니트라이드를 포함하는 비결정성 금속 니트라이드를 포함할 수 있다. 그러나, 창의적인 양태는 비결정성 시딩 물질로 제한되지 않고, 다른 실시예는 결정질 시딩 물질을 포함할 수 있다.
일부 실시예에서, 시딩 물질(12)은 가령, PVD 프로세스 또는 CVD 프로세스와 같은 임의의 적절한 방법을 사용하여 증착될 수 있다. 일부 실시예에서, 시딩 물질(12) 및 얇은 필름 금속(8)은, 시딩 물질의 표면을 챔버 외부의 공기에 노출하지 않고, 동일한 챔버 내에, 원 위치에서 증착될 수 있다. 예를 들어, 얇은 필름 금속(8)은 복수의-타겟 PVD 시스템을 사용하여 원 위치에서 증착될 수 있다. 이러한 원 위치 프로세스는 균일한 표면(12a)으로부터 산소 원자를 더욱 감소하는데 있어서 바람직할 수 있다.
시딩 물질(12)의 두께(h2)는 균일한 표면(12a)에 대해 충분하고 연속적인 커버를 제공하기 위한, 임의의 적절한 두께일 수 있다. 이와 관련하여, 일부 실시예에서, 적절한 두껜느 약 1 nm 내지 약 15 nm일 수 있다. 다른 실시예에서, 적절한 두께는, 약 2 nm 내지 약 15 nm, 약 2.5 nm 내지 약 15 nm, 약 1 nm 내지 약 4 nm, 가령 약 2.5 nm일 수 있다.
이하에서는, 상호연결 구조물의 실시예 및 메모리 어레이의 상황속에서 동일한 것을 형성하는 방법이 더욱 자세히 논의된다. 일반적으로, 메모리 성능과 메모리 비트 밀도는 프로세스 아키텍처와 메모리 어레이를 형성하는데 사용된 물질에 의존할 수 있다. 예를 들어, 크로스-포인트 메모리 어레이와 관련하여, 프로세스 아키텍처와 메모리 셀에 접근하기 위한 전도성 액세스 라인(가령, 칼럼 라인과 로우 라인)을 형성하는데 사용된 물질은 전도성 액세스 라인의 레지스턴스와 커패시턴스에 직접적인 영향을 줄 수 있어서, 가령, 액세스 시간과 같은 메모리 성능에 영향을 줄 수 있다. 한 편으로는, 더 좁아진 전도성 액세스 라인은 단위 면적당 더 높은 밀도의 전도성 액세스 라인을 허용할 수 있고, 이는 결국, 단위 면적당 더 높은 밀도의 메모리 셀을 허용할 수 있다. 다른 한 편으로는, 전도성 액세스 라인의 너비 및/또는 높이가 감소될 때, 전도성 액세스 라인의 레지스턴스는 실질적으로 증가할 수 있다. 따라서, 본 명세서에서 논의되는 바와 같이, 감소된 저항률을 가진 전도성 액세스 라인을 형성하는 방법이 요구된다.
도 2a-2d를 참조하면, 가령, 실질적으로 단일의 알파-상 텅스텐과 같은 금속을 포함하는 전도성 라인을 형성하는 방법이 도시된다. 일부 실시예에서, 약 90%이 넘는 금속의 부피 비율이 알파-상 텅스텐을 포함한다면, 금속은 "실질적으로" 단일의 알파-상 텅스텐일 수 있다. 본 명세서에서 사용된 바와 같이, 전도성 라인은, 단일 축을 따라 연장되거나, 만곡되거나, 서로 다른 축을 따라 각각 연장된 서로 다른 부분을 포함할 수 있는 연장된 전도성 구조물이다. 전도성 라인을 형성하는 방법은 절연 물질(48)에 인접한 메모리 셀 라인 스택을 포함하는 중간 어레이 구조물(100b)(도 2b)을 제공하는 단계를 포함한다. 메모리 셀 라인 스택은 하단 전극 라인(40), 하단 칼코게나이드 요소 라인(38b), 중간 전극 라인(36b), 상단 칼코게나이드 요소 라인(34b) 및 상단 전극 라인(32b)을 포함한다. 본 방법은, 전극 표면(62)과 고립 표면(60)을 포함하는 실질적으로 평면화된 표면상에 제2 시딩 물질(42b)(도 2c)을 증착하는 단계를 추가적으로 포함한다. 본 방법은, 제2 시딩 물질(42b) 상에 텅스텐을 포함하는 상단 전도성 물질(20b)을 증착하는 단계를 추가적으로 포함한다. 본 발명은, 제2 시딩 물질(42b)과 상단 전도성 물질(20b)을 패턴화하는 단계를 더 포함하여, 실질적으로 단일의 알파-상 텅스텐을 포함하는 상단 전도성 라인(20)을 형성한다. 일부 실시예에서, 전극 표면(62), 고립 표면(60) 및 시딩층(42b)은 도 1b의 표면(4a), 표면(6a) 및 시딩층(12)에 각각 해당한다.
이하에서, 실시예가 금속을 포함하는 전도성 라인을 형성하는 상황에서 기술되지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 명세서에 기술된 방법은 일반적으로, 불균일한 표면 위에 전도성 물질 및 전도성 물질 영역을 형성하는 것에 적용가능하다. 이러한 전도성 물질은 임의의 형상을 가질 수 있다. 또한, 실시예는 불균일한 표면이 실질적으로 평면이든 아니든 적용될 수 있고, 수평 및 수직인 불균일한 표면 모두에 적용될 수 있다.
도 2a의 중간 어레이 구조물(100a)을 참조하면, 전도성 라인을 형성하는 방법은, 기판(미도시) 위에 제1 시딩 물질(18a), 제1 블랭킷 시딩 물질(18a) 위의 (가령, 텅스텐을 포함하는) 하단 전도성 물질(22a), (가령, 텅스텐을 포함하는) 하단 전도성 물질(22a)상의 하단 전극 물질(40a), 하단 전극 물질(40a)상의 하단 칼코게나이드 물질(38a), 하단 칼코게나이드 물질(38a)상의 중간 전극 물질(36a), 중간 전극 물질(36a)상의 상단 칼코게나이드 물질(34a) 및 상단 칼코게나이드 물질(34a)상의 상단 전극 물질(32a)을 포함하는 물질 스택을 제공하는 단계를 포함한다.
일부 실시예에서, 제1 블랭킷 시딩 물질(18a)은, 메모리 어레이를 위한 구동 및 센싱 회로를 형성하는 트랜지스터를 포함하는 다양한 구조물을 가진 기판(미도시)상에 증착된다. 이러한 이유로, 제1 블랭킷 시딩 물질(18a)은, 전도성 표면은 물론 금속간(intermetal) 유전체 표면을 포함하는 기판 표면상에 증착될 수 있다. 금속간 유전체 표면은 가령, 실리콘 옥사이드 표면을 포함할 수 있다. 전도성 표면은, 가령 기본 트랜지스터를 전기적으로 연결하는 비아의 표면을 포함할 수 있고, 가령, 수직 전도성 구조물의 다른 유형 중에서, 텅스텐 비아, 폴리실리콘 플러그 및 구리 비아를 포함할 수 있다.
제1 시딩 물질(18a)은 기판 표면(미도시)의 전도성 표면은 물론 금속간 유전체 표면 모두를 커버한다. 도 1b와 관련하여 논의되는 바와 같이, 제1 시딩 물질(18a)은 하단 전도성 물질(22a)의 이후의 증착을 위해 균일한 표면을 제공하는 역할을 한다. 특정한 상황하에서, 균일한 표면은, 좀 더 균일한 분포 및/또는 좀 더 균일한 상을 특징으로 하는 입자를 가진 하단 전도성 물질(22a)이 생기도록 할 수 있다. 또한, 특정한 상황하에서, 균일한 표면은 더 큰 평균 입자 크기를 가진 하단 전도성 물질(22a)이 생기도록 할 수 있다.
일부 실시예에서, 도 1b와 마찬가지로, 제1 시딩 물질(18a)은 비결정성 물질을 포함한다. 제1 시딩 물질(18a)은 가령, 바람직하게는 약 0.5 nm 내지 약 4,5 nm, 좀 더 바람직하게는 약 1.5 nm 내지 약 3.5 nm, 가령, 약 2.5 nm의 두께를 가진 비결정성 실리콘 또는 게르마늄을 포함할 수 있다. 일부 실시예에서, 비결정성 물질은 PVD와 같은 적절한 기술을 사용하여 증착되어서 비결정성 미세구조물을 달성할 수 있다. 예를 들어, 상당한 핵생성 및/또는 제1 시딩 물질(18a)의 성장을 막기 위하여, 일부 실시예에서, 바람직하게는 약 10 ℃ 내지 약 100 ℃, 그리고 좀 더 바람직하게는 10 ℃ 내지 약 30℃의 기판 온도에서 증착이 수행될 수 있다.
일부 실시예에서, 도 1b와 마찬가지로, 텅스텐을 포함하는 하단 전도성 물질(22a)은, 바람직하게는 약 5 nm 내지 약 25 nm, 그리고 좀 더 바람직하게는 약 10 nm 내지 약 20 nm, 가령 약 15 nm의 두께를 가질 수 있다.
더 큰 평균 입자 크기 및/또는 좀 더 균일한 크기 분포에 더하여, 텅스텐을 포함하는 하단 금속 물질(22a)을 제1 시딩 물질(18a)에 증착하는 단계는 본 명세서에서 논의되는 바와 같이, 베타-상 텅스텐과 같은 하단 금속 물질(22a)의 원하지 않는 특정한 상을 억제할 수도 있다.
상기에서 논의되는 바와 같이, 일부 실시예에서, 기판 표면의 금속간 유전체 표면이 옥사이드(가령, 실리콘 옥사이드)를 포함할 때, 금속간 유전체 표면상에 직접 하단 전도성 물질(22a)을 증착하는 것은, 텅스텐이 하단 전도성 물질(22)사에 증착되는 실시예에서, 베타-상 텅스텐의 상당한 비율을 가진 하단 전도성 물질(22a)을 야기할 수 있다. 상기에서 논의되는 바와 같이, 베타-상 텅스텐의 형성은 금속간 유전체의 옥사이드 내의 산소의 존재에 의해 가능하게 될 수 있다. 이에 반하여, 하단 전도성 물질(22a)은 도 2a에 도시된 바와 같이, 개입되는 제1 시딩 물질(18a)상에 증착될 때, 결과로 나온 하단 전도성 물질(22a)은 실질적으로, 단일의 상인 알파-상 텅스텐만을 포함할 수 있고, 실질적으로 베타-상이 없는 텅스텐일 수 있다. 일부 실시예에서, 하단 전도성 물질(22a)은 본질적으로 알파-상 텅스텐으로 구성될 수 있어서, 하단 전도성 물질(22a)의 x-레이 회절 스펙트럼에서 텅스텐의 다른 상에 기인하는 피크가 없이 도시된다.
텅스텐을 포함하는 하단 전도성 물질(22a)을 가진 실시예가 상기에 기술되었지만, 하단 전도성 물질(22a)은, 메모리 어레이 내의 메모리 셀에 접근하기 위해 전기적 전류를 전달하기 위한 하단 전도성 라인(22)을 형성하기에 적절한 임의의 전도성 및/또는 반도체성 물질을 포함할 수 있다는 것을 이해해야 한다. 하단 전도성 라인(22)을 형성하기에 적절한 전도성/반도체성 물질의 예시는 다른 것 중에서도, n-도핑된 폴리 실리콘, p-도핑된 폴리 싯리콘, Al, Cu 및 W를 포함하는 금속, TiN, TaN, 및 TaCN를 포함하는 전도성 금속 니트라이드를 포함한다.
계속하여, 도 2a를 참조하면, 하단, 중간 및 사단 전극 물질(40a, 36a, 및 32a)은, 가령, n-도핑된 폴리 실리콘 및 p-도핑된 폴리 실리콘, C, Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W를 포함하는 금속, TiN, TaN, WN, 및 TaCN를 포함하는 전도성 금속 니트라이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드를 포함하는 전도성 금속 실리사이드, 및 RuO2를 포함하는 전도성 금속 옥사이드를 포함하는, 전극을 형성하기에 적합한 하나 이상의 전도성 및 반도체성 물질을 각각 포함할 수 있다.
일부 실시예에서, 상단 칼코게나이드 물질(34a)과 하단 칼코게나이드 물질(38a) 중 적어도 하나는 메모리 셀의 저장 요소에 적절한 물질을 포함할 수 있고, 상단 칼코게나이드 물질(34a)과 하단 칼코게나이드 물질(38a)의 다른 하나는 메모리 셀의 선택 요소에 적절한 물질을 포함할 수 있다. 오직 설명을 위해서, 도 2a-2d에서, 상단 칼코게나이드 물질(34a)이 적절한 저장 물질을 포함하고 하단 칼코게나이드 물질(38a)이 적절한 선택 물질을 포함하는 실시예가 기술될 것이다. 이러한 실시예에서, 최종 메모리 셀은, 상온에서 비휘발성인 안정한 상 변화를 겪을 수 있는 저장 노드인 상단 칼코게나이드 요소(34) 및 안정한 상 변화를 겪지 않고, 대신에 저장 요소로의 접근을 일시적으로 제공하도록 스위칭되는 선택 노드인 하단 칼코게나이드 요소(38)를 포함한다. 그러나, 다른 실시예에서, 선택 노드와 저장 노드에 대한 상대적 위치가 역으로 되어서, 상단 칼코게나이드 요소(34)가 선택 노드이고, 하단 칼코게나이드 요소(38)가 저장 노드가 될 수 있다는 것을 이해해야 한다. 다른 실시예에서, 저장 노드의 역할을 하는 칼코게나이드 요소가 생략될 수 있다는 것도 이해해야 한다.
일부 실시예에서, 상단 칼코게나이드 물질(34a)은, 다른 칼코게나이드 합금 시스템 중에서도, 가령, In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등과 같은 인디움(In)-안티모니(Sb)-텔루륨(Te)(IST) 합금 시스템 내의 적어도 두 개의 원소를 포함하는 합금, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등과 같은 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te)(GST) 합금 시스템 내의 적어도 두 개의 원소를 포함하는 합금과 같은 칼코게나이드 합성물을 포함하는 저장 노드에 적절한 상 변화 물질을 포함한다. 본 명세서에서 사용되는 바와 같은, 하이픈으로 연결된 화학 합성물 표기법은 특정한 혼합물 또는 화합물 내에 포함된 원소를 나타내며, 나타난 원소와 관련된 모든 화학양론을 나타내도록 의도된다. 상 변화 저장 노드에서 사용될 수 있는 다른 칼코게나이드 합금 시스템은 가령, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, In-Ge-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함한다.
일부 실시에에서, 하단 칼코게나이드 물질(38a)은 칼코게나이드 물질도 포함하여, 바닥 및 중간 전극(40 및 36)에 연결된 선택 노드(38)를 포함하는 이단자 선택 장치를 형성한다. 이러한 선택 장치는 종종 오보닉 스레숄드 스위치(OTS)라고 한다. 이러한 이유로, OTS를 형성하는데 적절한 하단 칼코게나이드 물질(38a)은 저장 노드에 대해 상기 기술된 칼코게나이드 합금 시스템 중 임의의 하나를 포함하는 칼코게나이드 조성물를 포함할 수 있다. 또한, 하단 칼코게나이드 물질(38a)은 아세닉(As)과 같은 결정성을 억제하기 위한 원소를 더 포함할 수 있다. 추가될 때, As와 같은 원소는 임의의 비일시적 핵생성 및/또는 합금의 성장을 방해하여 결정성을 억제한다. 따라서, 스레숄드 전압을 초과하는 전위가 선택 노드에 걸쳐 인가될 때, 선택 노드는 전도성 상태로 스위칭하도록 구성될 수 있다. 또한, 전도성 상태는, 충분한 유지 전류가 선택 노드에 걸쳐 유지되는 동안 유지될 수 있다. OTS에 적절한 물질의 예시는 다른 것 보다도, Te-As-Ge-Si, Ge-Te-Pb, Ge-Se-Te, Al-As-Te, Se-As-Ge-Si, Se-As-Ge-C, Se-Te-Ge-Si, Ge-Sb-Te-Se, Ge-Bi-Te-Se, Ge-As-Sb-Se, Ge-As-Bi-Te, 및 Ge-As-Bi-Se를 포함한다.
도 2b의 중간 어레이 구조물(100b)를 참조하면, 전도성 라인을 형성하는 방법은, x-방향으로 연장되는 하단 라인 스택을 형성하기 위해 도 2a의 중간 어레이 구조물(100a)의 물질 스택을 차감적으로 패터닝하는 단계를 추가적으로 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "차감적 패터닝"은, 상기 기술된 하단 라인 스택과 같은 형성될 구조물이, 그 구조물을 형성하기 위해 물질을 제거함에 의해 형성되는 프로세스를 말한다. 예를 들어, 차감적 패터닝 프로세스는 패턴화될 영역 위에 에칭 마스크 구조물(가령, 도시되지 않은 포토레지스트 패턴이나 하드 마스크 패턴)을 리소그래피적으로 제공하는 단계, 이후에 에칭하는 단계를 포함하여, 마스크 구조물에 의해 마스크된 영역 내의 물질이 보호되는 반면 노출된 영역의 물질은 에칭 제거 프로세스에 의해 제거된다.
계속하여 도 2b를 참조하면, 하단 라인 스택을 차감적으로 패터닝하는 단계는 x-방향으로 연장되는 라인을 포함하는 에칭 마스크 패턴을 형성하는 단계를 포함한다. 이후에, 라인을 포함하는 패턴화된 에칭 마스크를 사용하여, 에칭 마스크 패턴의 라인들 사이의 물질 스택의 노출된 영역이 에칭된다. 도 2b의 중간 어레이 구조물(100b)의 하단 라인 스택은, 위에서 부터 시작하여, 상단 전극 물질(32a), 상단 칼코게나이드 물질(34a), 중간 전극 물질(36a), 하단 칼코게나이드 물질(38a), 하단 전극 물질(40a), 하단 전도성 물질(22a) 및 제1 시딩 물질(18a)의 순서로 에칭하여, 도 2a의 물질 스택을 에칭함에 의해 형성된다. 결과로 나온 도 2b의 하단 라인 스택은 기판(미도시) 위의 제1 시딩 라인(18), 제1 시딩 라인(18) 위의 하단 전도성 라인(22), 하단 전도성 라인(22)상의 하단 전극 라인(40), 하단 전극 라인(40)상의 하단 칼코게나이드 라인(38b), 하단 칼코게나이드 라인(38b)상의 중간 전극 라인(36b), 중간 전극 라인(36b)상의 상단 칼코게나이드 라인(34b) 및 상단 칼코게나이드 라인(34b)상의 상단 전극 라인(32b)을 포함한다.
하단 라인 스택이 차감적으로 패턴화되면, 인접한 라인 스택들 사이의 공간은 유전체 물질로 채워져서 제1 고립 유전체 영역(48)을 형성한다. 적절한 유전체 물질은 가령, 실리콘 옥사이드 및 실리콘 니트라이드를 포함할 수 있는데, 이는 다른 것 보다도, 고-밀도 플라즈마(HDP) 프로세스, 스핀-온-유전체(SOD) 프로세스, 서브-대기 화학 증기 증착법(SACVD) 프로세스 및 원자층 증착법(ALD) 프로세스와 같은 적절한 갭-채움 프로세스에 의해 증착될 수 있다. 인접한 하단 라인 스택들 사이의 라인간 공간이 유전체 물질로 채워져서 고립 유전체 영역(48)을 형성하면, 중간 어레이 구조물(100b)은 화학적-기계적으로 폴리시되어서, 전극 표면(60)과 고립 표면(62)을 교대로 포함하는 실질적으로 평면의 표면을 노출한다. 본 명세서에서 사용되는 바와 같이, 본 명세서에서 논의되는 바와 같이, 이들 표면을 형성하는 물질의 제거에서 약간의 차이점 때문에, 인접한 전극 표면(62)과 고립 표면(60) 사이에 계단 높이가 존재할 수 있음에도 불구하고, "실질적으로 평면화된 표면"은 화학적-기계적으로 폴리시(polish)된 표면을 말한다. 이러한 계단 높이는 전극 및 고립 표면(62 및 60) 사이의 폴리시 속도 차이에 기인할 수 있다. 본 명세서에 기술된 다양한 실시예에서, 계단 높이는 상단 전극 라인(32b)과 고립 유전체 영역(48)의 너비와 대략 같거나 더 작다.
도 2c의 중간 어레이 구조물(100c)를 참조하면, 전도성 라인을 형성하는 방법은, 도 2b의 중간 어레이 구조물(100b)의 실질적으로 평면화된 표면상에 제2 시딩 물질(42b)을 증착하는 단계 및 제2 시딩 물질(42b)상에 텅스텐을 포함하는 상단 전도성 물질(20b)을 추가적으로 증착하는 단계를 추가적으로 포함할 수 있다.
도 2a의 제1 시딩 물질(18a)과 관련된 상기 논의는 제2 시딩 물질(42b)에 유사하게 적용된다. 그러나, 도 2a와 달리, 제2 블랭킷 시딩 물질(42b)은 도 2b의 하단 라인 스택의 전극 표면(62)과 고립 표면(60) 위에 증착된다. 도 2a와 마찬가지로, 제2 시딩 물질(42b)은 상단 전도성 물질(20b)의 이후의 증착을 위해 균일한 표면을 제공하는 역할을 한다. 시딩 물질(12)의 이점, 물질, 증착 방법 및 치수와 유사하게, 도 1b와 도 2a와 관련하여 상기 기술된 제1 블랭킷 시딩 물질(18a)은 도 2c의 제2 시딩 물질(42b)에 적용된다.
또한, 도 2a와 마찬가지로, 도 2c의 상단 전도성 물질(20b)은 하단 전도성 물질(22a)과 관련하여 논의된 유사한 방법을 사용하여 증착되고, 유사한 치수를 가진 유사한 물질을 포함할 수 있다. 더 큰 평균 입자 크기 및/또는 좀 더 균일한 크기 분포, 및/또는 입자의 좀 더 균일한 상 및 원하는 상(가령, 베타-상 텅스텐과 같이)의 억제와 같이, 도 2a에서 논의된 제1 시딩 물질(18a)상의 하단 전도성 물질(22a)을 증착하는 이점은 제2 시딩 물질(42b)상의 상단 전도성 물질(22b)에 동일하게 적용된다.
계속하여 도 2c를 참조하면, 일부 실시예에서, 제1 고립 유전체 영역(48)이 실리콘 옥사이드를 포함할 때, 전극 표면(60)과 고립 표면(62)을 교대로 포함하는 표면상에 직접있는 상단 전도성 물질(20b)의 증착은 상당한 양의 베타-상 텅스텐, 여기서, 텅스텐은 상단 전도성 물질(20b)인데, 이를 포함하는 상단 전도성 물질(20b)을 야기할 수 있다. 상기에서 논의되는 바와 같이, 특정한 환경에서, 베타-상 텅스텐의 형성은 실리콘 옥사이드 내의 산소의 존재에 의해 가능하게 될 수 있다. 이와 달리, 상단 전도성 물질(20b)이 도 2c에 도시된 바와 같은 개입하는 제2 시딩 물질(42b)상에 증착될 때, 결과로 나온 상단 전도성 물질(20b)은 실질적으로 단일의 알파-상 텅스텐만 포함할 수 있고, 실질적으로 베타-상 없는 텅스텐일 수 있다. 일부 실시예에서, 상단 전도성 물질(20b)은, 상단 전도성 물질(20b)의 x-레이 회절 스펙트라에서 다른 상의 텅스텐에 기인하는 피크가 없도록 도시되는 바와 같이, 본질적으로 알파-상 텅스텐으로 구성될 수 있다.
일부 다른 실시예에서, 상단 전극 라인(32b)이 탄소를 포함하고 상단 전도성 물질(20)이 텅스텐을 포함할 때, 전극 표면(60)과 고립 표면(62)을 교대로 포함하는 표면상에 상단 전도성 물질(20b)의 직접적인 증착은 텅스텐 카바이드 상을 포함하는 상단 전도성 물질(20b)을 초래하고, 이는 상단 전도성 물질(20b)과 기본 전극 표면(60) 사이의 경계면에 존재할 수 있다. 임의의 이론에 얽매이지 않으면, 텅스텐 카바이드 상의 형성은 상단 전극 라인(32b) 내의 탄소의 존재에 의해 가능하게 될 수 있다. 이와 달리, 상단 전도성 물질(20b)이 도 2c에 도시된 바와 같이, 개입하는 제2 시딩 물질(42b) 상에 증착될 때, 결과로 나온 상단 전도성 물질(20b)은 실질적으로 알파-상 텅스텐을 포함할 수 있고, 텅스텐 카바이드 상이 실질적으로 없을 수 있다.
도 2d의 중간 어레이 구조물(100d)를 참조하면, 전도성 라인을 형성하는 방법은, 상단 전도성 라인(20)과 제2 시딩 라인(42)을 포함하는 상단 라인 스택을 형성하기 위해 차감적으로 패터닝하는 단계를 더 포함한다. 상단 라인 스택을 형성하는 단계는 y-방향으로 연장되는 라인을 포함하는 에칭 마스크 패턴(미도시)을 형성하는 단계 및 상단 전도성 라인(20)을 형성하기 위해 노출된 영역을 에칭하는 단계를 포함한다. 도 2d의 실시예에서, 에칭하는 단계는 상단 전도성 물질(20b) 및 제2 시딩 라인(42)상의 상단 전도성 라인(20)을 포함하는 상단 라인 스택내로 에칭되는 도 2c의 제2 시딩 물질(42b)을 야기한다. 또한, 상단 전극 라인(32b), 상단 칼코게나이드 라인(34b), 중간 전극 라인(36b) 및 하단 칼코게나이드 라인(38a)을 포함하고, 도 2b에서 정의되는 x-방향으로 연장되는 하단 라인 스택의 일부는 y-방향으로 연장되는 마스크 라인 패턴들 사이에 에칭되어서, 상단 전극(32), 상단 칼코게나이드 요소(34), 중간 전극(36) 및 하단 칼코게나이드 요소(38)를 포함하고, x 및 y 방향으로 전기적으로 제한되는, 이차원적으로 제한된 스택을 야기한다. 도 2d의 도시된 실시예에서, 에칭하는 단계는 도 2c의 하단 칼코게나이드 라인(38b)을 에칭하는 단계 이후에 정지되어서, 하단 전도성 라인(22)과 하단 전극 라인(40)은 이차원적으로 제한된 스택(52)이 형성된 이후에 변하지 않는다.
도 2d는 상기 기술된 프로세스에 의해 형성된 상 변화 메모리 장치 구조물을 나타낸다. 상 변화 메모리 장치 구조물은, x-방향으로 연장되고 기판 위에 제1 시딩 라인(18) 및 제1 시딩 라인(18)상에 하단 전도성 라인(22)을 포함하는 하단 전도성 라인 스택(51)을 포함한다. 상 변화 메모리 장치 구조물은, x-방향으로 연장되는 하단 전극 라인(40), 제1 전극 라인(40)상에 배치된 하단 칼코게나이드 요소(38), 하단 칼코게나이드 요소(38)(가령, 선택 노드) 상에 배치된 중간 전극(36), 중간 전극(36)상의 상단 칼코게나이드 요소(34)(가령, 저장 노드), 중간 전극(36)상에 배치된 저장 노드(34) 및 상단 칼코게나이드 요소(34)상에 배치된 상단 전극(32)을 포함하는 이차원적으로 제한된 스택을 포함하는 하단 전도성 라인 스택(51)상의 상 변화 메모리 셀 스택(52)을 추가적으로 포함한다. 상 변화 메모리 장치 구조물은, y-방향으로 연장되고, 상단 전극(32)상의 제2 시딩 라인(42) 및 제2 시딩 라인(42)상의 상단 전도성 라인(20)을 포함하는, 상단 전극(32)상의 상단 전도성 라인 스택(53)을 더 포함한다. 상기 기술된 바와 같은, 차감적으로 패턴화된 상단 전도성 라인 스택(53), 상 변화 메모리 셀 스택(52) 및 하단 전도성 라인 스택은 도 2d의 중간 어레이 구조물(100d)을 형성한다.
도 2d의 메모리 장치 구조물의 스택 컨피규레이션은 일부 실시예에 따른 예시적인 컨피규레이션을 나타낸다. 즉, 다른 스택 컨피규레이션이 가능하다. 예를 들어, 일부 실시예의 상기에서 논의되는 바와 같이, 선택 노드와 저장 노드의 위치는 서로 바뀌어져서, 하단 및 상단 칼코게나이드 요소(38 및 34) 중 하나가 저장 노드가 되고, 그 반대가 될 수 있다.
일부 실시예에서, 하단 및 상단 칼코게나이드 요소(38 및 34) 중 하나 또는 둘 다는 두 측면 방향 중 오직 한 방향으로 전기적 고립될 수 있다. 예를 들어, 하단 칼코게나이드 요소(38)는 제1 시딩 라인(18), 하단 전도성 라인(22) 및 제1 전극 라인(40)을 따라, x-방향으로 연장될 수 있다. 마찬가지로, 상단 칼코게나이드 요소(34)는 상단 전도성 라인(20) 및 제2 시eld 라인(42)을 따라, y-방향으로 연장될 수 있다.
일부 실시예에서, 또한, 상단 전극(32)은 오직 한 측면 방향으로 전기적 고립되어서, x-방향으로 연장되고, 상단 전도성 라인 스택은 제2 전극(32)을 포함할 수 있다. 다른 실시예에서, 하단 및 상단 전극(40 및 32) 모두는 두 측면 방향으로 제한될 수 있다.
일부 실시예에서, 하단 및 상단 칼코게나이드 요소(38 및 34) 중 하나는 생략될 수 있다. 다른 실시예에서, 하나 이상의 하단 전극(40), 중간 전극(36) 및 상단 전극(32)이 생략될 수 있다.
상기 기술되는 바와 같이, 상단 라인 스택, 셀 스택(52) 및 하단 라인 스택이 상기에서 논의되는 바와 같이 차감적인 패터닝에 의해 형성되면, 차감적 에칭에 의해 형성된 공간은 유전체로 채워져서 도 2b의 제1 고립 유전체 영역(48)과 유사한 제2 고립 유전체 영역을 형성한다.
도 2b를 다시 참조하면, 일부 실시예에서 제1 포토 마스크를 사용하여 패터닝과 에칭에 기인한 하단 라인 스택은 약 40 nm 내지 약 60 nm의 범위인, 가령 약 50 nm으로 선택되는 y-방향으로의 제1 라인 너비를 가진다. 다른 실시예에서, 하단 라인 스택은 약 25 nm 내지 약 40 nm의 범위인, 가령 약 35 nm으로 선택되는 라인 너비를 가진다. 다른 실시예에서, 하단 라인 스택은 약 18 nm 내지 약 25 nm의 범위인, 가령 약 20 nm으로 선택되는 라인 너비를 가진다. 다른 실시예에서, 하단 라인 스택은 약 5 nm 내지 약 18 nm의 범위인, 가령 약 14 nm으로 선택되는 라인 너비를 가진다. 더 작은 치수가 더 가능하지만, 사용되는 리소그래픽 능력에 의해서만 제한된다.
도 2d를 다시 참조하면, 제2 포토 마스크를 사용하여 패터닝과 에칭에 기인한 상단 라인 스택은, 도 2b의 하단 라인 스택의 라인 너비와 유사하게, x-방향으로의 제2 라인 너비를 가진다.
도 2d를 여전히 참조하면, 일부 실시예에서, 제1 시딩 라인(18)은 약 0.5 내지 약 4.5 nm의 범위인, 가령 약 2.5 nm으로 선택되는 두께를 가지고, 하단 전도성 라인(22)은 약 5 nm 내지 약 25 nm의 범위인, 가령 약 15 nm으로 선택되는 두께를 가지고, 하단 전극 라인(40)은 약 10 nm 내지 약 50 nm의 범위인, 가령 약 25 nm으로 선택되는 두께를 가지고, 제1 칼코게나이드 요소(34)는 약 5 nm 내지 약 50 nm의 범위인, 가령 약 25 nm으로 선택되는 두께를 가지고, 중간 전극(36)은 약 10 nm 내지 약 100 nm의 범위인, 가령 약 25 nm으로 선택되는 두께를 가지고, 상단 칼코게나이드 요소(34)는 약 10 nm 내지 약 50 nm의 범위인, 가령 약 25 nm으로 선택되는 두께를 가지고, 상단 전극(32)은 약 10 nm 내지 약 50 nm의 범위인, 가령 약 25 nm으로 선택되는 두께를 가지고, 제2 시딩 라인(42)은 약 0.5 nm 내지 약 4.5 nm의 범위인, 가령 약 2.5 nm으로 선택되는 두께를 가지고, 및 상단 전도성 라인(20)은 약 5 nm 내지 약 25 nm의 범위인, 가령 약 15 nm으로 선택되는 두께를 가진다.
제1 및 제2 시딩층(18 및 42)이 존재하고, 제1 및 제2 라인 너비 치수 및 상기 기술된 다양한 두께값의 조합에 대한 다양한 실시예에서, 중간 어레이 구조물(100d)의 전체 스택의 전체 두께에 비해, 하단 및 상단 전도성 라인(22 및 20)의 결합되 두께의 상대적 비율은, 제1 및 제2 시딩층(18 및 42)이 존재하지 않는 실시예 보다 실질적으로 낮을 수 있다는 것을 인식할 것이다. 일부 실시예에서, 하단 및 하단 전도성 라인(22 및 20)의 결합된 두께의 비율은 약 60% 내지 약 40%, 가령 약 50%이다. 다른 실시예에서, 하단 및 하단 전도성 라인(22 및 20)의 결합된 두께의 비율은 약 50% 내지 약 30%, 가령 약 40%이다. 다른 실시예에서, 하단 및 하단 전도성 라인(22 및 20)의 결합된 두께의 비율은 약 20% 내지 약 40%, 가령 약 30%이다.
일부 실시예에 따른 상기 기술된 어레이 구조물의 제작은 상 변화 메모리 셀의 단일 "덱(deck)"을 형성하도록 간주될 수 있다. 하나의 양태에서, 덱은 각각 하단 및 상단 전도성 라인(20 및 22)을 포함하는 단일 수직 스택에 의해 전기적으로 어드레스 가능한 메모리 셀의 어레이로 형성될 수 있다. 그러나, 일부 다른 실시예는 복수의 덱을 가질 수 있고, 이들 각각은 본 명세서에서 기술된(가령, 도 2a-2d를 참조)바와 같이 형성된다. 도 3은 도 2d의 하단 전도성 라인(22)과 유사하게 x-방향으로 연장되는 제1 전도성 라인(22) 및 도 2d의 상단 전도성 라인(20)과 유사하게 y-방향으로 연장되는 제2 전도성 라인(20)을 포함하는 하단 덱(94)을 포함하는 완전히 제작된 듀얼-덱 상 변화 메모리 어레이(200)를 기술한다. 도 2d와 마찬가지로, 하단 덱(94)은 제1 전도성 라인(22) 아래에 제1 시딩 라인(18) 및 제1 전도성 라인(22)상에 하단 상 변화 메모리 셀 스택(92)을 더 포함한다. 하단 상 변화 메모리 셀 스택(92)은 x-방향으로 연장되는 제1 하단 전극 라인(40), 제1 하단 전극 라인(40)상에 배치된 제1 하단 칼코게나이드 요소(38), 제1 하단 칼코게나이드 요소(38)(가령, 선택 노드)상에 배치된 제1 중간 전극(36), 제1 중간 전극(3)상의 제1 상단 칼코게나이드 요소(34)(가령, 저장 노드) 및 제1 상단 칼코게나이드 요소(34) 상에 배치된 제1 상단 전극(32)을 포함한다. 하단 덱(94)은 제1 상단 전극(32)상에 제2 시딩 라인(42) 및 제2 시딩 라인(42)상에 배치된 제2 전도성 라인(22)을 더 포함할 수 있다.
듀얼-덱 상 변화 메모리 어레이(200)에서, 상단 덱(98)은, 상단 상 변화 메모리 스택(96)과 하단 상 변화 메모리 스택(92) 사이에 있는 액세스 라인으로, 하단 덱과 공통 전도성 라인을 공유한다. 도 3은 y-방향으로 연장되고, 액세스 라인으로서 하단 덱(94)과 공유하는 제2 전도성 라인(20) 및 x-방향으로 연장되는 제3 전도성 라인(24)을 포함하는 상단 덱(98)을 기술한다. 상단 상 변화 메모리 셀 스택(96)은 제2 전도성 라인(20)상에 배치된다. 상단 상 변화 메모리 셀 스택은 y-방향으로 연장되는 제2 하단 전극 라인(80), 제2 하단 전극 라인(80)상에 배치된 제2 하단 칼코게나이드 요소(78), 제2 하단 칼코게나이드 요소(78)(가령, 선택 노드)상에 배치된 제2 중간 전극(76), 제2 중간 전극(76)상의 제2 상단 칼코게나이드 요소(74)(가령, 저장 노드) 및 제2 상단 칼코게나이드 요소(74)상에 배치된 제2 상단 전극(72)을 포함한다. 상단 덱(98)은 제1 상단 전극(32)상의 제3 시딩 라인(70) 및 제2 시딩 라인(42)상에 배치된 제3 전도성 라인(24)을 더 포함한다.
도 4는 일부 실시예에 따른 시딩 물질 두께의 두께에 대한 함수로서, 시딩 물질상에 증착된 실질적으로 단일 상 텅스텐을 포함하는 전도성 라인의 저항률의 감소를 나타내는 그래프(120)이다. 도시된 실시예는 약 27 nm의 두께를 가진 텅스텐 라인상에 수행된 저항률 측정치를 나타낸다. 텅스텐 라인은 0 내지 약 14 nm의 범위인 두께를 가진 비결정질 실리콘 라인상에 형성되는데, 이는 결국 약 15 nm의 두께를 가진 탄소 라인상에 형성된다. y-축은 라인의 스택의 저항률을 나타내고, x-축은 측정된 스택에 대한 비결정질 실리콘의 두께를 나타낸다. 도시된 바와 같이, 기본 비결정질 실리콘 라인의 두께가 약 2.5 nm까지 증가함에 따라, 텅스텐 라인의 저항률은 감소한다. 이러한 실시예에서, 기본 비결정질 실리콘 라인의 두께가 약 2.5 nm의 두께 초과로 증가할 때, 텅스텐 라인의 저항률은 대략 일정하게 유지된다.
도 5a는 일부 실시예에 따른 다양한 기본 물질상에 형성된 텅스텐 라인의 저항률을 나타내는 그래프(140)이다. y-축은 상이한 기본(underlying) 물질상에 형성된 텅스텐 라인의 측정된 저항률을 나타내고, x-축은 다양한 기본 물질상에 형성된 텅스텐 라인의 두께를 나타낸다. 그래프(140)에서, 속이 채워진 다이아몬드 심볼(142), 속이 빈 원형(144) 및 속이 채워진 삼각형(146)은, SiO2상에 형성된 텅스텐 라인을 위한 텅스텐 라인, 탄소상에 형성된 텅스텐 라인 및 탄소상의 비결정성 실리콘의 2.5 nm에 형성된 텅스텐 라인 대 저항률을 각각 나타낸다. 도시된 바와 같이, 측정된 텅스텐 라인의 모둔 두께에서, 비결정성 실리콘상에 형성된 텅스텐 라인의 저항률을 나타내는 속이 채워진 삼각형(146)은 SiO2상에 형성된 텅스텐 라인을 나타내는 속이 채워진 다이아몬드 심볼(142)과 탄소상에 형성된 텅스텐 라인을 나타내는 속이 빈 원형(144)에 비하여, 더 낮은 저항률을 가진다. 도 5b-5d에서, SiO2상에 형성된 텅스텐 라인, 탄소상에 형성된 텅스텐 라인 및 비결절성 실리콘의 2.5 nm상에 형성된 텅스텐 라인의 대표적인 x-레이 패턴이 도시되는데, SiO2상에 형성된 텅스텐 라인과 탄소상에 형성된 텅스텐 라인의 비교적 높은 저항률에 비해, 비결정성 실리콘상에 형성된 텅스텐 라인의 비교적 낮은 저항률은 실질적으로 단일의 알파-상 텅스텐의 존재 때문인 것을 나타낸다.
도 5b는 일 실시예에 따른, 도 5a의 속이 채워진 다이아몬드 심볼(142)과 마찬가지로, SiO2상에 형성된 텅스텐 라인의 x-레이 회절 패턴(150)이다. y-축은 회절된 x-레이 광자의 세기를 나타내고, x-축은 입사와 회절된 x-레이 빔 사이의 2-세타 각을 나타낸다. 본 실시예에서, 알파 텅스텐을 나타내는 2-세타 각의 약 40도에서의 피크에 덧붙여서, 약 35.5도 및 약 44 도에서 두 개의 추가적인 피크가 존재하는데, 이는 베타-상 텅스텐의 존재를 나타낸다.
도 5c는 일 실시예에 따른, 도 5a에 속이 빈 원형과 유사하게, 탄소상에 형성된 텅스텐 라인의 x-레이 회절 패턴(152)이다. 도 5b에서와 같이, y-축은 회절된 x-레이 광자의 세기를 나타내고, x-축은 입사와 회절된 x-레이 빔 사이의 2-세타 각을 나타낸다. 본 실시예에서, 알파 텅스텐을 나타내는 2-세타 각의 약 40도에서의 피크에 덧붙여서, 약 39도에서 추가적인 피크가 존재하는데, 이는 텅스텐 카바이드의 존재를 나타낸다.
도 5d는 일 실시예에 따른, 탄소 위에 비결정성 시딩층의 2.5 nm상에 형성된 텅스텐 라인의 x-레이 회절 패턴(154)이다. 도 5b에서와 같이, y-축은 회절된 x-레이 광자의 세기를 나타내고, x-축은 입사와 회절된 x-레이 빔 사이의 2-세타 각을 나타낸다. 본 실시예에서, 알파 텅스텐을 나타내는 2-세타 각의 약 40도에서의 피크만 존재한다. 또한, 베타-상 텅스텐과 텅스텐 카바이드를 나타내는 추가적인 피크는 존재하지 않는다.
본 발명이 특정한 실시예에 관하여 기술되었더라도, 본 명세세서에 제시된 모든 특징과 이점을 제공하지 않은 실시예롤 포함하여, 당업자에게 명백한 다른 실시예도 본 발명의 범위 내에 있다. 게다가, 상기 기술된 다양한 실시예는 추가 실시예를 제공하기 위해 결합될 수 있다. 또한, 일 실시예의 상황에 도시된 어떤 특징은 다른 실시예에도 결합될 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항을 참조함에 의해서만 정의된다.

Claims (26)

  1. 집적 회로를 형성하는 방법에 있어서, 상기 방법은,
    제1 영역 및 제2 영역을 포함하는 표면을 제공하는 단계 - 제1 영역은 제2 영역과 상이한 물질로 형성됨 - 와,
    제1 및 제2 영역상에 상기 제1 및 제2 영역과 접촉하는 시딩 물질(seeding material)을 형성하는 단계와,
    상기 시딩 물질상에 단일-상 텅스텐(single-phase tungsten)을 실질적으로 포함하는 금속층을 형성하는 단계 - 상기 금속층은 상기 시딩 물질의 두께에 적어도 부분적으로 기초하는 입자 크기 분포 및 저항률을 가짐 -
    를 포함하는 것을 특징으로 하는 집적 회로를 형성하는 방법.
  2. 제 1 항에 있어서, 시딩 물질을 형성하는 단계는 비결정성 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 형성하는 방법.
  3. 제 1 항에 있어서, 제1 영역 및 제2 영역 중 적어도 하나는 유전체를 포함하는 것을 특징으로 하는 집적 회로를 형성하는 방법.
  4. 제 1 항에 있어서, 상기 금속층은 알파-상 텅스텐(alpha-phase tungsten)을 포함하는 것을 특징으로 하는 집적 회로를 형성하는 방법.
  5. 제 1 항에 있어서, 상기 금속층은 본질적으로 알파-상 텅스텐으로 구성되는 것을 특징으로 하는 집적 회로를 형성하는 방법.
  6. 제 1 항에 있어서, 시딩 물질을 형성하는 단계는, 화학 증기 증착법(CVD), 원자층 증착법(ALD) 또는 물리 증기 증착법(PVD) 중 하나를 사용하여 시딩 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 형성하는 방법.
  7. 제 1 항에 있어서, 금속층을 형성하는 단계는 물리 증기 증착법을 사용하여 텅스텐을 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 형성하는 방법.
  8. 메모리 장치를 형성하는 방법에 있어서, 상기 방법은,
    절연 물질에 인접한 메모리 셀 스택을 제공하는 단계 - 메모리 셀 스택은 상기 메모리 셀 스택의 상부에 배치되는 전극 물질을 포함하고, 상기 절연 물질은 상기 전극 물질의 측면에 배치됨 - 와,
    전극 물질 및 절연 물질상에 시딩 물질을 형성하는 단계와,
    시딩 물질상에 단일-상 텅스텐을 실질적으로 포함하는 금속층을 형성하는 단계 - 상기 금속층은 상기 시딩 물질의 두께에 적어도 부분적으로 기초하는 입자 크기 분포 및 저항률을 가짐 - 와,
    전도성 액세스 라인을 형성하기 위해 상기 금속층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  9. 제 8 항에 있어서, 메모리 셀 스택을 제공하는 단계는 칼코게나이드 요소(chalcogenide element) 위에 전극 물질을 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  10. 제 8 항에 있어서, 금속층을 형성하는 단계는 알파-상 텅스텐을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  11. 제 8 항에 있어서, 시딩 물질을 형성하는 단계는 비결정성 실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  12. 제 8 항에 있어서, 절연 물질은 실리콘 옥사이드를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  13. 제 8 항에 있어서, 금속층을 형성하는 단계는 물리 증기 증착법을 사용하여 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  14. 제 8 항에 있어서, 금속층을 형성하는 단계는 10 nm를 초과하지 않는 두께를 가진 텅스텐 층을 증착하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  15. 제 8 항에 있어서, 메모리 셀 스택을 제공하는 단계는,
    탄소 전극 라인을 형성하기 위해 칼코게나이드 물질 위에 탄소 물질을 에칭하는 단계와,
    절연 물질로 탄소 전극 라인에 인접한 갭을 채우는 단계와,
    절연 물질에 인접한 전극 탄소 라인을 포함하는 실질적으로 평면화된 표면을 형성하기 위한 평면화 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  16. 삭제
  17. 제 15 항에 있어서, 탄소 전극 라인은 제1 방향으로 연장되고, 금속층을 패터닝하는 단계는, 제1 방향과 교차하는 제2 방향으로 연장되는 전도성 액세스 라인을 형성하기 위해 상기 금속층 및 상기 시딩 물질을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  18. 제 15 항에 있어서, 금속층을 패터닝하는 단계는,
    제1 방향과 제2 방향으로 전기적으로 분리되는 탄소 전극을 형성하기 위해 탄소 전극 라인을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 형성하는 방법.
  19. 메모리 셀에 있어서, 상기 메모리 셀은,
    제1 방향으로 연장되는 제1 전도성 라인과,
    시딩 라인 위에 배치된 단일-상 텅스텐을 실질적으로 포함하는 제2 전도성 라인 - 상기 시딩 라인은 시딩 물질로 형성되고, 제2 전도성 라인은 제1 전도성 라인과 교차하는 제2 방향으로 연장되고, 상기 제2 전도성 라인은 상기 시딩 라인의 두께에 적어도 부분적으로 기초하는 입자 크기 분포 및 저항률을 가짐 - 과,
    제1 및 제2 전도성 라인 사이에 삽입된 칼코게나이드 요소를 포함하되,
    시딩 라인은 제2 전도성 라인과 칼코게나이드 요소 사이에 삽입되고, 시딩 라인은 제2 전도성 라인과 접촉하는 것을 특징으로 하는 메모리 셀.
  20. 제 19 항에 있어서, 시딩 물질은 비결정성 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  21. 제 20 항에 있어서, 시딩 물질은 비결정성 실리콘을 포함하는 것을 특징으로 하는 메모리 셀.
  22. 제 19 항에 있어서, 칼코게나이드 요소와 시딩 라인에 삽입된 탄소 전극을 더 포함하는 것을 특징으로 하는 메모리 셀.
  23. 제 19 항에 있어서, 제2 전도성 라인은 알파-상 텅스텐을 포함하고, 실질적으로 베타-상 텅스텐이 없는 것을 특징으로 하는 메모리 셀.
  24. 제 19 항에 있어서, 시딩 라인은 1 nm 내지 3 nm 사이의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  25. 제 19 항에 있어서, 제2 전도성 라인은 10 nm를 초과하지 않는 두께를 가지는 것을 특징으로 하는 메모리 셀.
  26. 제 19 항에 있어서, 제1 전도성 라인은 텅스텐을 포함하고, 비결정성 물질로 형성된 제1 시딩 라인 위에 배치되는 것을 특징으로 하는 메모리 셀.
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