TW201530658A - 在非均質表面上形成金屬之方法及將金屬合併至非均質表面之結構 - Google Patents

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Abstract

所揭示技術係關於包含記憶體裝置之積體電路。一種形成一積體電路之方法包括提供包括一第一區域及一第二區域之一表面，其中該第一區域由不同於該第二區域之一材料形成。該方法另外包括形成與該第一區域及該第二區域接觸且跨其等之一種晶材料。該方法進一步包括在種晶材料上形成包括鎢之一金屬。

Description

在非均質表面上形成金屬之方法及將金屬合併至非均質表面之結構
所揭示技術大體上係關於積體電路，且更特定言之，係關於在非均質表面上(諸如跨記憶體單元)形成金屬之方法。
包括沈積金屬(諸如鎢金屬化)之積體電路可在寬廣範圍之電子裝置中找到，該等裝置包含電腦、數位相機、蜂巢式電話、個人數位助手等等。金屬化可形成用於(例如)使離散裝置(諸如電晶體或記憶體單元)與電輸入/輸出接腳互連之總體金屬化方案之部分。隨著金屬互連件之尺寸按比例調整，金屬互連件之電阻增大。因此，為減小金屬互連件之電阻之增大，需要可藉由減小其等之電阻率來降低其等之電阻之金屬結構。
根據一些實施例，一種形成一積體電路之方法包含提供包括一第一區域及一第二區域之一表面。第一區域係由不同於第二區域之一材料形成。該方法另外包含形成與第一及第二區域接觸且跨其等之一種晶材料(seeding material)。該方法進一步包含在種晶材料上形成包括鎢之一金屬。
根據一些其他實施例，一種形成一記憶體裝置之方法包含提供鄰近於一絕緣材料之一記憶體單元堆疊，其中該記憶體單元堆疊包含一電極材料。該方法另外包含在該電極材料及該絕緣材料上形成一種晶材料。該方法進一步包含在種晶材料上形成包括鎢之一金屬及圖案化該金屬以形成一導電存取線。
根據一些其他實施例，一種記憶體單元包含沿一第一方向延伸之一第一導電線及安置在由一種晶材料形成之一種晶線上方之包括鎢之一第二導電線。第二導電線沿與第一導電線交叉之一第二方向延伸。記憶體單元額外包含插置於第一導電線與第二導電線之間的一硫族化物元件，其中種晶線經插置於第二導電線與硫族化物元件之間，且種晶線與第二導電線接觸。
2‧‧‧金屬化結構/互連結構
4‧‧‧第一材料/第一金屬材料
4a‧‧‧異質表面/第一表面區域
4b‧‧‧第一表面區域
6‧‧‧第二材料
6a‧‧‧異質表面/第一表面區域
6b‧‧‧第二表面區域
8‧‧‧圍包薄膜金屬/金屬材料
8a‧‧‧微粒
8b‧‧‧微粒
10‧‧‧金屬化結構/互連結構
12‧‧‧種晶材料
12a‧‧‧均質表面
18‧‧‧第一種晶線
18a‧‧‧第一種晶材料
20‧‧‧上導電線/第二導電線
20b‧‧‧上導電材料
22‧‧‧下導電線/第一導電線
22a‧‧‧下導電材料/下金屬材料
24‧‧‧第三導電線
32‧‧‧上電極/第二電極
32a‧‧‧上電極材料
32b‧‧‧上電極線
34‧‧‧上硫族化物元件/儲存節點
34a‧‧‧上硫族化物材料
34b‧‧‧上硫族化物線
36‧‧‧中間電極/第一中間電極
36a‧‧‧中間電極材料
36b‧‧‧中間電極線
38‧‧‧下硫族化物元件/選擇器節點
38a‧‧‧下硫族化物材料
38b‧‧‧下硫族化物線
40‧‧‧下電極線/第一電極線
40a‧‧‧下電極材料
42‧‧‧第二種晶線/第二種晶層
42b‧‧‧第二種晶材料
48‧‧‧絕緣材料/第一隔離介電區域
51‧‧‧下導電線堆疊
52‧‧‧二維限定堆疊
53‧‧‧上導電線堆疊
60‧‧‧隔離表面
62‧‧‧電極表面
70‧‧‧第三種晶線
72‧‧‧第二上電極
74‧‧‧第二上硫族化物元件
76‧‧‧第二中間電極
78‧‧‧第二下硫族化物元件
80‧‧‧第二下電極線
92‧‧‧下相變記憶體單元堆疊
94‧‧‧下甲板
96‧‧‧上相變記憶體堆疊
98‧‧‧上甲板
100a‧‧‧中間陣列結構
100b‧‧‧中間陣列結構
100c‧‧‧中間陣列結構
100d‧‧‧中間陣列結構
120‧‧‧圖表
140‧‧‧圖表
142‧‧‧實心菱形符號
144‧‧‧空心圓
146‧‧‧實心三角形
150‧‧‧x射線繞射圖案
152‧‧‧x射線繞射圖案
154‧‧‧x射線繞射圖案
200‧‧‧雙甲板相變記憶體陣列
h1‧‧‧厚度
h2‧‧‧厚度
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1A係形成於一異質表面上之一金屬化結構之一示意性橫截面描繪。
圖1B係根據一些其他實施例之一金屬化結構之一示意性橫截面描繪。
圖2A至圖2D係根據一些實施例處於製造之各種階段之記憶體陣列之示意性橫截面描繪。
圖3係根據一些其他實施例之一記憶體陣列之一示意性橫截面描繪。
圖4係根據一些實施例之繪示依據一種晶材料之一厚度而變化之一導電材料之實驗性電阻率之一圖表。
圖5A係根據一些實施例之繪示依據一導電材料之一厚度而變化之該導電材料之實驗性電阻率之一圖表。
圖5B係根據一些實施例之繪示一導電金屬材料之一x射線繞射光譜之一圖表。
圖5C係根據一些其他實施例之繪示一導電金屬材料之一x射線繞射光譜之一圖表。
圖5D係根據一些其他實施例之繪示一導電金屬材料之一x射線繞射光譜之一圖表。
圖式中之特徵部未必按比例繪製，且可沿不同於所繪示方向之方向延伸。雖然繪示各種軸及方向來促進本文中之討論，但應瞭解，該等特徵部可沿不同方向延伸。
一積體電路(IC)之金屬互連件提供離散裝置(諸如電晶體、電阻器或記憶體單元)與外部電輸入及輸出(諸如I/O接腳)之間的電連接。隨著IC之大小繼續小型化，互連件可係許多效能度量之一瓶頸。舉例而言，金屬互連件之不斷增大之電阻及/或不斷增大之電容可限制存取速度且增大電子裝置(例如，無線裝置、個人電腦等等)之功率消耗。
隨著金屬互連件之尺寸按比例調整，金屬互連件之電阻增大。此係因為一金屬結構(例如，金屬線及通孔)之電阻大體與金屬結構之橫截面積(例如，一矩形金屬結構之一寬度與一高度之一乘積)成比例，縮短一橫向尺寸(諸如金屬結構之寬度)可導致金屬結構之電阻之一非所需增大。針對金屬結構之一給定長度，在一些情況下，可藉由按比例增大金屬結構之高度而補償金屬結構之電阻之此一增大，從而使橫截面積保持相對恆定。然而，此補償可具有負面結果。舉例而言，一增大之高度引起沿縱向方向延伸之金屬結構之側之面積增大，此可導致金屬線之電容增大。另外，金屬結構之高度增大可導致處理難度增大，諸如蝕刻金屬線之難度或用介電材料充填形成於金屬線之間的間隙之難度(其中藉由蝕刻一金屬層形成該等線)。因此，需要可藉由最小化其等之電阻率來獨立於尺寸補償而降低其等之電阻之金屬 結構。在本文描述之一些實施例中，透過控制形成金屬結構之金屬材料之微結構及相而最小化電阻率。
包括鎢之金屬結構係用來形成用於各種應用(包含記憶體裝置在內)之互連件之各種組件。包括鎢之金屬結構尤其包含電極、通孔、金屬線、接觸件及插頭。鎢在各種金屬結構中之廣泛使用可至少部分歸因於可用於處理鎢之相對寬廣之選項範圍(包含沈積程序及蝕刻程序)。(例如)可尤其使用原子層沈積(ALD)、化學氣相沈積(CVD)、蒸發及物理氣相沈積(PVD)來沈積鎢。另外，存在針對鎢的許多已知蝕刻化學反應，其等尤其包含採用氟、氯及硫之化學反應。
包括鎢之一薄膜之電阻率可受薄膜沈積至其上之表面之特性影響。在不受理論限制的情況下，據信此相依性之一原因可能係(例如)薄膜材料與提供該表面之材料之間的一界面能。就此，在特定情況下，在具有一單一材料之一均質表面而非具有超過一個材料之一異質表面上形成薄膜可係有利的。具有均質表面可導致諸如薄膜中微粒之一均質大小分佈及/或一較緊密大小分佈之優點。就此，本文揭示之各種實施例自沈積於一均質表面上之金屬薄膜(例如，包括鎢)形成金屬結構。
另外，一均質表面亦可有利於控制薄膜材料之相。舉例而言，已觀察到鎢具有至少兩個固態結晶相：具有一體心立方(bcc)結構之一低電阻率α相及具有一立方(A15)結構之一高電阻率β相。前者被理解為一平衡相。在包括鎢之一給定薄膜中，可存在α及β相之任一者或兩者。在特定情況下，鎢之α相與β相之間的電阻率差異可超過10倍。因此，在不受理論限制的情況下，當需要金屬結構之一較低電阻率時，控制包括鎢之金屬結構之微結構使得金屬結構中較低電阻率α鎢之一小部分被最大化可係有利的。就此，本文揭示之各種實施例可形成主要包括α相鎢且本質上不含β相鎢之金屬結構。
圖1A係形成於一異質表面4a、6a上之一金屬化結構2之一示意性橫截面描繪。金屬化結構可係一互連結構。形成互連結構2之方法包含提供一基板，該基板包含一第一材料4及鄰近於第一材料4之不同於該第一材料之一第二材料6。該方法另外包含提供一曝露表面，該曝露表面包括第一材料之一第一表面區域4a及第二材料之一第二表面區域6a。該方法進一步包括經由一物理氣相沈積程序在第一表面區域4a及第二表面區域6a上沈積包括鎢之一圍包(blanket)薄膜金屬8。薄膜金屬8隨後可經圖案化以形成各種互連結構，諸如金屬線。
第一材料4可充當一電導體，諸如一通孔、一插頭、一接觸件或其他類似結構。第一材料4可包含一金屬材料，諸如碳、鎢、鋁、銅、氮化鈦、氮化鉭及摻雜結晶矽以及其他金屬材料。
第二材料6可充當一電絕緣體，(尤其)諸如一金屬間介電質、層間介電質及一隔離介電質。該第二材料可包含一介電材料，諸如氧化矽、氮化矽及氮氧化矽以及其他氧化物或介電質。
首先藉由沈積一金屬薄膜，且隨後圖案化薄膜以形成由間隙分離之第一金屬材料4而形成第一材料4，接著在間隙內沈積一介電材料以形成第二材料6。此類型程序有時稱為一「消去金屬」程序。在其他實施例中，首先藉由沈積一介電質薄膜，且隨後圖案化該介電質以形成由間隙分離之第二材料6而形成第二材料6，接著藉由在間隙內電鍍/沈積一金屬材料以形成第一材料4。此類型程序有時稱為一「金屬鑲嵌」程序。
在藉由消去或金屬鑲嵌程序之一者形成第一材料4及第二材料6之後，可使用(例如)一化學機械拋光(CMP)程序而藉由平坦化形成包含第一表面區域4a及第二表面區域6a之一實質上平坦表面。在一「消去金屬」程序中，CMP程序移除沈積於圖案化第一材料4上過量之介電材料以形成實質上平坦表面，而在一「金屬鑲嵌」程序中，CMP程 序移除沈積於經圖案化第二材料6上過量之金屬材料以形成實質上平坦表面。如在本文中使用，一「實質上」平坦表面係一大體平坦表面，該表面可包含可由例行處理變動引起的相鄰第一材料4與第二材料6之間的階梯高度。此等變動可(例如)歸因於第一材料4與第二材料6之間的CMP移除速率之差異而出現。此有時稱為「凹陷(dishing)」。 雖然此等階梯高度可取決於CMP程序之特定條件，但在本文描述之實施例中，「一實質上」平坦表面將理解為具有由大體不超過經平坦化之材料(例如，在圖1A中之第一材料4及第二材料6)之厚度之凹陷引起之局部階梯高度變動。舉例而言，一平坦表面可具有不超過(例如)0nm至20nm(例如，約5nm)之一局部階梯高度變動。
可藉由物理氣相沈積(PVD)來沈積可包括鎢之薄膜金屬8。舉例而言，可在一DC磁控濺射系統中沈積薄膜金屬8。在其他實施例中，藉由化學氣相沈積或原子層沈積來沈積薄膜金屬8。
在一些實施例中，按約0.01Å/s與約1Å/s之間的一低沈積速率(例如約0.15Å/s)沈積薄膜金屬8。在其他實施例中，按約1Å/s與約100Å/s之間的一高沈積率(例如約11Å/s)沈積金屬材料8。在一些實施例中，在用一背側氬流之沈積期間將主動夾持施加至晶圓以使晶圓保持涼爽在約10℃與約100℃(例如，約17℃)之間。
包括鎢之薄膜金屬8之微結構可取決於若干因素，其等包含在薄膜材料8與微粒於其上生長之表面之間之一界面能。針對在圖1A中繪示之異質表面(包含第一表面區域4a及第二表面區域6a)，薄膜金屬8與第一表面區域4a之間的一第一界面能及薄膜金屬8與第二表面區域6a之間的一第二界面能可係不同的。所產生之微結構可具有在大小分佈中並不單離散之微粒；即，微粒可具有擁有(例如)多個峰值之一大小分佈。舉例而言，藉由僅在圖1A中一繪示，在第一表面區域4a上方形成之微粒8a之一第一平均大小可不同於在第二表面區域6a上方形成 之微粒8b之一第二平均大小。在圖1A中繪示之結構中，形成於第一表面區域4a上方之微粒8a在圖1A中僅為繪示之目的經描繪為平均而言大於形成於第二表面區域6a上方之微粒8b。在其他情況中，形成於第一表面區域4a上方之微粒8a可小於形成於第二表面區域6a上方之微粒8b。在又其他情況中，相比於形成於第二表面區域6a上方之微粒8b，形成於第一表面區域4a上方之微粒8a平均而言可為類似的。
在薄膜金屬8係由鎢形成的情況下，經沈積鎢可包含鎢之α及β相兩者。當存在兩個相時，鎢之α及β相之相對量可取決於若干因素。在不受任何理論束縛的情況下，下伏材料(例如，在圖1A中之第一材料4及第二材料6)中之氧原子之可用性可係形成β相鎢之一因素。當存在一足夠量之氧原子(其等可係受約束或自由的)時，大量β相鎢可存在於如此沈積之薄膜金屬8中。(例如)當第一材料4及第二材料6之至少一者包含氧原子時，可存在大量β相鎢。如在圖1A中繪示，(例如)當第二材料6係包括一氧化物(例如，SiO2)之一層間介電質(ILD)時，形成於第二表面區域6a上方之微粒8b之至少一小部分可包括β相鎢。相反地，當第一材料4係實質上不含氧(例如，碳)之一金屬材料時，形成於第一表面區域4a上方之微粒8a之至少一小部分可包括α相鎢。雖然圖1A繪示形成於第二表面區域6a上方之β相鎢微粒8b及形成於第一表面區域4a上方之α相鎢微粒8a，但該描繪僅係為繪示之目的，且α相鎢微粒8a及β相鎢微粒8b之實際位置及分佈可在第一表面區域4a及第二表面區域6a上方實質上混合。另外，在其他實施例中，第一材料4亦可包括可係形成β相鎢之一因素之氧原子。
如在本文使用，具有「大」量之鎢相(例如，α相)之一薄膜材料係指具有在約50%與約100%之間或在約75%與約100%之間(例如，約90%)的相體積分率之金屬材料8之一薄膜。可(例如)藉由使用此項技術中已知方法來曲線擬合薄膜之X射線繞射圖案而判定一鎢相之體積 分率。類似地，「實質上不含」一鎢相(例如，β相)之一薄膜材料係指具有小於約50%或小於約10%之相體積分率之金屬材料8之一薄膜。
如在本文使用，「本質上由」一鎢相(例如，α相)組成之一薄膜材料係指並不展示一明顯可偵測量之其他相(如可藉由曲線擬合薄膜之X射線繞射圖案來偵測)之金屬材料8之一薄膜。
仍參考圖1A，薄膜金屬8之厚度h1可係影響是否存在大量特定相鎢(例如，β相鎢)之一個因素。舉例而言，在不受理論束縛的情況下，在(諸如)圖1A中之一異質表面上，薄膜金屬8可首先作為主要包括β相鎢且實質上不含α相鎢之一膜生長至一特定厚度。超過一特定厚度，薄膜金屬8之一額外厚度可轉變為包括α相及β相兩者之一薄膜部分，或轉變為實質上不含β相鎢之一薄膜部分。在不受任何理論束縛的情況下，此轉變可由(例如)可接取至來自下伏材料之較少氧之一生長表面造成。在一些情況中，當直接生長於第一表面區域4a及第二表面區域6a(其等之至少一者包括可用於起始β相鎢之氧原子)上時，具有小於約15nm之一厚度之薄膜金屬8可實質上不含α相鎢。上文提出製造具有基於低電阻鎢之互連結構(例如，金屬線)之許多IC之一挑戰，此係因為許多互連結構在下伏結構(例如，SiO2 ILD)中包括氧，且許多此等結構係自具有小於約15nm之一厚度之一薄膜金屬結構8形成。用來形成互連結構之材料及程序支持形成主要包括β相鎢且實質上不含α相鎢之互連結構或包括α相及β相兩者之互連結構，但並不支持形成主要包括α相鎢且實質上不含β相鎢之互連結構。
現參考圖1B，繪示描繪根據一些其他實施例之一金屬化結構10之一示意性部分橫截面視圖。在一些實施例中，金屬化結構10可係一互連結構。類似於圖1A，在一些實施例中，用於形成互連結構10之一方法包含提供一基板，該基板包含一第一材料4及不同於第一材料4且鄰近於第一材料4之一第二材料6，且包含提供一曝露表面，該表面 包括第一材料4之一第一表面區域4b及第二材料6之一第二表面區域6b。然而，與圖1A相反，圖1B之方法包含在第一表面區域4b及第二表面區域6b上形成(例如，沈積)一種晶材料12以提供一均質表面12a來取代在第一表面區域4b及第二表面區域6b上沈積一薄膜金屬8。該方法進一步包含(例如)使用一PVD程序在均質表面12a上形成(例如，沈積)(例如)包括鎢之一薄膜金屬8。薄膜金屬8隨後可經圖案化以形成各種結構，諸如互連結構，例如金屬線。
若干因素可影響圍包薄膜金屬8之電阻率。一個此因素可係薄膜金屬8之微結構。舉例而言，薄膜金屬之電阻率可取決於薄膜金屬8之一平均微粒大小及微粒大小在該薄膜中之分佈(例如，標準差)。在不受任何理論束縛的情況下，據信此一相依性可尤其來源於在電子之一平均自由路徑與平均微粒大小之間之一關聯，此至少部分歸因於在微粒邊界處發生電子碰撞之一較高可能性。就此，在一些實施例中，該等微粒8c具有一相對大之平均大小及一相對小之微粒大小標準差可係有利的。圖1B之所繪示之實施例可藉由在第一表面區域4b及第二表面區域6b與薄膜金屬8之間插置一適當種晶材料12而達成此有利結果。如上文結合圖1A所討論，在一異質表面(例如，第一表面區域4a及第二表面區域6a)上形成圍包薄膜金屬8可引入可係非單分散之一微粒大小分佈。在圖1B之繪示實施例中，圍包種晶材料12提供一均質表面12a，均質表面12a可提供一更單分散之微粒大小分佈。
可影響薄膜金屬8之電阻率之另一因素係特定相之存在及存在相之電阻率。就此，相較於β相鎢，具有一較高分率之α相鎢可係有利的。如結合圖1A討論，當異質表面包含包括大量氧(例如，SiO2)之一表面時，可因此形成大量β相鎢，尤其當薄膜金屬8之厚度h1具有小於約15nm之一厚度時。在圖1B之繪示實施例中，種晶材料12可經選擇係實質上不含氧之一材料以促進形成實質上不含β相鎢之薄膜金屬8。 在一些實施例中，薄膜金屬8可本質上由α相鎢構成，使得薄膜金屬8之一X射線繞射圖案並不展示歸因於β相鎢之峰值。
即使當種晶材料12提供一均質表面12a時，在曝露之種晶材料12處存在微粒中之結晶面亦可影響薄膜金屬8之微結構。在此態樣中，最小化結晶面之效應可係有利的。就此，在一些實施例中，種晶材料12包括一非晶材料。一適當非晶材料可包含非晶半導體，非晶半導體包含(例如)非晶矽及非晶鍺。在其他實施例中，一適當非晶材料可包括包含(例如)氮化矽之非晶金屬氮化物。然而，本發明態樣不限於非晶種晶材料且其他實施例可包含結晶種晶材料。
在一些實施例中，可使用任何適當方法(例如，藉由一PVD程序或一CVD程序)沈積種晶材料12。在一些實施例中，種晶材料12及薄膜金屬8可在相同腔室中原位沈積，而不將種晶材料之表面曝露於腔室外側之空氣。舉例而言，可使用一多目標PVD系統原位沈積薄膜金屬8。此一原位程序可有利於進一步減少來自均質表面12a之氧原子。
種晶材料12之厚度h2可係任何適當厚度以為一均質表面12a提供足夠且連續之覆蓋。在此方面，在一些實施例中，一適當厚度可係在約1nm與約15nm之間。在其他實施例中，一適當厚度可係在約2nm與約15nm之間、在約2.5nm與約15nm之間、在約1nm與約4nm之間，例如約2.5nm。
在下文中，進一步詳細討論記憶體陣列之背景內容中之互連結構之實施例及形成該等互連結構之方法。一般言之，記憶體效能及記憶體位元密度可取決於用來形成記憶體陣列之程序架構及材料。舉例而言，在交叉點記憶體陣列之背景內容中，用來界定用於存取記憶體單元之導電存取線(例如，行線及列線)之程序架構及材料可具有對導電存取线之電阻及電容之一直接影響，從而影響記憶體效能，諸如存取時間。在一方面，較窄之導電存取線可容許每單位面積中較高密度 之導電存取線，此繼而容許每單位面積中較高密度之記憶體單元。另一方面，當導電存取線之寬度及/或高度減小時，導電存取線之電阻可實質上增大。因此，如在本文討論，需要形成具有減小之電阻率之導電存取線之一方法。
參考圖2A至圖2D，繪示形成包括一金屬(例如，實質上單一α相鎢)之導電線之一方法。在一些實施例中，若與一金屬之超過約90%之體積分率包括α相鎢，則金屬可係「實質上」單一α相鎢。如在本文使用，導電線可係拉長形導電結構，其等可沿一單一軸拉長、可彎曲或可包含各沿不同軸拉長之不同部分。形成導電線之方法包含提供一中間陣列結構100b(圖2B)，中間陣列結構100b包括鄰近於一絕緣材料48之一記憶體單元線堆疊。記憶體單元線堆疊包含一下電極線40、一下硫族化物元件線38b、一中間電極線36b、一上硫族化物元件線34b及一上電極線32b。該方法額外包含在包括一電極表面62及一隔離表面60之一實質上平坦化表面上沈積一第二種晶材料42b(圖2C)。該方法額外包含在第二種晶材料42b上沈積包括鎢之一上導電材料20b。該方法進一步包含圖案化第二種晶材料42b及上導電材料20b以形成包括實質上單一α相鎢之一上導電線20。在一些實施例中，電極表面62、隔離表面60及種晶層42b分別對應於圖1B之表面4a、表面6a及種晶層12。
雖然在下文中，在形成包括一金屬之導電線之背景內容中描述實施例，但本發明並不如此限制。舉例而言，本文描述之方法一般可適用於在一非均質表面上方形成導電材料及導電材料區域。此等導電材料可具有任何形狀。另外，實施例可在無論非均質表面是否實質上平坦的情況下應用，且可用於水平及垂直非均質表面兩者。
參考圖2A之中間陣列結構100a，形成導電線之方法包括提供一材料堆疊，該材料堆疊包含在一基板(未展示)上方之一第一種晶材料 18a、在第一圍包種晶材料18a上方之一下導電材料22a(例如，包括鎢)、在下導電材料22a(例如，包括鎢)上之一下電極材料40a、在下電極材料40a上之一下硫族化物材料38a、在下硫族化物材料38a上之一中間電極材料36a、在中間電極材料36a上之一上硫族化物材料34a及在上硫族化物材料34a上之一上電極材料32a。
在一些實施例中，第一圍包種晶材料18a經沈積於具有各種結構之一基板(未展示)上，該等結構包含形成記憶體陣列之驅動及感測電路之電晶體。就此，第一圍包種晶材料18a可經沈積於包含金屬間介電表面以及導電表面之一基板表面上。金屬間介電表面可包含(例如)氧化矽表面。導電表面可包含(例如)電連接下伏電晶體之通孔表面，且可包含(例如)鎢通孔、多晶矽插頭及銅通孔以及其他類型之垂直導電結構。
第一種晶材料18a覆蓋基板表面(未展示)之金屬間介電表面以及導電表面兩者。如結合圖1B討論，第一種晶材料18a用來為下導電材料22a之後續沈積提供一均質表面。在特定情況下，均質表面可使下導電材料22a具有特徵為較均勻大小分佈及/或一較均勻相之微粒。另外，在特定情況下，均質表面可使下導電材料22a具有一較高平均微粒大小。
在一些實施例中，類似於圖1B，第一種晶材料18a包括一非晶材料。第一種晶材料18a可包含(例如)非晶矽或鍺，其具有較佳地在約0.5nm與約4.5nm之間且更佳地在約1.5nm與約3.5nm之間(例如，約2.5nm)的一厚度。在一些實施例中，可使用一適當技術(諸如PVD)沈積非晶材料以達成非晶微結構。舉例而言，未防止第一種晶材料18a之大量成核及/或生長，在一些實施例中，沈積可在較佳地在約10℃與約100℃之間且更佳地在約10℃與約30℃之間的一基板溫度下執行。
在一些實施例中，類似於圖1B，包括鎢之下導電材料22a可具有較佳地在約5nm與約25nm之間且更佳地在約10nm與約20nm之間(例如，約15nm)的一厚度。
除較大平均微粒大小及/或較均勻大小分佈外，如本文討論，在第一種晶材料18a上沈積包括鎢之下金屬材料22a亦可抑制下金屬材料22a之特定不需要相，諸如β相鎢。
如上文討論，在一些實施例中，當基板表面之金屬間介電表面包含一氧化物(例如，氧化矽)時，在鎢沈積於下導電材料22上之實施例中，直接在金屬間介電表面上沈積下導電材料22a可導致下導電材料22a具有大分率的β相鎢。如上文討論，在金屬間介電質之氧化物中存在氧可促進形成β相鎢。相反地，如在圖2A中繪示，當下導電材料22a沈積於介入第一種晶材料18a上時，所產生之下導電材料22a可實質上僅包含一單相α相鎢，且可實質上不含β相鎢。在一些實施例中，下導電材料22a可本質上由α相鎢構成，如由在下導電材料22a之一x射線繞射光譜中缺乏可歸因於其他相鎢之一峰值堆疊所繪示。
雖然在上文中，描述具有包括鎢之下導電材料22a之實施例，但應理解，下導電材料22a可包括適用於形成下導電線22以攜載用於存取記憶體陣列內之記憶體單元之電流之任何導電材料及/或半導體材料。適用於形成下導電線22之導電材料/半導體材料之實例尤其包含n摻雜多晶矽、p摻雜多晶矽、包含Al、Cu及W之金屬、包含TiN、TaN及TaCN之導電金屬氮化物。
仍參考圖2A，下電極材料40a、中間電極材料36a及上電極材料32a分別可包含適用於形成電極之一或多個導電材料及半導體材料，該等材料包含(例如)：n摻雜多晶矽及p摻雜多晶矽；金屬，其等包含C、Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；導電金屬氮化物，其等包含TiN、TaN、WN及TaCN；導電金屬矽化 物，其等包含矽化鉭、矽化鎢、矽化鎳、矽化鈷及矽化鈦；及導電金屬氧化物，其等包含RuO2。
在一些實施例中，上硫族化物材料34a及下硫族化物材料38a之至少一者可包括一記憶體單元之一儲存元件之一適當材料，且上硫族化物材料34a及下硫族化物材料38a之另一者可包括一記憶體單元之一選擇器元件之一適當材料。僅為繪示之目的，在圖2A至圖2D中，將描述上硫族化物材料34a包括一適當儲存材料且下硫族化物材料38a包括一適當選擇器材料之一實施例。在此實施例中，最終記憶體單元包括：一上硫族化物元件34，其係可經受在室溫下非揮發之一穩定相變之一儲存節點；及一下硫族化物元件38，其可係不經受一穩定相變而臨時切換以提供至儲存元件之接取之一選擇器節點。然而，應理解，在其他實施例中，選擇器節點及儲存節點之相對位置可顛倒使得上硫族化物元件34係選擇器節點，且下硫族化物元件38係儲存節點。應進一步理解，在又其他實施例中，可省略充當儲存節點之硫族化物元件。
在一些實施例中，上硫族化物材料34a包括適用於一儲存節點之一相變材料，該相變材料包含硫族化物組合物，諸如包含在銦(In)-銻(Sb)-碲(Te)(IST)合金系統內之至少兩個元素之一合金(例如，In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等等)、包含在鍺(Ge)-銻(Sb)-碲(Te)(GST)合金系統內之至少兩個元素之一合金(例如，Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等等)以及其他硫族化物合金系統。如本文使用之帶有連字符之化學組合物符號指示包含於一特定混合物或化合物中之元素，且意在表示涉及所指示元素之所有化學計量。可用於相變儲存節點之其他硫族化物合金系統包含(例如)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、In-Ge-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、 Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。
在一些實施例中，下硫族化物材料38a亦包括一硫族化物材料以形成包括連接至底部電極40及中間電極36之選擇器節點38之一個二終端選擇器裝置。此一選擇器裝置有時稱為一雙向臨限開關(OTS)。就此，適用於形成一OTS之下硫族化物材料38a可包含一硫族化物組合物，該組合物包含上文針對儲存節點所描述之硫族化物合金系統之任一者。另外，下硫族化物材料38a可進一步包括抑制結晶之一元素，諸如砷(As)。當經添加時，一元素(諸如As)藉由阻止合金之任何非暫時性成核及/或生長而抑制結晶。因此，選擇器節點可經組態以當跨選擇器節點施加超過一臨限電壓之一電勢時切換至一導電狀態。另外，可在跨選擇器節點維持一足夠保持電流的同時維持導電狀態。適用於形成一OTS之材料之實例尤其包含Te-As-Ge-Si、Ge-Te-Pb、Ge-Se-Te、Al-As-Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge-Bi-Te-Se、Ge-As-Sb-Se、Ge-As-Bi-Te及Ge-As-Bi-Se。
參考圖2B之中間陣列結構100b，形成導電線之方法可額外包含消去圖案化圖2A之中間陣列結構100a之材料堆疊以形成沿x方向延伸之一下線堆疊。如本文使用，「消去圖案化」係指一程序，其中待界定之一結構(諸如上文描述之下線堆疊)係藉由移除材料以界定該材料而形成。舉例而言，消去圖案化程序可包含在待圖案化之區域上方以微影方式提供蝕刻遮罩結構(例如，光阻圖案或一硬遮罩圖案，未展示)，接著進行蝕刻，使得由遮罩結構遮蔽之區域中之材料受到保護，而曝露區域中之材料被蝕刻移除程序移除。
仍參考圖2B，消去圖案化下線堆疊包含形成包括沿x方向延伸之 線之一蝕刻遮罩圖案。隨後，使用包括線之經圖案化蝕刻遮罩，蝕刻在蝕刻遮罩圖案之線之間的材料堆疊之曝露區域。圖2B之中間陣列結構100b之下線堆疊係藉由自頂部開始按蝕刻上電極材料32a、上硫族化物材料34a、中間電極材料36a、下硫族化物材料38a、下電極材料40a、下導電材料22a及第一種晶材料18a之順序蝕刻圖2A之材料堆疊而形成。圖2B之所產生之下線堆疊包括在基板(未展示)上方之一第一種晶線18、在第一種晶線18上之一下導電線22、在下導電線22上之一下電極線40、在下電極線40上之一下硫族化物線38b、在下硫族化物線38b上之一中間電極線36b、在中間電極線36b上之一上硫族化物線34b及在上硫族化物線34b上之一上電極線32b。
一旦下線堆疊經消去圖案化，則用一介電材料充填相鄰線堆疊之間的空間以形成第一隔離介電區域48。適當介電材料可包含(例如)氧化矽及氮化矽，其等可藉由適當間隙充填程序來沈積，該等程序尤其諸如高密度電漿(HDP)程序、旋塗介電質(SOD)程序、次大氣化學氣相沈積(SACVD)程序及原子層沈積(ALD)程序。一旦用介電材料充填在相鄰低線堆疊之間的線間空間以形成隔離介電區域48，則中間陣列結構100b經化學機械拋光以曝露包括交替之電極表面62及隔離表面60之一實質上平坦表面。如本文使用，一「實質上平坦化表面」係指已經化學機械拋光之一表面，然如本文討論，歸因於形成電極表面62及隔離表面60之材料之移除中之細微差異，相鄰電極表面62與隔離表面60之間可存在一階梯高度。此一階梯高度可起因於電極表面62與隔離表面60之間的一拋光速率差異。在本文描述之各種實施例中，階梯高度可係約等於或小於上電極線32b之寬度與隔離介電區域48之寬度中之較小者。
參考圖2C之一中間陣列結構100c，形成導電線之方法可額外包含在圖2B之中間陣列結構100b之實質上平坦化表面上沈積一第二種 晶材料42b，及進一步在第二種晶材料42b上沈積包括鎢之一上導電材料20b。
上文與圖2A之第一種晶材料18a有關之討論同樣適用於第二種晶材料42b。然而，與圖2A相反，第二圍包種晶材料42b在圖2B中之下線堆疊之電極表面62及隔離表面60上方沈積。類似於圖2A，第二種晶材料42b用來為上導電材料20b之後續沈積提供一均質表面。上文結合圖1B及圖2A描述之種晶材料12及第一圍包種晶材料18a之相似優點、材料、沈積方法及尺寸適用於圖2C之第二種晶材料42b。
另外，類似於圖2A，圖2C之上導電材料20b可包括具有類似尺寸且使用如結合下導電材料22a討論之類似方法來沈積之類似材料。如在圖2A中討論般在第一種晶材料18a上沈積下導電材料22a之優點(諸如，較大平均微粒大小、及/或較均勻之大小分佈、及/或一較均勻之微粒相及不需要相(例如，β相鎢)之抑制)同樣適用於在第二種晶材料42b上之上導電材料22b。
仍參考圖2C，在一些實施例中，當第一隔離介電區域48包含氧化矽時，直接在包括交替之電極表面62與隔離表面60之表面上沈積上導電材料20b可導致上導電材料20b包括大量β相鎢，其中鎢係上導電材料20b。如上文討論，在特定情況下，在氧化矽中存在氧可促進形成β相鎢。相反地，如在圖2C中繪示，當上導電材料20b沈積於介入第二種晶材料42b上時，所產生之上導電材料20b可實質上僅包含一單相α相鎢，且可實質上不含β相鎢。在一些實施例中，上導電材料20b可本質上由α相鎢構成，如由在上導電材料20b之一x射線繞射光譜中缺乏可歸因於其他相鎢之峰值所繪示。
在一些其他實施例中，當上電極線32b包含碳且上導電材料20包含鎢時，直接在包括交替之電極表面62與隔離表面60之表面上沈積上導電材料20b可導致上導電材料20b包括一碳化鎢相，其可存在於上導 電材料20b與下伏電極表面62之間的一介面處。在不受任何理論束縛的情況下，在上電極線32b中存在碳可促進形成一碳化鎢相。相反地，如在圖2C中繪示，當上導電材料20b沈積於介入第二種晶材料42b上時，所產生之上導電材料20b可實質上包含一單一α相鎢，且可實質上不含碳化鎢相。
參考圖2D中之中間陣列結構100d，形成導電線之方法進一步包含消去圖案化以形成包含上導電線20及第二種晶線42之一上線堆疊。形成上線堆疊包含形成包括沿y方向延伸之線之一蝕刻遮罩圖案(未展示)及蝕刻曝露區域以形成上導電線20。在圖2D之實施例中，蝕刻導致圖2C之上導電材料20b及第二種晶材料42b經蝕刻至包含在第二種晶線42上之上導電線20之上線堆疊中。另外，在沿y方向延伸之遮罩線圖案之間蝕刻沿在圖2B中界定之x方向延伸之下線堆疊之部分(包含上電極線32b、上硫族化物線34b、中間電極線36b及下硫族化物線38b)，而導致一二維限定之堆疊，其包含在x及y兩個方向上經電限定之上電極32、上硫族化物元件34、中間電極36及下硫族化物元件38。在圖2D之繪示實施例中，在蝕刻圖2C之下硫族化物線38b後停止蝕刻，使得下導電線22及下電極線40在界定二維限定堆疊52後不變。
圖2D繪示由上文描述之程序形成之一相變記憶體裝置結構。相變記憶體裝置結構包括沿x方向延伸之一下導電線堆疊51，其包含在基板上方之第一種晶線18及在第一種晶線18上的下導電線22。該相變記憶體裝置結構額外包含在下導電線堆疊51上之相變記憶體單元堆疊52，相變記憶體單元堆疊52包含沿x方向延伸之下電極線40、二維限定堆疊，該二維限定堆疊包含安置於第一電極線40上之下硫族化物元件38、安置於下硫族化物元件38上之中間電極36(例如，一選擇器節點)、在中間電極36上之上硫族化物元件34(例如，一儲存節點)、安置於中間電極36上之儲存節點34及安置於上硫族化物元件34上之上電 極32。該相變記憶體裝置結構進一步包含在上電極32上且沿y方向延伸之一上導電線堆疊53，上導電線堆疊53包含在上電極32上之第二種晶線42及在第二種晶線42上之上導電線20。如上文描述之經消去圖案化之上導電線堆疊53、相變記憶體單元堆疊52及下導電線堆疊形成圖2D之中間陣列結構100d。
圖2D中之記憶體裝置結構之堆疊組態表示根據一些實施例之一實例組態。即，其他堆疊組態係可能的。舉例而言，如上文討論，在一些實施例中，選擇器節點及儲存節點之位置可彼此互換，使得下硫族化物元件38及上硫族化物元件34之任一者可係一儲存節點，反之亦然。
在一些實施例中，可僅在兩個橫向方向之一者上電隔離下硫族化物元件38及上硫族化物元件34之任一者或兩者。舉例而言，下硫族化物元件38可連同第一種晶線18、下導電線22及第一電極線40一起沿x方向延伸。類似地，上硫族化物元件34可連同上導電線20及第二種晶線42一起沿y方向延伸。
在一些實施例中，上電極32亦可僅在一個橫向方向電隔離，使得其沿x方向延伸，使得上導電線堆疊包含第二電極32。在其他實施例中，下電極40及上電極32可在兩個橫向方向上經限定。
在一些實施例中，可省略下硫族化物元件38及上硫族化物元件34之一者。在又其他實施例中，可省略下電極40、中間電極36及上電極32之任一或多者。
如上文描述，一旦如上文討論般藉由消去圖案化界定上線堆疊、單元堆疊52及下線堆疊，則可用一介電質充填藉由消去蝕刻形成之空間以形成類似於圖2B之第一隔離介電區域48之第二隔離介電區域。
返回參考圖2B，自在一些實施例中用一第一光罩進行圖案化及 蝕刻而產生之下線堆疊在y方向上具有一第一線寬度，該寬度經選定在約40nm與約60nm之間的範圍中，例如約50nm。在其他實施例中，下線堆疊具有經選定在約25nm與約40nm之間的範圍中之一線寬度，例如，約35nm。在其他實施例中，下線堆疊具有經選定在約18nm與約25nm之間的範圍中之一線寬度，例如，約20nm。在又其他實施例中，下線堆疊具有經選定在約5nm與約18nm之間的範圍中之一線寬度，例如，約14nm。在僅由所採用之微影能力限制的情況下，更小尺寸仍係可能的。
再參考圖2D，自用一第二光罩進行圖案化及蝕刻而產生之上線堆疊在x方向上具有類似於圖2B之下線堆疊之線寬度之一第二線寬度。
仍參考圖2D，在一些實施例中，第一種晶線18具有經選定在約0.5與約4.5nm之間的範圍中之一厚度(例如，約2.5nm)，下導電線22具有經選定在約5nm與約25nm之間的範圍中之一厚度(例如，約15nm)，下電極線40具有經選定在約10nm與約50nm之間的範圍中之一厚度(例如，約25nm)，第一硫族化物元件38具有經選定在約5nm與約50nm之間的範圍中之一厚度(例如，約25nm)，中間電極36具有經選定在約10nm與約100nm之間的範圍中之一厚度(例如，約25nm)，上硫族化物元件34具有經選定在約10nm與約50nm之間的範圍中之一厚度(例如，約25nm)，上電極32具有經選定在約10nm與約100nm之間的範圍中之一厚度(例如，約25nm)，第二種晶線42具有經選定在約0.5nm與約4.5nm之間的範圍中之一厚度(例如，約2.5nm)，且上導電線20具有經選定在約5nm與約25nm之間的範圍中之一厚度(例如，約15nm)。
將瞭解，在其中存在第一種晶層18及第二種晶層42之組合上文描述之第一及第二線寬度尺寸及各種厚度值之各種實施例中，下導電 線22及上導電線20之組合厚度相較於中間陣列結構100d之整個堆疊之總厚度之相對分率可實質上小於其中不存在第一種晶層18及第二種晶層42之實施例。在一些實施例中，下導電線22及上導電線20之組合厚度之分率係在約60%與約40%之間，例如約50%。在其他實施例中，下導電線22及上導電線20之組合厚度之分率係在約50%與約30%之間，例如約40%。在又其他實施例中，下導電線22及上導電線20之組合厚度之分率係在約20%與約40%之間，例如約30%。
根據一些實施例之一陣列結構之前述製造可被視為形成相變記憶體單元之一單一「甲板(deck)」。在一態樣中，一甲板可經界定為可由分別包含下導電線22及上導電線20之一單一垂直堆疊電定址之一記憶體單元陣列。然而，一些其他實施例可具有多個甲板，其等各者如本文所描述而形成(例如，參考圖2A至圖2D)。圖3描述一經完整製造之雙甲板相變記憶體陣列200，該陣列包含一下甲板94，下甲板94包含類似於圖2D之下導電線22之沿x方向延伸之第一導電線22及類似於圖2D之上導電線20之沿y方向延伸之第二導電線20。類似於圖2D，下甲板94進一步包含在第一導電線22下方之第一種晶線18及在第一導電線22上之一下相變記憶體單元堆疊92。下相變記憶體單元堆疊92包含沿x方向延伸之一第一下電極線40、安置於第一下電極線40上之一第一下硫族化物元件38、安置於第一下硫族化物元件38上之一第一中間電極36(例如，一選擇器節點)、安置於第一中間電極36上之一第一上硫族化物元件34(例如，一儲存節點)及安置於第一上硫族化物元件34上之一第一上電極32。下甲板94可進一步包括在第一上電極32上之一第二種晶線42及安置於第二種晶線42上之第二導電線20。
在一雙甲板相變記憶體陣列200中，一上甲板98與下甲板共用共同導電線作為插置於一上相變記憶體堆疊96與下相變記憶體堆疊92之間的存取線。圖3描述上甲板98，上甲板98包含沿y方向延伸之第二導 電線20及沿x方向延伸之第三導電線24，第二導電線20由上甲板98及下甲板94共用為存取線。一上相變記憶體單元堆疊96經安置於第二導電線20上。上相變記憶體單元堆疊包含沿y方向延伸之一第二下電極線80、安置於第二下電極線80上之一第二下硫族化物元件78、安置於第二下硫族化物元件78上之一第二中間電極76(例如，一選擇器節點)、安置於第二中間電極76上之一第二上硫族化物元件74(例如，一儲存節點)及安置於第二上硫族化物元件74上之一第二上電極72。上甲板98可進一步包括在第二上電極72上之一第三種晶線70及安置於第三種晶線70上之第三導電線24。
圖4係根據一些實施例之繪示實質上包括沈積在一種晶材料上之實質上單相鎢之導電線之電阻率依據該種晶材料之厚度而減小之一圖表120。所繪示之實施例表示對具有約27nm之一厚度之一鎢線執行之電阻率量測。鎢線經形成於具有在自0nm至約14nm之範圍中之一厚度之一非晶矽線上，該非晶矽線繼而形成於具有約15nm之一厚度之一碳線上。y軸表示線堆疊之電阻率且x軸表示用於所量測堆疊之非晶矽線之厚度。如繪示，鎢線之電阻率隨著下伏非晶矽線之厚度增大而減小，直至下伏非晶矽線之厚度增大至約2.5nm為止。針對此實施例，當下伏非晶矽線之厚度增大超過約2.5nm之一厚度時，鎢線之電阻率保持大約恆定。
圖5A係根據一些實施例之繪示形成於各種下伏材料上之鎢線之電阻率之一圖表140。y軸表示形成於不同下伏材料上之鎢線之量測電阻率，且x軸表示形成於各種下伏材料上之鎢線之厚度。在圖表140中，實心菱形符號142、空心圓144及實心三角形146分別表示形成於SiO2上之一鎢線、形成於碳上之一鎢線及形成於碳上之2.5nm非晶矽上之一鎢線之電阻率對比鎢線厚度。如繪示，在量測鎢線之所有厚度處，相較於表示形成於SiO2上之鎢線之實心菱形鼓號142及表示形成 於碳上之鎢線之空心圓144，表示形成於非晶矽上之鎢線之電阻率之實心三角形146具有一更小電阻率。在圖5B至圖5D中，繪示形成於SiO2上之一鎢線、形成於碳上之一鎢線及形成於2.5nm非晶矽上之一鎢線之代表性x射線圖案，其等指示：形成於非晶矽上之鎢線相較於形成於SiO2上之鎢線及形成於碳上之鎢線之相對高電阻率之相對低電阻率係歸因於一實質上單一α相鎢之存在。
圖5B係根據一項實施例之類似於圖5A中之實心菱形符號142之形成於SiO2上之一鎢線之一x射線繞射圖案150。y軸表示繞射x射線光子之強度，且x軸表示在入射x射線束與繞射x射線束之間的2θ角。在此實施例中，除表示α鎢之約40度之2θ角處之一峰值外，存在約35.5度及約44度處之兩個額外峰值，其等指示存在β相鎢。
圖5C係根據一項實施例之類似於圖5A中之空心圓之形成於碳上之一鎢線之一x射線繞射圖案152。如在圖5B中，y軸表示繞射x射線光子之強度，且x軸表示在入射x射線束與繞射x射線束之間的2θ角。在此實施例中，除在表示α鎢之約40度之2θ角處之一峰值外，存在在約39度處之一額外峰值，其指示存在碳化鎢。
圖5D係根據一項實施例之形成於碳上之2.5nm非晶種晶層上之一鎢線之一x射線繞射圖案154。如在圖5B中，y軸表示繞射x射線光子之強度，且x軸表示在入射x射線束與繞射x射線束之間的2θ角。在此實施例中，所存在之唯一峰值係在表示α相鎢之約40度之2θ角處之峰值。另外，指示β相鎢或碳化鎢之額外峰值均不存在。
儘管已在特定實施例方面描述本發明，但為一般技術者瞭解之其他實施例(包含並不提供本文提及之所有特徵及優點之實施例)亦在本發明之範疇內。再者，可組合上文描述之各種實施例以提供進一步實施例。另外，在一項實施例之背景內容中展示之特定特徵亦可併入其他實施例中。因此，僅參考隨附申請專利範圍界定本發明之範疇。
4‧‧‧第一材料/第一金屬材料
4b‧‧‧第一表面區域
6‧‧‧第二材料
6b‧‧‧第二表面區域
8‧‧‧圍包薄膜金屬/金屬材料
10‧‧‧金屬化結構/互連結構
12‧‧‧種晶材料
12a‧‧‧均質表面
h1‧‧‧厚度
h2‧‧‧厚度

Claims (26)

  1. 一種形成一積體電路之方法，其包括：提供一表面，其包括一第一區域及一第二區域，該第一區域由不同於該第二區域之一材料形成；形成與該第一區域及該第二區域接觸且跨其等之一種晶材料；及在該種晶材料上形成包括鎢之一金屬。
  2. 如請求項1之方法，其中形成該種晶材料包括：形成一非晶材料。
  3. 如請求項1之方法，其中該第一區域及該第二區域之至少一者包括一介電質。
  4. 如請求項1之方法，其中該金屬包括α相鎢。
  5. 如請求項1之方法，其中該金屬本質上由α相鎢構成。
  6. 如請求項1之方法，其中形成該種晶材料包括：使用化學氣相沈積(CVD)、原子層沈積(ALD)或物理氣相沈積(PVD)之一者沈積該種晶材料。
  7. 如請求項1之方法，其中形成該金屬包括：使用物理氣相沈積來沈積鎢。
  8. 一種形成一記憶體裝置之方法，其包括：提供鄰近於一絕緣材料之一記憶體單元堆疊，該記憶體單元堆疊包括一電極材料；在該電極材料及該絕緣材料上形成一種晶材料；在該種晶材料上形成包括鎢之一金屬；及圖案化該金屬以形成一導電存取線。
  9. 如請求項8之方法，其中提供該記憶體單元堆疊包括：在一硫族 化物元件上方提供該電極材料。
  10. 如請求項8之方法，其中形成該金屬包括：形成α相鎢。
  11. 如請求項8之方法，其中形成該種晶材料包括：沈積一非晶矽。
  12. 如請求項8之方法，其中該絕緣材料包括氧化矽。
  13. 如請求項8之方法，其中形成該金屬包括：使用物理氣相沈積來沈積。
  14. 如請求項8之方法，其中形成該金屬沈積具有不超過約10nm之一厚度之一鎢層。
  15. 如請求項8之方法，其中提供該記憶體單元堆疊包括：在一硫族化物材料上方蝕刻一碳材料以形成一碳電極線；用該絕緣材料充填鄰近於該硫族化物之一間隙；及平坦化以形成包括鄰近於該絕緣材料之該電極碳線之一實質上平坦化表面。
  16. 如請求項15之方法，其中在該碳電極線上方之該金屬具有一第一平均微粒大小，在該絕緣材料上方之該金屬具有一第二平均微粒大小，其中該第一平均微粒及該第二平均微粒大小約類似。
  17. 如請求項15之方法，其中該碳電極線沿一第一方向延伸，且圖案化該金屬包括蝕刻該金屬及該種晶材料以形成沿與該第一方向交叉之一第二方向延伸之該導電存取線。
  18. 如請求項15之方法，其中圖案化該金屬進一步包括：蝕刻該碳電極線以形成在第一方向及第二方向兩者上電隔離之一碳電極。
  19. 一種記憶體單元，其包括：一第一導電線，其沿一第一方向延伸；一第二導電線，其包括安置於由一種晶材料形成之一種晶線 上方之鎢，該第二導電線沿與該第一導電線交叉之一第二方向延伸；及一硫族化物元件，其經插置於該第一導電線與該第二導電線之間，其中該種晶線經插置於該第二導電線與該硫族化物元件之間，該種晶線接觸該第二導電線。
  20. 如請求項19之記憶體單元，其中該種晶材料包括一非晶材料。
  21. 如請求項20之記憶體單元，其中該種晶材料包括非晶矽。
  22. 如請求項19之記憶體單元，其進一步包括插置於該硫族化物元件與該種晶線之間的一碳電極。
  23. 如請求項19之記憶體單元，其中該第二導電線包括α相鎢，且實質上不含β相鎢。
  24. 如請求項19之記憶體單元，其中該種晶線具有在約1nm與約3nm之間的一厚度。
  25. 如請求項19之記憶體單元，其中該第二導電線具有不超過約10nm之一厚度。
  26. 如請求項19之記憶體單元，其中該第一導電線包括鎢，且經安置於由一非晶材料形成之一第一種晶線上方。
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