TW202243112A - 半導體元件 - Google Patents

半導體元件 Download PDF

Info

Publication number
TW202243112A
TW202243112A TW110125386A TW110125386A TW202243112A TW 202243112 A TW202243112 A TW 202243112A TW 110125386 A TW110125386 A TW 110125386A TW 110125386 A TW110125386 A TW 110125386A TW 202243112 A TW202243112 A TW 202243112A
Authority
TW
Taiwan
Prior art keywords
access transistor
layer
dielectric layer
semiconductor device
memory
Prior art date
Application number
TW110125386A
Other languages
English (en)
Inventor
晨晨 王
世海 楊
林佑明
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202243112A publication Critical patent/TW202243112A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

在一實施方式中，一種半導體元件包括在基板上的第一介電層及在記憶體陣列的記憶體單元中的第一存取電晶體及第二存取電晶體，第一存取電晶體及第二存取電晶體各自包括：底部電極，在第一介電層中；導電閘極，在第二介電層中，其中第二介電層在底部電極及第一介電層上；通道區域，穿過導電閘極延伸以接觸底部電極；以及頂部電極，在通道區域上。

Description

記憶體元件及其形成方法
無
半導體記憶體在積體電路中用於電子應用，舉例而言，包括無線電、電視、電話以及個人計算裝置。半導體記憶體包括兩種主要類別。一種是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(RAM)，此隨機存取記憶體可進一步分為兩個子類別，靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)。SRAM及DRAM皆係揮發性，此是因為當未被供電時SRAM及DRAM將損失其儲存的資訊。另一方面，非揮發性記憶體可保存其儲存的資料。一種非揮發性半導體記憶體的類型係磁阻隨機存取記憶體(MRAM)，此MRAM涉及結合半導體技術及磁性材料與元件的自旋電子裝置。電子穿過其磁矩的自旋用於指示位元值。MRAM單元通常包括磁穿隧接面(MTJ)堆疊，此MTJ堆疊包括固定磁層、自由磁層及在固定層與自由層之間的穿隧非磁性阻障層。
無
以下揭露之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實施方式。下文描述了組件及排列之特定實施方式以簡化本案。當然，該些實施方式僅為實施方式且並不意欲作為限制。可預期其他組件、值、操作、材料、佈置或其類似者之特定實施方式。例如在以下描述中之第一特徵在第二特徵之上或上之形式可包含其中第一特徵與第二特徵直接接觸形成之實施方式，且亦可包含其中可於第一特徵與第二特徵之間形成額外特徵，以使得第一特徵與第二特徵可不直接接觸之實施方式。此外，本案可在各個實施方式中重複元件符號及/或字母。此重複為用於簡便與清晰的目的，且其本身不表示所論述之各種實施方式及/或配置之間的關係。
此外，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的配向外，還涵蓋在使用或操作中裝置的不同配向。裝置可經其他方式配向(旋轉90度或其他配向)，並且本文所使用的空間相對描述詞可相符地詮釋。
根據一些實施方式，描述了使用並行連接的複數個垂直薄膜電晶體作為用於為記憶體技術提供驅動電流的存取電晶體的整合方案。本揭露的實施方式在形成記憶體陣列的磁穿隧接面(MTJ)元件的上下文中論述。複數個垂直薄膜電晶體用於形成記憶體陣列的每個MRAM單元。然而，本揭露的方法可用於為其他類型的記憶體技術(例如，相變隨機存取記憶體(PCRAM)、電阻隨機存取記憶體(RRAM)或類似者)提供驅動電流。
各種實施方式包括在製造製程的線程後端(BEOL)中在低溫下形成MTJ堆疊及垂直氧化物半導體薄膜電晶體。氧化物半導體薄膜電晶體具有由與基於矽的電晶體相比相對較低的洩漏電流及較高的開關比表徵的通道材料。本揭露的實施方式允許客製化元件參數，如驅動電流，從而允許滿足對驅動不同類型的記憶體技術的需求的能力並且降低製造成本。各個實施方式藉由使用呈不同構造的複數個垂直薄膜電晶體來允許用於驅動MRAM單元的每個MTJ的較高可用驅動電流。此外，由於記憶體陣列在BEOL(例如，在互連層中)而非線程前端(FEOL)(例如，在半導體基板的頂面上)處形成，FEOL中的額外空間可用於另一目的並且由此允許較高整合密度。例如，一或多個邏輯陣列可在不由FEOL中的記憶體陣列佔據的額外空間中形成。在此種實施方式中，FEOL中的一或多個邏輯陣列可在BEOL中形成的記憶體陣列下方設置。另外，實施方式允許經由使用單塊整合來在BEOL中形成多堆疊記憶體陣列。
第1圖至第23圖繪示根據一實施方式之在製造半導體元件1200時的中間階段的剖面圖及上視圖。半導體元件1200包含具有複數個記憶體單元的記憶體陣列。每個記憶體單元包含MTJ，此MTJ耦合到在製造製程的線程後端(BEOL)中形成的複數個垂直薄膜電晶體。
第1圖繪示在基板50上形成的絕緣材料60。絕緣材料60可係氧化物，如氧化矽、氮化物、類似者或上述之組合，並且可藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或類似者形成。可使用藉由任何可接受製程形成的其他絕緣材料。
基板50可係半導體基板，如主體半導體、絕緣體上半導體(SOI)基板或類似者，此半導體基板可係摻雜(例如，用p型或n型摻雜劑)或未摻雜的。基板50可係晶圓，如矽晶圓。通常，SOI基板係在絕緣體層上形成的一層半導體材料。絕緣體層可係例如內埋式氧化物(BOX)層、氧化矽層或類似者。絕緣體層在基板(通常為矽或玻璃基板)上提供。亦可使用其他基板，如多層或梯度基板。在一些實施方式中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括鍺矽、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或上述之組合。
在一些實施方式中，在線程前端(FEOL)處(例如，在基板50的頂面上)不存在主動元件(例如，電晶體)。在本揭露的一些實施方式中，基板50可包含由半導體基板上形成的一或多個邏輯元件(例如，用於整合到邏輯電路中的主動元件或類似者)構成的邏輯區域。邏輯區域可在FEOL製造製程中形成。其後，記憶體陣列的MRAM單元可隨後在BEOL製造製程中的邏輯區域上形成。
第2圖至第3B圖繪示根據一些實施方式的在絕緣材料60中形成底部電極70。底部電極70可包括一或多個導電條帶。在第2圖中，溝槽在絕緣材料60中形成。溝槽可使用可接受的光微影及蝕刻技術形成。導電材料65可隨後使用化學氣相沉積、物理氣相沉積(PVD)、原子層沉積(ALD)、電化學電鍍(ECP)、無電電鍍或類似者在溝槽中沉積。導電材料65可由導電材料形成，如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。
在第3A圖中，可執行平坦化製程(如化學機械研磨)以從絕緣材料60的表面移除過量的導電材料65。剩餘的導電材料65在溝槽中形成底部電極70。第3B圖繪示先前在第3A圖中描述的結構的上視圖，其中第3A圖的剖面圖沿著第3B圖的線A-A'截取。如第3A圖中繪示，底部電極70包含絕緣材料60中的一或多個導電條帶。
第4A圖繪示在介電層72中形成導電金屬閘極74。介電層72在絕緣材料60及底部電極70上形成，並且介電層72可包含藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他適宜製程形成的氧化矽、氮化物(例如，氮化矽、氮碳化矽或類似者)、氮氧化物或類似者。接下來，溝槽穿過介電層72形成。溝槽可藉由可接受的光微影及蝕刻技術(如鑲嵌圖案化製程)形成。導電材料可隨後在溝槽中沉積以形成導電金屬閘極74。金屬閘極74可包含含金屬材料，如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合或類似者，並且可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他適宜製程形成。可執行平坦化製程(如化學機械研磨)以從介電層72的表面移除過量的導電材料。剩餘的導電材料在溝槽中形成金屬閘極74。在另一實施方式中，金屬閘極74可在沒有溝槽的情況下直接在介電層72上沉積，並且當絕緣結構88在第13A圖中形成時記憶體區域可在其後步驟中一起定義。
在第4B圖中，在金屬閘極74及介電層72上形成介電層73之後，剖面圖沿著與第3B圖的線B-B'類似繪示。介電層73可由與介電層72類似的材料並且以類似的方式形成。介電層72可具有與介電層73相同或不同的材料組成。
第5圖繪示在介電層73、導電金屬閘極74、介電層72及底部電極70中形成開口180。開口180可使用可接受的光微影及蝕刻技術形成。例如，異向性蝕刻可用於形成開口180，此開口180延伸穿過介電層73、金屬閘極74、介電層72、並且延伸到底部電極70中。在形成開口180之後，暴露出底部電極70的頂面。儘管在第5圖中繪示兩個開口180，但可形成任何數量的開口180以滿足替代實施方式的需求。例如，第6圖繪示在形成四個開口180之後的半導體元件1200的上視圖，此開口180暴露出底部電極70的頂面。在第6圖中，以虛線圖示底部電極70的位置。在其他實施方式中可形成更少或更多數量的開口180。
第7圖繪示在開口180中形成閘極介電層76。閘極介電層76在開口180中保形地沉積，諸如在底部電極70的頂面及側壁、介電層72的側壁、金屬閘極74的側壁及介電層73的側壁上保形地沉積。閘極介電層76亦可在介電層73的頂面上形成。在一些實施方式中，閘極介電層76可包含一或多個介電層，諸如一或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或類似者。在一些實施方式中，閘極介電層76可包含高介電常數介電材料，諸如下列的金屬氧化物或矽酸鹽：鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及上述之組合。閘極介電層76可包括介電常數值大於約7.0的介電層。閘極介電層76的形成方法可包括分子束沉積(MBD)、原子層沉積、增強型電漿化學沉積及類似者。
第8圖繪示移除開口180中的閘極介電層76的一部分。例如，異向性蝕刻可用於選擇性移除在開口180中及在介電層73的頂面上的閘極介電層76的水平部分，同時在底部電極70、介電層72、介電層73及金屬閘極74的側壁上的閘極介電層76的垂直部分保持相對完整。在蝕刻之後，暴露出在開口180中的底部電極70的頂面。
接下來，半導體層80在開口180中形成。半導體層80可包含氧化物半導體薄膜，如，氧化銦鎵(IGO)、氧化鋅(ZnO)、氧化銦鎵鋅(IGZO)、氧化銦鎢(IWO)或類似者。半導體層80的形成方法可包括化學氣相沉積、原子層沉積脈衝雷射沉積(PLD)、磁控濺射或類似者。在沉積半導體層80之後，可執行平坦化製程(如化學機械研磨)以從介電層73的表面移除半導體層80的過量材料。由於平坦化，介電層73的頂面及半導體層80的頂面大致齊平(例如，在製造容差內)。半導體層80形成用於其後形成的氧化物半導體垂直薄膜電晶體(薄膜電晶體)的通道。垂直薄膜電晶體如此命名是因為當電晶體處於開啟狀態時，通道中的電流將主要在與基板50的主表面垂直的平面中在垂直方向上行進。氧化物半導體薄膜電晶體具有優點，諸如具有低洩漏電流。例如，洩漏電流可在1x10 -13安培至1x10 -15安培的範圍中。氧化物半導體薄膜電晶體亦具有與常見的基於矽的電晶體相比較高的開關比並且可在較低處理溫度下形成。氧化物半導體處理溫度可在從約100℃至約350℃的範圍中。其低處理溫度允許在製造製程的BEOL中(例如，在基板50上的互連層中)形成氧化物半導體薄膜電晶體，其中不可使用較高處理溫度。形成互補金屬氧化物半導體(CMOS)電晶體而非氧化物半導體薄膜電晶體通常需要高溫來建立電晶體的摻雜區域。此高溫可導致用於互連電晶體的BEOL中(例如，在基板50上的互連層中)的金屬污染元件及導致效能劣化。
第9圖繪示根據一些實施方式之頂部電極84在介電層73及半導體層80上形成。頂部電極84可使用化學氣相沉積、物理氣相沉積(PVD)、電化學電鍍(ECP)、無電電鍍或類似者形成並且可由導電材料形成，諸如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。在一些實施方式中，頂部電極84可具有與底部電極70相同的材料組成。
第10圖繪示在第9圖中繪示的結構上沉積的第一層間介電質75。第一層間介電質75可由介電材料形成，並且可藉由任何適宜方法沉積，諸如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。第一層間介電質75可包含磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。
接下來，光阻188可在第一層間介電質75上沉積，光阻188隨後經圖案化以形成開口。此可實現如毯覆式沉積光敏層(例如，經由濺射或類似者)並且經由光微影圖案化光敏層。例如，圖案化光阻188可使用曝光、顯影及/或清洗製程的組合來執行。
第11圖繪示使用圖案化的光阻188作為用於蝕刻第一層間介電質75的蝕刻遮罩。將光阻188的圖案轉移到第一層間介電質75。剩餘的光阻188可隨後藉由適宜方法(例如，電漿清洗)移除。第一層間介電質75隨後用作蝕刻遮罩以蝕刻頂部電極84。在蝕刻之後，頂部電極84及第一層間介電質75的部分可餘留在半導體層80、閘極介電層76及介電層73的頂面上。
底部電極70用作其後形成的MTJ(其後在第22圖中圖示)的源極線。底部電極70及頂部電極84形成用於每個垂直薄膜電晶體89的源極及汲極。第11圖中繪示的剖面圖圖示了薄膜電晶體89具有由半導體層80製成的通道，半導體層80包含薄膜氧化物半導體。每個薄膜電晶體89具有在底部電極70(源極)之上的頂部電極84(汲極)，並且當薄膜電晶體89處於開啟狀態時，通道(例如，半導體層80)中的電流將主要在沿著與基板50的主表面垂直的平面的垂直方向上行進。金屬閘極74用作後續形成的MTJ(其後在第22圖中圖示)的字線。
第12圖繪示第二層間介電質77在第11圖中繪示的結構上沉積以填充在蝕刻頂部電極84及先前形成的第一層間介電質75(先前在第11圖中描述)之後餘下的空間。第二層間介電質77可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。第二層間介電質77可具有與第一層間介電質75相同或不同的材料組成。第一層間介電質75及第二層間介電質77可隨後藉由使用平坦化製程(諸如化學機械研磨，例如)來減小其厚度。
第13A圖繪示根據一些實施方式的絕緣結構88的形成。蝕刻第二層間介電質77、介電層73、金屬閘極74及介電層72以形成溝槽。在一些實施方式中，溝槽可延伸到底部電極70的中間位準。例如，溝槽可藉由可接受的光微影及蝕刻技術形成。溝槽可隨後用介電材料填充，此介電材料可係氮化矽、氧化矽、氮氧化矽或類似者，並且可藉由原子層沉積、化學氣相沉積或類似製程形成。其後，可執行平坦化製程(諸如化學機械研磨)以從第二層間介電質77的表面移除過量的介電材料，以此定義絕緣結構88。絕緣結構88沿著縱向方向延伸，此縱向方向與金屬閘極74的縱向方向垂直。絕緣結構88延伸穿過金屬閘極74並且將半導體元件1200的第一區域250中的金屬閘極74的一部分與半導體元件1200的第二區域500中的金屬閘極74的一部分電性絕緣。
第13B圖繪示在形成絕緣結構88之後的製造半導體元件1200時的中間階段的上視圖。第一區域250中的金屬閘極74藉由絕緣結構88與第二區域500中的金屬閘極74電性絕緣。第一區域250中的薄膜電晶體89共享電性連接的金屬閘極74並且第二區域500中的薄膜電晶體89共享電性連接的金屬閘極74。以虛線圖示薄膜電晶體89及金屬閘極74的位置。
第14圖繪示在第13A圖至第13B圖中繪示的結構上形成第三層間介電質175。第三層間介電質175可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。第三層間介電質175可由與第一層間介電質75及第二層間介電質77相同的材料形成。
接下來，開口176穿過第三層間介電質175及第一層間介電質75形成。開口176延伸到第一區域250及第二區域500中的頂部電極84並且暴露出頂部電極84。開口176可藉由可接受的光微影及蝕刻技術(諸如雙鑲嵌圖案化製程)形成。第三層間介電質175中的開口176橫跨第一區域250、第二區域500、且在絕緣結構88上，並且第一層間介電質75中的開口176包括分離的通孔開口，通孔開口各自延伸到第一區域250及第二區域500中的頂部電極84。
第15圖繪示在開口176中形成導電特徵90，例如，在雙鑲嵌製程中。導電特徵90可使用化學氣相沉積、物理氣相沉積(PVD)、電化學電鍍(ECP)、無電電鍍或類似者形成並且可由導電材料形成，諸如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。在開口176之上的導電特徵90的過量部分可藉由使用平坦化製程(諸如化學機械研磨)或類似者來移除。平坦化製程可從第三層間介電質175的頂面之上移除過量的導電特徵90。因此，導電特徵90及第三層間介電質175的頂面可大致齊平(例如，在製造容差內)。導電特徵90可被稱為接點、導電線、導電墊、通孔等。導電特徵90將半導體元件1200的第一區域250中的薄膜電晶體89電性連接到半導體元件1200的第二區域500中的薄膜電晶體89。
導電特徵90的高度H1可經調節以允許控制其後形成的記憶體元件100(在第17圖至第18圖中描述)的定位。此允許在BEOL中的不同位置處形成記憶體元件100以滿足設計及空間需求。
第16圖繪示在第15圖中繪示的結構上沉積的第四層間介電質275的形成。第四層間介電質275可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。第四層間介電質275可由與第一層間介電質75、第二層間介電質77及第三層間介電質175相同的材料形成。
接下來，根據一些實施方式，接觸通孔96穿過第四層間介電質275形成。接觸通孔96的開口穿過第四層間介電質275形成以暴露出導電特徵90。開口可使用可接受的光微影及蝕刻技術形成。導電材料在開口中形成，此開口可包含氮化鈦、鎢、氮化鉭、銅或類似者。可執行平坦化製程(諸如化學機械研磨)以從第四層間介電質275的表面移除過量的導電材料。剩餘的導電材料在開口中形成接觸通孔96。
第17圖繪示在第四層間介電質275及接觸通孔96上形成記憶體堆疊98。記憶體堆疊98可包含MRAM磁穿隧接面(MTJ)堆疊，此MTJ堆疊可包括固定磁層98A、自由磁層98C及在固定磁層98A與自由磁層98C之間的穿隧非磁性阻障層98B。固定磁層98A及自由磁層98C中的每一者包含適宜磁性材料，諸如鈷鐵硼(CoFeB)、鈷鐵(CoFe)、鎳鐵(NiFe)、包含鈷/釕/鈷的合成磁性材料或類似者。在一實施方式中，穿隧非磁性阻障層98B包含氧化鎂(MgO)或類似者。每個層可藉由沉積製程形成，諸如化學氣相沉積、物理氣相沉積、原子層沉積(ALD)或類似者。
接下來，遮罩層103可在記憶體堆疊98上沉積。遮罩層103可係硬遮罩層，例如包含氮化矽、氮氧化矽或類似者。遮罩層103可根據其後在遮罩層103上形成的光阻層圖案化，遮罩層103可使用微影方法圖案化。
第18圖繪示藉由使用圖案化的遮罩層103作為用於蝕刻記憶體堆疊98的蝕刻遮罩來形成記憶體元件100。將遮罩層103的圖案轉移到記憶體堆疊98。在蝕刻之後，記憶體元件100餘留在第四層間介電質275及接觸通孔96的頂面上。剩餘的遮罩層103可隨後藉由適宜方法(例如，電漿清洗)移除。記憶體元件100穿過接觸通孔96及導電特徵90電性連接到第一區域250中的垂直薄膜電晶體89及第二區域500中的垂直薄膜電晶體89(其後亦在第24C圖的電路圖中描述)。第一區域250中的垂直薄膜電晶體89及第二區域500中的垂直薄膜電晶體89彼此並行連接。儘管將記憶體元件100描述為連接到複數個垂直薄膜電晶體89的MTJ，垂直薄膜電晶體89用作到MTJ的存取電晶體，本揭露的替代實施方式允許互連垂直薄膜電晶體89作為用於其他類型的記憶體技術(例如，PCRAM、RRAM或類似者)的存取電晶體。
第19圖繪示在半導體元件1200的兩個記憶體單元上形成第五層間介電質375。例如，記憶體單元作為晶圓的部分彼此相鄰形成。半導體元件1200可包含如上文描述的記憶體元件100及垂直薄膜電晶體89的記憶體陣列。第五層間介電質375圍繞半導體元件1200的每個記憶體元件100。第五層間介電質375可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。第五層間介電質375可由與第一層間介電質75、第二層間介電質77、第三層間介電質175及第四層間介電質275相同的材料形成。第五層間介電質375可隨後藉由使用平坦化製程(諸如化學機械研磨，例如)來減小其厚度。
第20圖繪示根據一些實施方式的在第19圖中繪示的結構的第五層間介電質375中形成位元線104。儘管將位元線104繪示為在第五層間介電質375上，位元線104及第五層間介電質375可具有大致齊平(例如，在製造容差內)的頂面。位元線104可包含導電條帶。根據實施方式，可形成一個以上的位元線104。溝槽可在第五層間介電質375中形成。溝槽可使用可接受的光微影及蝕刻技術形成。溝槽可隨後使用化學氣相沉積、物理氣相沉積(PVD)、電化學電鍍(ECP)、無電電鍍或類似者用導電材料填充。導電材料可包含材料諸如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。任何過量的導電材料可藉由例如平坦化製程(諸如，化學機械拋光(CMP)製程)移除。位元線104沿著縱向方向延伸，此縱向方向與金屬閘極74的縱向方向平行。位元線104耦合到半導體元件1200的相鄰記憶體單元的記憶體元件100。
第21圖繪示在形成位元線104之後的半導體元件1200的上視圖。在第21圖中，用虛線圖示絕緣結構88、金屬閘極74、導電特徵90及記憶體元件100的位置。半導體元件1200包含鄰近第二記憶體單元的第一記憶體單元，其各者包含呈條帶形式的分離的位元線104。每個位元線104橫跨第一區域250及第二區域500並且耦合到記憶體元件100，記憶體元件100電性連接到第一區域250中的一個薄膜電晶體89及第二區域500中的一個薄膜電晶體89。以此方式，半導體元件1200的每個記憶體元件100耦合到彼此並行連接的兩個垂直薄膜電晶體89，垂直薄膜電晶體89為記憶體元件100提供驅動電流。
已經觀察到，提供使用複數個垂直氧化物半導體薄膜電晶體的整合方案具有優點，薄膜電晶體在製造製程的線程後端(BEOL)中(例如，在基板上的互連層中)在低溫下形成並且並行連接作為用於為記憶體技術提供驅動電流的存取電晶體，此低溫可在從約100℃至約350℃的範圍中。例如，僅提供單個電晶體可導致用於驅動記憶體陣列中的MRAM單元的每個MTJ的可用驅動電流不足。提供在線程前端(FEOL)中(例如，在半導體基板的頂面上)形成的電晶體將減少在FEOL中可用的空間量，此空間可能已經用於另一目的並且將導致減少的整合密度。
在一些實施方式中，半導體元件1200在記憶體區域中形成以形成用以儲存資料位元的記憶體陣列。半導體元件1200的每個MRAM記憶體元件100在複數個電性連接的垂直薄膜電晶體89的位元線104與頂部電極84(汲極)之間耦合。MRAM記憶體元件100可係MTJ，此MTJ包含固定磁層、自由磁層及在固定層與自由層之間的穿隧非磁性阻障層。金屬閘極74用作字線，並且薄膜電晶體89的底部電極70(源極)用作源極線。為了寫入資料位元，在金屬閘極74上施加正電壓以開啟薄膜電晶體。在源極線70與位元線104之間施加差分電壓以實現電流流動並且使切換事件能夠在MTJ的自由磁層中發生。為了讀取資料位元，開啟薄膜電晶體89。利用在源極線70與位元線104之間的與寫入操作中相比較小的偏壓，電流穿過每個薄膜電晶體89的頂部電極84及底部電極70流動。穿過電性連接到MTJ的所有薄膜電晶體89流動的總電流藉由MTJ的電阻決定。此電流用於決定將零還是一儲存在記憶體元件100的MTJ中。
在本揭露的替代實施方式中，每個記憶體單元可包含兩個以上的垂直薄膜電晶體89，垂直薄膜電晶體89電性連接到記憶體元件的每個MRAM記憶體元件100。此複數個薄膜電晶體89可彼此並行連接並且可向記憶體元件100提供與單個薄膜電晶體89相比較大的驅動電流。此外，薄膜電晶體89彼此並行連接，此允許減小的電阻同時增加可用驅動電流。以此方式，可用驅動電流可藉由使用呈不同構造的複數個垂直薄膜電晶體客製化。此亦允許為不同類型的替代記憶體技術(諸如例如，PCRAM、RRAM或類似者)提供驅動電流的能力。
第22圖繪示在形成字線接點106之後的半導體元件1200的上視圖。在第22圖中，用虛線圖示絕緣結構88、金屬閘極74、導電特徵90及記憶體元件100的位置。半導體元件1200的每個記憶體單元具有電性連接到兩個垂直薄膜電晶體89的記憶體元件100，垂直薄膜電晶體89為記憶體元件100提供驅動電流。每個記憶體元件100耦合到位元線104。第一區域250中的金屬閘極74及第二區域500中的金屬閘極74藉由絕緣結構88彼此電性絕緣，但藉由字線接點106電性連接到相同參考電壓、正供應電壓或類似者。
第23圖繪示沿著第22圖的線X-X'的剖面圖。第23圖圖示了穿過第二層間介電質77及介電層73延伸以直接接觸第一區域250及第二區域500兩者中的金屬閘極74的頂面的字線接點106的第一部分106A及第二部分106B。第一區域250中的金屬閘極74及第二區域500中的金屬閘極74藉由絕緣結構88彼此電性絕緣，但藉由字線接點106的第一部分106A及第二部分106B電性連接到相同參考電壓、正供應電壓或類似者。
根據一些實施方式，字線接點106的第一部分106A及第二部分106B穿過第二層間介電質77及介電層73形成。用於字線接點106的第一部分106A及第二部分106B的兩個開口穿過第二層間介電質77及介電層73直接在第一區域250及第二區域500中的金屬閘極74之上形成。開口可使用可接受的光微影及蝕刻技術形成。導電材料隨後在開口中形成，此開口可包含銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。可執行平坦化製程(諸如化學機械研磨)以從第二層間介電質77的表面移除過量的導電材料。剩餘的導電材料在開口中形成字線接點106。字線接點106的第一部分106A將第一區域250中的金屬閘極74電性連接到參考電壓、正供應電壓或類似者。字線接點106的第二部分106B將第二區域500中的金屬閘極74電性連接到相同參考電壓、正供應電壓或類似者。
第24A圖繪示根據本揭露的示例實施方式的半導體元件1400的上視圖。半導體元件1400可與第1圖至第23圖的半導體元件1200類似，其中相同元件符號指示使用相同製程形成的相同元件。半導體元件1400包括在列R1、列R2、列R3及列R4及行C1及行C2中佈置的記憶體陣列。儘管在第24A圖中繪示四列及兩行，可形成任何數量的列及行。在第24A圖中，用虛線圖示金屬閘極74、底部電極70、絕緣結構88及記憶體元件100的位置。每行包含多個記憶體單元。每個記憶體元件100電性連接到兩個垂直薄膜電晶體89，垂直薄膜電晶體89為記憶體元件100提供驅動電流。兩個垂直薄膜電晶體89彼此並行連接。在相同列及在相鄰行中的記憶體單元的記憶體元件100共享呈條帶形式的相同位元線104。在相同列中的記憶體單元的薄膜電晶體89電性連接到呈條帶形式的相同底部電極70。在行C1的第一區域750及第二區域1000中的金屬閘極74用作字線並且耦合到第一參考電壓、正供應電壓或類似者，並且在行C2的第三區域1250及第四區域1500中的金屬閘極74用作字線並且耦合到第二參考電壓、正供應電壓或類似者。第一區域750中的金屬閘極74及第二區域1000中的金屬閘極74藉由絕緣結構88彼此電性絕緣，但藉由第一字線接點106電性連接到第一參考電壓、正供應電壓或類似者。第三區域1250中的金屬閘極74及第四區域1500中的金屬閘極74藉由絕緣結構88彼此電性絕緣，但藉由第二字線接點106電性連接到第二參考電壓、正供應電壓或類似者。
第24B圖繪示沿著第24A圖的線Y-Y'的剖面圖並且圖示了半導體元件1400的行C1的第一區域750及第二區域1000及行C2的第三區域1250及第四區域1500。絕緣結構88使行C1中的第一區域750及第二區域1000中的金屬閘極74彼此電性絕緣，並且絕緣結構88進一步將行C2中的第三區域1250及第四區域1500中的金屬閘極74彼此電性絕緣。此外，絕緣結構88亦將行C1的第二區域1000中的金屬閘極74與行C2的第三區域1250中的金屬閘極74電性絕緣。在相同列中並且在相鄰行C1及行C2中的記憶體元件100耦合到相同位元線104。耦合到在相同列中並且在相鄰行C1及行C2中的記憶體元件100的垂直薄膜電晶體89電性連接到相同的底部電極70。在行C1及行C2的每一者中的兩個薄膜電晶體89藉由導電特徵90彼此電性連接並且為每個記憶體元件100提供驅動電流。在行C1的第一區域750及第二區域1000中的金屬閘極74電性連接到第一參考電壓、正供應電壓或類似者，並且在行C2的第三區域1250及第四區域1500中的金屬閘極74電性連接到第二參考電壓、正供應電壓或類似者。
第24C圖繪示半導體元件1400的等效電路示意圖。半導體元件1400係包括複數個記憶體單元的記憶體陣列。每個記憶體單元包含記憶體元件100。熟習此項技術者將容易瞭解記憶體陣列可包括與第24A圖至第24B圖中繪示者相比更多的記憶體元件100以儲存預定量的資料位元，並且可形成任何數量的列及行以滿足替代實施方式的需求。如第24C圖中繪示，記憶體陣列包括以陣列(例如，以列及行)組織的記憶體元件100，並且具有位元線(例如，位元線BL1、位元線BL2)、字線(例如，字線WL1、字線WL2、字線WL3)及源極線(例如，源極線SL1、源極線SL2)。每個記憶體元件100在兩個對應薄膜電晶體89的位元線與頂部電極84(汲極)之間耦合。兩個薄膜電晶體89彼此並行連接。兩個對應薄膜電晶體89的金屬閘極74用作字線，並且對應薄膜電晶體89的底部電極70(源極)用作源極線。穿過兩個對應薄膜電晶體89流動的總電流藉由記憶體元件100的電阻決定，對應薄膜電晶體89電性連接到記憶體元件100。此電流用於決定將零還是一儲存在記憶體元件100內，並且當源極線與位元線之間的電壓較大時寫入記憶體元件100。
第25A圖繪示根據本揭露的示例實施方式的半導體元件1600的上視圖。半導體元件1600可與第24A圖至第24C圖的半導體元件1400類似，其中相同元件符號指示使用相同製程形成的相同元件。半導體元件1600包括以列R5、列R6、列R7及列R8及行C3及行C4佈置的記憶體陣列。在第25A圖中，用虛線圖示金屬閘極74、底部電極70、絕緣結構88及記憶體元件100的位置。儘管在第25A圖中繪示四列及兩行，可形成任何數量的列及行。每行包含多個記憶體單元。每個記憶體元件100電性連接到兩個垂直薄膜電晶體89，垂直薄膜電晶體89為記憶體元件100提供驅動電流。為記憶體元件100提供驅動電流的兩個垂直薄膜電晶體89彼此並行連接並且共享共用的金屬閘極74。在相同列中並且在相鄰行C3及行C4中的記憶體單元的記憶體元件100耦合到呈條帶形式的相同位元線104。在相同列中並且在相鄰行C3及行C4中的記憶體單元的薄膜電晶體89電性連接到呈條帶形式的相同底部電極70。每個底部電極70用作源極線。在第一區域1750中的行C3的金屬閘極74藉由絕緣結構88與在第二區域2000中的行C4的金屬閘極74電性絕緣。在行C1的第一區域1750中的金屬閘極74用作字線並且藉由第一字線接點106耦合到第一參考電壓、正供應電壓或類似者，並且在行C4的第二區域2000中的金屬閘極74用作字線並且藉由第二字線接點106耦合到第二參考電壓、正供應電壓或類似者。
在一些實施方式中，因為為每個記憶體單元的記憶體元件100提供驅動電流的兩個垂直薄膜電晶體89共享共用的金屬閘極74，此簡化了形成字線接點106的形成製程，此字線接點106將金屬閘極74電性連接到參考電壓、正供應電壓或類似者。用於字線接點106的單個開口可穿過第二層間介電質77及介電層73直接在第一區域1750及第二區域2000的每一者中的金屬閘極74之上形成。開口可使用可接受的光微影及蝕刻技術形成。導電材料隨後在開口中形成，此開口可包含銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。當為每個記憶體單元的記憶體元件100提供驅動電流的兩個垂直薄膜電晶體89不共享共用的金屬閘極74(如先前在第22圖至第23圖的實施方式中描述)時，在形成字線接點106期間需要兩個開口將對應於每個薄膜電晶體89的金屬閘極74的部分電性連接到相同參考電壓、正供應電壓或類似者。
第25B圖繪示第25A圖中的線Z-Z'的剖面圖並且圖示了半導體元件1600的行C3的第一區域1750及行C4的第二區域2000。絕緣結構88將行C3的第一區域1750中的金屬閘極74與行C4的第二區域2000中的金屬閘極74電性絕緣。在相同列中並且在相鄰行C3及行C4中的記憶體元件100耦合到相同位元線104。耦合到在相同列中並且在相鄰行C3及行C4中的記憶體元件100的薄膜電晶體89電性連接到相同底部電極70，此底部電極70用作源極線。在行C3及行C4的每一者中的兩個薄膜電晶體89藉由導電特徵90彼此電性連接並且為每個記憶體元件100提供驅動電流。為每個記憶體元件100提供驅動電流的兩個薄膜電晶體89亦共享第一區域1750或第二區域2000中的共用金屬閘極74。在行C3的第一區域1750中的金屬閘極74電性連接到第一參考電壓、正供應電壓或類似者，並且在行C4的第二區域2000中的金屬閘極74電性連接到第二參考電壓、正供應電壓或類似者。
第26圖繪示根據本揭露的示例實施方式的半導體元件1800的剖面圖。半導體元件1800可與第24A圖至第24C圖的半導體元件1400類似，其中相同元件符號指示使用相同製程形成的相同元件。半導體元件1800可包含記憶體陣列，此記憶體陣列包括具有四個垂直薄膜電晶體89的記憶體單元，垂直薄膜電晶體89為記憶體元件100提供驅動電流。儘管在第26圖中繪示並行連接的四個垂直薄膜電晶體89，可形成任何數量的薄膜電晶體89。使用複數個薄膜電晶體89可為記憶體元件100提供與單個薄膜電晶體89相比較大的驅動電流。此外，並行連接的薄膜電晶體89將導致較小電阻，此允許可用驅動電流增加。以此方式，可用驅動電流可藉由使用呈不同構造的複數個垂直薄膜電晶體客製化。此亦允許為不同類型的替代記憶體技術(諸如例如，PCRAM、RRAM或類似者)提供驅動電流的能力。
記憶體元件100藉由導電特徵90電性連接到四個垂直薄膜電晶體89，垂直薄膜電晶體89為記憶體元件100提供驅動電流。向記憶體元件100提供驅動電流的所有薄膜電晶體89電性連接到呈條帶形式的相同底部電極70。向記憶體元件100提供驅動電流的所有薄膜電晶體89亦電性連接到單個位元線104。底部電極70用作源極線。四個垂直薄膜電晶體89共享用作字線的共用金屬閘極74並且藉由字線接點106電性連接到參考電壓、正供應電壓或類似者。由於僅形成單個字線，此可允許字線密度減小，從而釋放可用於另一目的的BEOL中(例如，在互連層中)的空間。例如，半導體元件1800的字線密度可係半導體元件1400(先前在第24A圖至第24C圖中描述)的字線密度的25%。在一些實施方式中，因為為記憶體單元的記憶體元件100提供驅動電流的四個垂直薄膜電晶體89共享共用的金屬閘極74，此簡化了形成字線接點106的形成製程，此字線接點106將金屬閘極74電性連接到參考電壓、正供應電壓或類似者。用於字線接點106的單個開口可穿過第二層間介電質77及介電層73直接在共用金屬閘極74之上形成。開口可使用可接受的光微影及蝕刻技術形成。導電材料隨後在開口中形成，此開口可包含銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。
第27A圖繪示沿著第27B圖的線C-C'截取的半導體元件2200的剖面圖。半導體元件2200包括記憶體單元，此記憶體單元包含耦合到在製造製程的線程後端(BEOL)中形成的複數個處置薄膜電晶體的MTJ。半導體元件2200及半導體元件1200可與上文關於第12圖論述的特徵類似，其中相同特徵使用相同製程形成。此特徵的進一步描述為了清楚而省略。
在第27A圖中，根據一些實施方式圖示了絕緣結構88的形成。根據本揭露的一些實施方式，蝕刻第二層間介電質77、介電層73、金屬閘極74及介電層72以形成溝槽。在一些實施方式中，溝槽可延伸到底部電極70的中間位準。例如，溝槽可藉由使用可接受的光微影及蝕刻技術形成。溝槽可隨後用介電材料填充，此介電材料可係氮化矽、氧化矽、氮氧化矽或類似者，並且可藉由原子層沉積、化學氣相沉積或類似製程形成。其後，可執行平坦化製程(如化學機械研磨)以從第二層間介電質77的表面移除過量的介電材料，以此定義絕緣結構88。絕緣結構88沿著縱向方向延伸，此縱向方向與金屬閘極74的縱向方向垂直。絕緣結構88穿過金屬閘極74延伸並且電性絕緣由絕緣結構88界定的半導體元件2200的第一區域2250中的金屬閘極74的一部分。
第27B圖繪示在形成絕緣結構88之後的半導體元件2200的上視圖。在第27B圖中，用虛線圖示金屬閘極74及薄膜電晶體89的位置。在絕緣結構88之間界定的第一區域2250中的四個薄膜電晶體89共享共用的金屬閘極74，此金屬閘極74用作字線。儘管在第27B圖中繪示四個垂直薄膜電晶體89，可形成任何數量的薄膜電晶體89以滿足替代實施方式的驅動需求。
第27C圖繪示在第27A圖至第27B圖中繪示的結構上沉積的第三層間介電質175的形成。第三層間介電質175可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。第三層間介電質175可由與第一層間介電質75及第二層間介電質77相同的材料形成。
接下來，開口穿過第三層間介電質175及第一層間介電質75形成。開口延伸到第一區域2250中的四個薄膜電晶體89的頂部電極84並且暴露出頂部電極84。開口可藉由可接受的光微影及蝕刻技術(諸如雙鑲嵌圖案化製程)形成。第三層間介電質175中的開口橫跨第一區域2250，並且第一層間介電質75中的開口包括分離的通孔開口，此通孔開口各自延伸到第一區域2250中的頂部電極84。
例如，在雙鑲嵌製程中，導電特徵90隨後在開口中形成。導電特徵90可使用化學氣相沉積、物理氣相沉積(PVD)、電化學電鍍(ECP)、無電電鍍或類似者形成並且可由導電材料形成，諸如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。在開口之上的導電特徵90的過量部分可藉由使用平坦化製程(諸如化學機械研磨)或類似者來移除。平坦化製程可從第三層間介電質175的頂面之上移除過量的導電特徵90。因此，導電特徵90及第三層間介電質175的頂面可大致齊平(例如，在製造容差內)。導電特徵90可被稱為接點、導電線、導電墊、通孔等。導電特徵90電性連接半導體元件2200的第一區域2250中的四個薄膜電晶體89。
第四層間介電質275隨後在導電特徵90及第三層間介電質175上沉積。第四層間介電質275可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。第四層間介電質275可由與第一層間介電質75、第二層間介電質77及第三層間介電質175相同的材料形成。
接下來，根據一些實施方式，接觸通孔96穿過第四層間介電質275形成。接觸通孔96的開口穿過第四層間介電質275形成以暴露出導電特徵90。開口可使用可接受的光微影及蝕刻技術形成。導電材料在開口中形成，此開口可包含氮化鈦、鎢、氮化鉭或類似者。可執行平坦化製程(諸如化學機械研磨)以從第四層間介電質275的表面移除過量的導電材料。剩餘的導電材料在開口中形成接觸通孔96。
記憶體堆疊隨後在第四層間介電質275及接觸通孔96上形成。記憶體堆疊可包含MRAM磁穿隧接面(MTJ)堆疊，此MTJ堆疊可包括固定磁層、自由磁層及在固定磁層與自由磁層之間的穿隧非磁性阻障層。固定磁層及自由磁層中的每一者包含適宜磁性材料，諸如鈷鐵硼(CoFeB)、鈷鐵(CoFe)、鎳鐵(NiFe)、包含鈷/釕或銥/鈷的合成磁性材料或類似者。在一實施方式中，穿隧非磁性阻障層包含氧化鎂(MgO)。每個層可藉由沉積製程形成，諸如化學氣相沉積、物理氣相沉積原子層沉積(ALD)或類似者。
接下來，遮罩層可在記憶體堆疊上沉積。遮罩層可係硬遮罩層，例如包含氮化矽、氮氧化矽或類似者。遮罩層可根據其後在遮罩層上形成的光阻層圖案化，此遮罩層可使用微影方法圖案化。
第27C圖亦繪示藉由使用圖案化的遮罩層作為用於蝕刻記憶體堆疊的蝕刻遮罩來形成記憶體元件100。將遮罩層的圖案轉移到記憶體堆疊。在蝕刻之後，記憶體元件100餘留在第四層間介電質275及接觸通孔96的頂面上。剩餘的遮罩層可隨後藉由適宜方法(例如，電漿清洗)移除。記憶體元件100穿過接觸通孔96及導電特徵90電性連接到第一區域2250中的第四垂直薄膜電晶體89。第四垂直薄膜電晶體89彼此並行連接。儘管將記憶體元件100描述為連接到複數個垂直薄膜電晶體89的MTJ，垂直薄膜電晶體89用作到MTJ的存取電晶體，本揭露的替代實施方式允許將CMOS互連到其他類型的記憶體技術(例如，PCRAM、RRAM或類似者)。
接下來，第五層間介電質375在半導體元件2200上沉積。第五層間介電質375圍繞記憶體元件100。第五層間介電質375可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。第五層間介電質375可由與第一層間介電質75、第二層間介電質77及第三層間介電質175及第四層間介電質275相同的材料形成。第五層間介電質375可隨後藉由使用平坦化製程(諸如化學機械研磨，例如)來減小其厚度。
根據一些實施方式，位元線104隨後在第五層間介電質375中形成。儘管將位元線104繪示為在第五層間介電質375上，位元線104及第五層間介電質375可具有大致齊平(例如，在製造容差內)的頂面。位元線104可包含導電條帶根據實施方式，可形成一個以上的位元線104。溝槽可在第五層間介電質375中形成。溝槽可使用可接受的光微影及蝕刻技術形成。溝槽可隨後使用化學氣相沉積、物理氣相沉積(PVD)、電化學電鍍(ECP)、無電電鍍或類似者用導電材料填充。導電材料可包含材料諸如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。任何過量的導電材料可藉由例如平坦化製程(諸如，化學機械拋光(CMP)製程)移除。位元線104沿著縱向方向延伸，此縱向方向與金屬閘極74的縱向方向平行。位元線104耦合到半導體元件2200的記憶體元件100。
第27D圖繪示在形成記憶體元件100之後並且在形成位元線104之前的半導體元件2200的上視圖。在第27D圖中，用虛線圖示金屬閘極74、薄膜電晶體89、導電特徵90及絕緣結構88的位置。半導體元件2200包含包括記憶體元件100的記憶體單元。四個垂直薄膜電晶體89經圖示為在呈2列及2行(2x2)構造的矩形陣列中佈置並且為記憶體元件100提供驅動電流。在替代實施方式中，可形成呈任何構造的任何數量的薄膜電晶體89。第一區域2250中的四個薄膜電晶體89在絕緣結構88之間界定並且共享共用的金屬閘極74，此金屬閘極74用作字線。
第28圖繪示根據本揭露的示例實施方式的半導體元件2400的上視圖。半導體元件2400可與第27A圖至第27D圖的半導體元件2200類似，其中相同元件符號指示使用相同製程形成的相同元件。半導體元件2400包括以列R9、列R10、列R11及列R12及行C5及行C6佈置的記憶體陣列。儘管在第28圖中繪示四列及兩行，可形成任何數量的列及行。每行包含多個記憶體單元。在第28圖中，用虛線圖示金屬閘極74、薄膜電晶體89、導電特徵90、第一底部電極70A、第二底部電極70B、絕緣結構88及記憶體元件100的位置。每個記憶體元件100電性連接到呈2列及2行(2x2)構造的矩形陣列佈置的四個垂直薄膜電晶體89，垂直薄膜電晶體89以與先前在第27A圖至第27D圖中描述的半導體元件2200類似的方式為記憶體元件100提供驅動電流。第四垂直薄膜電晶體89彼此並行連接。在替代實施方式中，呈不同構造佈置的任何數量的垂直薄膜電晶體89可用於為記憶體元件100提供驅動電流。
為行C5中的記憶體元件100提供驅動電流的行C5中的所有垂直薄膜電晶體89共享共用的金屬閘極74，此金屬閘極74用作字線。為行C6中的記憶體元件100提供驅動電流的行C6中的所有垂直薄膜電晶體89共享共用的金屬閘極74，此金屬閘極74用作字線。在相同列中並且在相鄰行C5及行C6中的記憶體元件100耦合到相同位元線104。耦合到在相同列中並且在相鄰行C5及行C6中的記憶體元件100的每一個記憶體單元的兩個頂部薄膜電晶體89電性連接到呈條帶形式的第一底部電極70A，及耦合到在相同列中並且在相鄰行C5及行C6中的記憶體元件100的每一個記憶體單元的兩個下部薄膜電晶體89電性連接到呈條帶形式的第二底部電極70B。在相同列中並且在相鄰行C5及行C6中的記憶體元件的第一底部電極70A及第二底部電極70B用作源極線並且電性連接到相同參考電壓、正供應電壓或類似者。行C5的共享的金屬閘極74藉由絕緣結構88與行C6的共享的金屬閘極74電性絕緣。行C5的金屬閘極74藉由第一字線接點106耦合到第一參考電壓、正供應電壓或類似者，並且行C6的金屬閘極74藉由第二字線接點106耦合到第二參考電壓、正供應電壓或類似者。
半導體元件2400可具有位元線與字線密度比，此密度比低於半導體元件1400(先前在第24A圖至第24C圖中描述)的位元線與字線密度比。例如，半導體元件2400可具有為半導體元件1400的位元線與字線密度比的50%的位元線與字線密度比。此可釋放BEOL中的空間，此空間可用於另一目的。
第29A圖繪示根據本揭露的示例實施方式的半導體元件2600的剖面圖。半導體元件2600包含具有複數個記憶體單元的記憶體陣列。每個記憶體單元包含MTJ，此MTJ耦合到在製造製程的線程後端(BEOL)中形成的複數個垂直薄膜電晶體。半導體元件2600及半導體元件1200可與上文關於第9圖論述的特徵類似，其中相同特徵使用相同製程形成。此特徵的進一步描述為了清楚而省略。
第一層間介電質75在第9圖中繪示的結構上沉積。第一層間介電質75可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。
接下來，光阻188可在第一層間介電質75上沉積，此光阻188隨後經圖案化以形成期望的圖案。此可例如藉由毯覆式沉積光敏層(例如，經由濺射或類似者)並且經由光微影圖案化光敏層來實現。例如，圖案化光阻188可使用曝光、顯影及/或清洗製程的組合來執行。
第29B圖繪示使用圖案化的光阻188作為用於蝕刻第一層間介電質75及頂部電極84的蝕刻遮罩。將光阻188的圖案轉移到第一層間介電質75及頂部電極84。在蝕刻之後，頂部電極84的部分餘留在半導體層80、閘極介電層76及介電層73的頂面上。剩餘的光阻188可隨後藉由適宜方法(例如，電漿清洗)移除。底部電極70及頂部電極84形成用於每個垂直薄膜電晶體89的源極及汲極。垂直薄膜電晶體89穿過頂部電極84電性連接。第29B圖中繪示的剖面圖圖示了薄膜電晶體89具有由半導體層80製成的通道，此半導體層80包含薄膜氧化物半導體。
第29C圖繪示在第29B圖中繪示的結構上形成第二層間介電質77。第二層間介電質77可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。
第29D圖繪示根據一些實施方式的絕緣結構88的形成。根據本揭露的一些實施方式，蝕刻第二層間介電質77、介電層73、金屬閘極74及介電層72以形成溝槽。在一些實施方式中，溝槽可延伸到底部電極70的中間位準。例如，溝槽可藉由使用可接受的光微影及蝕刻技術形成。溝槽可隨後用介電材料填充，此介電材料可係氮化矽、氧化矽、氮氧化矽或類似者，並且可藉由ALD、CVD或類似製程形成。其後，可執行平坦化製程(諸如化學機械研磨)以從第二層間介電質77的表面移除過量的介電材料，以此定義絕緣結構88。絕緣結構88沿著縱向方向延伸，此縱向方向與金屬閘極74的縱向方向垂直。絕緣結構88穿過金屬閘極74延伸並且電性絕緣由絕緣結構88界定的第一區域3000中的金屬閘極74的一部分。
第29E圖繪示在形成絕緣結構88之後的半導體元件2600的上視圖。在第29E圖中，用虛線圖示金屬閘極74及頂部電極84的位置。第二區域3250中的第一金屬閘極74與第三區域3500中的第二金屬閘極74電性絕緣。第二區域3250中的薄膜電晶體89共享用作第一字線的第一金屬閘極74，並且第三區域3500中的薄膜電晶體89共享用作第二字線的第二金屬閘極74。此外，第二區域3250中的薄膜電晶體89共享第一頂部電極84，並且第三區域3500中的薄膜電晶體89共享第二頂部電極84。
第29F圖繪示根據一些實施方式的穿過第二層間介電質77形成接觸通孔96。接觸通孔96的開口穿過第二層間介電質77形成以暴露出頂部電極84。開口可使用可接受的光微影及蝕刻技術形成。導電材料在開口中形成，此開口可包含氮化鈦、鎢、氮化鉭或類似者。可執行平坦化製程(諸如化學機械研磨)以從第二層間介電質77的表面移除過量的材料。剩餘的導電材料在開口中形成接觸通孔96。在一些實施方式中，在形成導電材料之前，阻障層可在開口中形成。阻障層可包含氮化鈦、氮化鉭或類似者。
接下來，記憶體堆疊在第二層間介電質77及接觸通孔96上形成。記憶體堆疊可包含MRAM磁穿隧接面(MTJ)堆疊，此MTJ堆疊可包括固定磁層、自由磁層及在固定磁層與自由磁層之間的穿隧非磁性阻障層。固定磁層及自由磁層中的每一者包含適宜磁性材料，諸如鈷鐵硼(CoFeB)、鈷鐵(CoFe)、鎳鐵(NiFe)、包含鈷/釕/鈷的合成磁性材料或類似者。在一實施方式中，穿隧非磁性阻障層包含氧化鎂(MgO)。每個層可藉由沉積製程形成，諸如化學氣相沉積、物理氣相沉積原子層沉積(ALD)或類似者。
接下來，遮罩層可在記憶體堆疊上沉積。遮罩層可係硬遮罩層，例如包含氮化矽、氮氧化矽或類似者。遮罩層可根據其後在遮罩層上形成的光阻層圖案化，此遮罩層可使用微影方法圖案化。
接下來，記憶體元件100藉由使用圖案化的遮罩層作為用於蝕刻記憶體堆疊的蝕刻遮罩來形成。將遮罩層的圖案轉移到記憶體堆疊。在蝕刻之後，記憶體元件100餘留在第二層間介電質77及接觸通孔96的頂面上。剩餘的遮罩層可隨後藉由適宜方法(例如，電漿清洗)移除。記憶體元件100電性連接到第一區域3000中的兩個垂直薄膜電晶體89，垂直薄膜電晶體89為記憶體元件100提供驅動電流。兩個薄膜電晶體89彼此並行連接。在一些實施方式中，不執行用於形成導電特徵90(先前在第14圖至第15圖中圖示)所需的步驟，並且為每個記憶體單元的記憶體元件100提供驅動電流的兩個垂直薄膜電晶體89穿過接觸通孔96及頂部電極84電性連接到記憶體元件100。此可簡化用於形成半導體元件2600的製程並且可導致降低的製造成本。
接下來，第三層間介電質175在記憶體元件100及第二層間介電質77上沉積。第三層間介電質175圍繞記憶體元件100。第三層間介電質175可由介電材料形成，並且可藉由任何適宜方法沉積，如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。第三層間介電質175可由與第一層間介電質75及第二層間介電質77相同的材料形成。第三層間介電質175可隨後藉由使用平坦化製程(諸如化學機械研磨，例如)來減小其厚度。
根據一些實施方式，位元線104隨後在第三層間介電質175中形成。位元線104可包含導電條帶。根據實施方式，可形成一個以上的位元線104。儘管將位元線104繪示為在第三層間介電質175上，位元線104及第三層間介電質175可具有大致齊平(例如，在製造容差內)的頂面。溝槽可在第三層間介電質175中形成。溝槽可使用可接受的光微影及蝕刻技術形成。溝槽可隨後使用化學氣相沉積、物理氣相沉積(PVD)、電化學電鍍(ECP)、無電電鍍或類似者用導電材料填充。導電材料可包含材料諸如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。任何過量的導電材料可藉由例如平坦化製程(諸如，化學機械拋光(CMP)製程)移除。位元線104沿著縱向方向延伸，此縱向方向與金屬閘極74的縱向方向平行。每個位元線104耦合到半導體元件2600的記憶體元件100。
第29G圖繪示在形成位元線104之後的半導體元件2600的上視圖。半導體元件2600包含鄰近第二記憶體單元的第一記憶體單元，其各者耦合到呈導電條帶形式的分離的位元線104。在第29G圖中，用虛線圖示金屬閘極74、記憶體元件100、絕緣結構88及頂部電極84的位置。儘管在第29G圖中繪示兩個記憶體單元，可形成任何數量的記憶體單元。記憶體單元的每個記憶體元件100穿過接觸通孔96及頂部電極84電性連接到兩個垂直薄膜電晶體89，垂直薄膜電晶體89為記憶體元件100提供驅動電流。每個記憶體單元的兩個薄膜電晶體89彼此並行連接。第一記憶體單元的兩個薄膜電晶體89電性連接到呈條帶形式的第一底部電極70，並且第二記憶體單元的兩個薄膜電晶體89電性連接到呈條帶形式的第二底部電極70。相鄰記憶體單元的第一底部電極70及第二底部電極70用作源極線。在第二區域3250中的第一金屬閘極74用作第一字線並且藉由第一字線接點106電性連接到第一參考電壓、正供應電壓或類似者，及在第三區域3500中的第二金屬閘極74用作第二字線並且藉由第二字線接點106電性連接到第二參考電壓、正供應電壓或類似者。
第30A圖繪示半導體元件2800的剖面圖。半導體元件2800可與第28圖的半導體元件2400類似，其中相同元件符號指示使用相同製程形成的相同元件。根據一些實施方式，底部電極70在絕緣材料60中形成。底部電極70可呈一或多個導電條帶的形式，此導電條帶經圖案化以形成到四個垂直薄膜電晶體89的並行電性連接，垂直薄膜電晶體89向每個記憶體單元的每個記憶體元件100提供驅動電流。溝槽在絕緣材料60中形成。溝槽可使用可接受的光微影及蝕刻技術形成。導電材料65可隨後使用化學氣相沉積、物理氣相沉積(PVD)、原子層沉積(ALD)、電化學電鍍(ECP)、無電電鍍或類似者在溝槽中沉積。導電材料65可由導電材料形成，諸如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合、上述之多層或類似者。
可執行平坦化製程(諸如化學機械研磨)以從絕緣材料60的表面移除過量的導電材料65。剩餘的導電材料65在溝槽中形成底部電極70。
導電金屬閘極74隨後在介電層72中形成。介電層72在底部電極70上形成，並且可包含藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他適宜製程形成的氧化矽或氮化物(例如，氮化矽或氮碳化矽或類似者)、氮氧化物或類似者。接下來，溝槽穿過介電層72形成。溝槽可藉由可接受的光微影及蝕刻技術(諸如鑲嵌圖案化製程)形成。導電材料可隨後在溝槽中沉積以形成導電金屬閘極74。金屬閘極74可包含含金屬材料，諸如銅、鋁、鈦、鉭、鎢、鉑、鎳、鉻、釕、氮化鈦、氮化鉭、上述之組合或類似者並且可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他適宜製程形成。可執行平坦化製程(諸如化學機械研磨)以從介電層72的表面移除過量的導電材料。剩餘的導電材料在溝槽中形成金屬閘極74。介電層73隨後在金屬閘極74及介電層72上形成並且可由與介電層72類似的材料及以類似方式形成。介電層72可具有與介電層73相同或不同的材料組成。
接下來，開口180可在介電層73、導電金屬閘極74、介電層72及底部電極70中形成。開口180可使用可接受的光微影及蝕刻技術形成。例如，異向性蝕刻可用於形成開口180，開口180延伸穿過介電層73、金屬閘極74、介電層72、並且延伸到底部電極70中。在形成開口180之後，暴露出底部電極70的頂面。例如，第30B圖繪示在每個底部電極70上形成四個開口180以便暴露出底部電極70的頂面之後的半導體元件2800的上視圖。在第30B圖中，以虛線圖示底部電極70的位置。儘管圖示了形成到四個垂直薄膜電晶體89的並行連接的每個底部電極70，在替代實施方式中，底部電極70可形成到任何數量的垂直薄膜電晶體89的並行連接。
第30C圖繪示根據本揭露的示例實施方式的半導體元件2800的上視圖。半導體元件2800包括以列R13、列R14、列R15及列R16及行C7及行C8佈置的記憶體陣列。儘管在第30C圖中繪示四列及兩行，可形成任何數量的列及行。在第30C圖中，用虛線圖示金屬閘極74、記憶體元件100、薄膜電晶體89、底部電極70、絕緣結構88及導電特徵90的位置。每個記憶體元件100電性連接到呈2列及2行(2x2)構造的矩形陣列佈置的四個垂直薄膜電晶體89，垂直薄膜電晶體89以與先前在第27A圖至第27D圖中描述者類似的方式為記憶體元件100提供驅動電流。在替代實施方式中，呈不同構造佈置的任何數量的垂直薄膜電晶體89可用於為每個記憶體元件100提供驅動電流。
為行C7中的記憶體元件100提供驅動電流的行C7中的所有垂直薄膜電晶體89共享第一區域3750中的共用金屬閘極74。為行C8中的記憶體元件100提供驅動電流的行C8中的所有垂直薄膜電晶體89共享第二區域4000中的共用金屬閘極74。在相同列中並且在相鄰行C7及行C8中的記憶體元件100耦合到相同位元線104。耦合到在相同列中並且在相鄰行C7及行C8中的記憶體元件100的每一個記憶體單元的所有四個薄膜電晶體89電性連接到呈導電條帶形式的相同底部電極70。每個底部電極70用作源極線。此可簡化用於形成半導體元件2800的製程並且可降低製造成本。在行C7的第一區域3750中共享的金屬閘極74藉由絕緣結構88與在行C8的第二區域4000中共享的金屬閘極74電性絕緣。在行C7的第一區域3750中的金屬閘極74用作第一字線並且藉由第一字線接點106電性連接到第一參考電壓、正供應電壓或類似者，並且在行C8的第二區域4000中的金屬閘極74用作第二字線並且藉由第二字線接點106電性連接到第二參考電壓、正供應電壓或類似者。
半導體元件2800可具有位元線與字線密度比，此密度比低於半導體元件1400(先前在第24A圖至第24C圖中圖示)的位元線與字線密度比。例如，半導體元件2800可具有為半導體元件1400的位元線與字線密度比的50%的位元線與字線密度比。此可釋放BEOL中的空間，此空間可用於另一目的。
第31圖繪示半導體元件3200的剖面圖。半導體元件3200可與第25A圖至第25B圖的半導體元件1600類似，其中相同元件符號指示使用相同製程形成的相同元件。半導體元件3200包含單塊整合的多堆疊記憶體元件，此記憶體元件3200包含在基板50上垂直堆疊以形成複數個儲存單元列的兩個或多個儲存單元。每個儲存單元可包含記憶體陣列，此記憶體陣列包括半導體元件1600(先前在第25A圖至第25B圖中圖示)。在替代實施方式中，單塊整合的多堆疊記憶體元件可包含垂直堆疊以形成複數個儲存單元列的兩個或多個其他記憶體陣列。
最底部儲存單元710包含半導體元件1600，此半導體元件1600包括在基板50上形成的記憶體陣列。基板50可係半導體基板，諸如主體半導體、絕緣體上半導體(SOI)基板或類似者，此半導體基板可係摻雜(例如，用p型或n型摻雜劑)或未摻雜的。基板50可係晶圓，諸如矽晶圓。通常，SOI基板係在絕緣體層上形成的一層半導體材料。絕緣體層可係例如埋入之氧化物(BOX)層、氧化矽層或類似者。絕緣體層在基板(通常為矽或玻璃基板)上提供。亦可使用其他基板，諸如多層或梯度基板。在一些實施方式中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括鍺矽、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或上述之組合。
在一些實施方式中，在線程前端(FEOL)處(例如，在基板50的頂面上)不存在主動元件(例如，電晶體)。在本揭露的一些實施方式中，基板50可包含邏輯區域，此邏輯區域包含在半導體基板上形成的一或多個邏輯元件(例如，用於整合到邏輯電路、包含MTJ的電阻器元件或類似者中的主動元件)。邏輯區域可在FEOL製造製程中形成。其後，記憶體陣列的MRAM單元可隨後在BEOL製造製程中的邏輯區域上形成。
一旦形成最底部儲存單元710，其後的儲存單元(例如，儲存單元720、儲存單元730...)可在最底部儲存單元710上垂直堆疊及結合。儲存單元720可包含記憶體陣列，此記憶體陣列包括在最底部儲存單元710的第五層間介電質375及位元線104上形成的絕緣材料60。絕緣材料60可係氧化物，諸如氧化矽、氮化物、類似者或上述之組合，並且可藉由化學氣相沉積CVD製程或類似者形成。可使用藉由任何可接受製程形成的其他絕緣材料。重複儲存單元720的形成方式，用於形成多堆疊記憶體的其後垂直堆疊的儲存單元。任何數量的垂直堆疊的儲存單元可包括在多堆疊記憶體中。
第31圖亦圖示了每個儲存單元(例如，儲存單元710、儲存單元720、儲存單元730…)係可呈列及行佈置的記憶體陣列。在第31圖中，儘管圖示了在每個儲存單元(例如，儲存單元710、儲存單元720、儲存單元730…)的每個列中的兩個記憶體單元，包含任何數量的記憶體單元的任何數量的列可在每個儲存單元中形成。此外，包含任何數量的記憶體單元的任何數量的行可在每個儲存單元中形成。每列包含複數個記憶體單元，其中每個記憶體單元包括記憶體元件100。在每個儲存單元的相同列中的記憶體元件100耦合到單個位元線104。耦合到儲存單元的每列的記憶體元件100的薄膜電晶體89電性連接到單個底部電極70，此底部電極70用作源極線。為儲存單元的每個記憶體元件100提供驅動電流的兩個垂直薄膜電晶體89彼此並行連接並且亦共享共用的金屬閘極74。在每個儲存單元的第一區域4250中的金屬閘極74用作第一字線，並且在每個儲存單元的第二區域4500中的金屬閘極74用作第二字線。不同儲存單元(例如，儲存單元710、儲存單元720、儲存單元730…)的位元線104、字線及源極線係在BEOL的不同位準中。為了將位元線104、金屬閘極74(字線)及底部電極70(源極線)電性連接到不同參考電壓、正供應電壓或類似者，階梯佈線用於形成梯田結構，此梯田結構暴露出呈階梯圖案的每個儲存單元的位元線104、金屬閘極74(字線)及底部電極(源極線)。
本揭露的實施方式具有一些有利特徵。在製造製程的線程後端(BEOL)中在低溫下形成並行連接的複數個氧化物半導體垂直薄膜電晶體作為用於為記憶體技術提供驅動電流的存取電晶體可包括允許客製化元件參數(諸如驅動電流)的能力，從而允許滿足對驅動不同類型的記憶體技術的需求的能力並且降低製造成本。較高的可用驅動電流可藉由使用呈不同構造的複數個垂直薄膜電晶體來實現。氧化物半導體薄膜電晶體具有由與基於矽的電晶體相比相對較低的洩漏電流及較高的開關比表徵的通道材料。此外，由於記憶體陣列在BEOL(例如，在互連層中)而非線程前端(FEOL)(例如，在半導體基板的頂面上)處形成，FEOL中的額外空間可用於另一目的並且由此允許較高整合密度。另外，實施方式亦允許經由使用單塊整合來在BEOL中形成多堆疊記憶體陣列。
根據一實施方式，一種半導體元件包括：第一介電層，在基板上；以及第一存取電晶體及第二存取電晶體，在記憶體陣列的記憶體單元中，第一存取電晶體及第二存取電晶體各自包括：底部電極，在第一介電層中；導電閘極，在第二介電層中，其中第二介電層在底部電極及第一介電層上；通道區域，穿過導電閘極延伸以接觸底部電極；以及頂部電極，在通道區域上。在一實施方式中，通道區域包括薄膜氧化物半導體。在一實施方式中，通道區域包括氧化銦鎵(IGO)、氧化鋅(ZnO)、氧化銦鎵鋅(IGZO)或氧化銦鎢(IWO)。在一實施方式中，半導體元件進一步包括在通道區域的側壁上的閘極介電層，閘極介電層在通道區域與導電閘極之間。在一實施方式中，當第一存取電晶體處於開啟狀態時，在第一存取電晶體的相應通道區域中的電流在與第一存取電晶體的相應底部電極的頂面垂直的方向上行進。在一實施方式中，半導體元件進一步包括將第一存取電晶體的導電閘極與第二存取電晶體的導電閘極電性絕緣的絕緣結構。在一實施方式中，第一存取電晶體的導電閘極係第一字線的一部分並且第二存取電晶體的導電閘極係第二字線的一部分。在一實施方式中，半導體元件進一步包括將第一存取電晶體的導電閘極及第二存取電晶體的導電閘極電性連接到相同參考電壓的字線接點。在一實施方式中，第一存取電晶體的底部電極連接到第二存取電晶體的底部電極；以及導電接點將第一存取電晶體的頂部電極電性連接到第二存取電晶體的頂部電極。在一實施方式中，導電接點將第一存取電晶體及第二存取電晶體電性連接到磁穿隧接面(MTJ)。
根據又一實施方式，一種半導體元件包括：在基板上的記憶體陣列，記憶體陣列包括第一磁穿隧接面(MTJ)堆疊及第二MTJ堆疊；第一存取電晶體及第二存取電晶體，電性連接到第一MTJ堆疊；第三存取電晶體及第四存取電晶體，電性連接到第二MTJ堆疊，其中第一、第二、第三及第四存取電晶體的每一者的通道區域包括薄膜氧化物半導體，其中第一、第二、第三及第四存取電晶體的相應通道內區域各自接觸第一源極線；以及位元線，耦合到第一MTJ堆疊及第二MTJ堆疊。在一實施方式中，半導體元件進一步包括：第一頂部電極，在第一存取電晶體及第二存取電晶體的通道區域上；以及第二頂部電極，在第三存取電晶體及第四存取電晶體的通道區域上。在一實施方式中，半導體元件進一步包括：第一及第二存取電晶體的第一導電閘極，其中第一導電閘極係第一字線的一部分，其中第一字線電性連接到第一參考電壓；以及第三及第四存取電晶體的第二導電閘極，其中第二導電閘極係第二字線的一部分，其中第二字線電性連接到第二參考電壓。在一實施方式中，半導體元件進一步包括：第五存取電晶體及第六存取電晶體，電性連接到第一MTJ堆疊；以及第七存取電晶體及第八存取電晶體，電性連接到第二MTJ堆疊，其中第五、第六、第七及第八存取電晶體的通道區域接觸第二源極線。在一實施方式中，第一源極線及第二源極線電性連接到相同參考電壓。在一實施方式中，半導體元件進一步包括：第五存取電晶體及第六存取電晶體，電性連接到第一MTJ堆疊；以及第七存取電晶體及第八存取電晶體，電性連接到第二MTJ堆疊，其中第五、第六、第七及第八存取電晶體的通道區域接觸第一源極線。
根據一實施方式，一種方法包括：在半導體基板上沉積隔離層；在隔離層中形成底部電極層；在底部電極層及隔離層上沉積第一介電層；在第一介電層中形成導電閘極層；在導電閘極層及第一介電層上沉積第二介電層；穿過第二介電層、導電閘極層及第一介電層蝕刻以形成暴露出底部電極層的頂面的複數個開口；在複數個開口中沉積氧化物半導體層以形成存取電晶體的通道區域；以及將存取電晶體耦合到一或多個磁穿隧接面(MTJ)。在一實施方式中，一種方法進一步包括：在通道區域及第二介電層上形成頂部電極層；以及圖案化頂部電極層，使得頂部電極層的部分餘留在通道區域及第二介電層上。在一實施方式中，沉積氧化物半導體層包括小於350℃的處理溫度。在一實施方式中，方法進一步包括：在導電閘極層的側壁及第二介電層的頂面上的複數個開口中沉積閘極介電層；以及移除在第二介電層的頂面上的閘極介電層的水平部分。
前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的樣態。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程與結構的基礎，以實現與本文介紹的實施方式相同的目的與/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神與範圍，並且在不脫離本揭露的精神與範圍的情況下，它們可以在這裡進行各種改變，替換與變更。
50:基板 60:絕緣材料 65:導電材料 70:底部電極,源極線 70A:第一底部電極 70B:第二底部電極 72:介電層 73:介電層 74:金屬閘極 75:第一層間介電質 76:閘極介電層 77:第二層間介電質 80:半導體層 84:頂部電極 88:絕緣結構 89:薄膜電晶體 90:導電特徵 96:接觸通孔 98:記憶體堆疊 98A:固定磁層 98B:穿隧非磁性阻障層 98C:自由磁層 100:記憶體元件 103:遮罩層 104:位元線 106:字線接點 106A:第一部分 106B:第二部分 175:第三層間介電質 176:開口 180:開口 188:光阻 250:第一區域 275:第四層間介電質 375:第五層間介電質 500:第二區域 710:儲存單元 720:儲存單元 730:儲存單元 750:第一區域 1000:第二區域 1200:半導體元件 1250:第三區域 1400:半導體元件 1500:第四區域 1600:半導體元件 1750:第一區域 1800:半導體元件 2000:第二區域 2200:半導體元件 2250:第一區域 2400:半導體元件 2600:半導體元件 2800:半導體元件 3000:第一區域 3200:半導體元件 3250:第二區域 3500:第三區域 3750:第一區域 4000:第二區域 4250:第一區域 4500:第二區域 A-A':線 B-B':線 BL1:位元線 BL2:位元線 C-C':線 C1:行 C2:行 C3:行 C4:行 C5:行 C6:行 C7:行 C8:行 H1:高度 R1:列 R2:列 R3:列 R4:列 R5:列 R6:列 R7:列 R8:列 R9:列 R10:列 R11:列 R12:列 R13:列 R14:列 R15:列 R16:列 SL1:源極線 SL2:源極線 WL1:字線 WL2:字線 WL3:字線 X-X':線 Y-Y':線 Z-Z':線
當結合隨附諸圖閱讀時，得自以下詳細描述最佳地理解本揭露之一實施方式。應強調，根據工業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖至第23圖係根據一些實施方式之在製造半導體元件時中間階段的各種視圖。 第24A圖繪示根據一實施方式之半導體元件的上視圖。 第24B圖繪示根據一實施方式之第24A圖中繪示的半導體元件的剖面圖。 第24C圖繪示根據一實施方式之第24A圖至第24B圖中繪示的半導體元件的示意圖。 第25A圖繪示根據一實施方式之半導體元件的上視圖。 第25B圖繪示根據一實施方式之第25A圖中繪示的半導體元件的剖面圖。 第26圖繪示根據一實施方式之半導體元件的剖面圖。 第27A圖至第27D圖係根據一些實施方式之在製造半導體元件時中間階段的各種視圖。 第28圖繪示根據一實施方式之半導體元件的上視圖。 第29A圖至第29G圖係根據一些實施方式之在製造半導體元件時中間階段的各種視圖。 第30A圖至第30B圖係根據一些實施方式之在製造半導體元件時中間階段的各種視圖。 第30C圖繪示根據一實施方式之第30A圖至第30B圖中繪示的半導體元件的上視圖。 第31圖繪示根據一實施方式之半導體元件的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
60:絕緣材料
70:底部電極
72:介電層
73:介電層
74:金屬閘極
75:第一層間介電質
76:閘極介電質
77:第二層間介電質
80:半導體層
84:頂部電極
88:絕緣結構
89:薄膜電晶體
90:導電特徵
96:接觸通孔
100:記憶體元件
104:位元線
175:第三層間介電質
275:第四層間介電質
375:第五層間介電質
750:第一區域
1000:第二區域
1250:第三區域
1400:半導體元件
1500:第四區域
C1:行
C2:行

Claims (20)

  1. 一種半導體元件，包含： 一第一介電層，在一基板上；以及 一第一存取電晶體及一第二存取電晶體，在一記憶體陣列的一記憶體單元中，該第一存取電晶體及該第二存取電晶體各自包含： 一底部電極，在該第一介電層中； 一導電閘極，在一第二介電層中，其中該第二介電層在該底部電極及該第一介電層上； 一通道區域，延伸穿過該導電閘極以接觸該底部電極；以及 一頂部電極，在該通道區域上。
  2. 如請求項1所述之半導體元件，其中該通道區域包含薄膜氧化物半導體。
  3. 如請求項1所述之半導體元件，其中該通道區域包含氧化銦鎵、氧化鋅、氧化銦鎵鋅或氧化銦鎢。
  4. 如請求項1所述之半導體元件，進一步包含在該通道區域的側壁上的一閘極介電層，該閘極介電層在該通道區域與該導電閘極之間。
  5. 如請求項1所述之半導體元件，其中當該第一存取電晶體處於開啟狀態時，在該第一存取電晶體的一相應通道區域中的電流在與該第一存取電晶體的相應底部電極的頂面垂直的方向上行進。
  6. 如請求項1所述之半導體元件，進一步包含將該第一存取電晶體的該導電閘極與該第二存取電晶體的該導電閘極電性絕緣的一絕緣結構。
  7. 如請求項6所述之半導體元件，其中該第一存取電晶體的該導電閘極係第一字線的一部分並且該第二存取電晶體的該導電閘極係第二字線的一部分。
  8. 如請求項7所述之半導體元件，進一步包含將該第一存取電晶體的該導電閘極及該第二存取電晶體的該導電閘極電性連接到相同參考電壓的字線接點。
  9. 如請求項1所述之半導體元件，其中： 該第一存取電晶體的底部電極連接到該第二存取電晶體的底部電極；以及 一導電接點將該第一存取電晶體的頂部電極電性連接到該第二存取電晶體的頂部電極。
  10. 如請求項9所述之半導體元件，其中該導電接點將該第一存取電晶體及該第二存取電晶體電性連接到磁穿隧接面。
  11. 一種半導體元件，包含： 一記憶體陣列，在一基板上，該記憶體陣列包含： 一第一磁穿隧接面堆疊及一第二磁穿隧接面堆疊； 一第一存取電晶體及一第二存取電晶體，電性連接到該第一磁穿隧接面堆疊； 一第三存取電晶體及一第四存取電晶體，電性連接到該第二磁穿隧接面堆疊，其中該些第一、第二、第三及第四存取電晶體的每一者的一通道區域包含一薄膜氧化物半導體，其中該些第一、第二、第三及第四存取電晶體的複數個相應通道區域各自接觸一第一源極線；以及 一位元線，耦合到該第一磁穿隧接面堆疊及該第二磁穿隧接面堆疊。
  12. 如請求項11所述之半導體元件，進一步包含： 一第一頂部電極，在該第一存取電晶體及該第二存取電晶體的複數個通道區域上；以及 一第二頂部電極，在該第三存取電晶體及該第四存取電晶體的複數個通道區域上。
  13. 如請求項12所述之半導體元件，進一步包含： 該第一及該第二存取電晶體的一第一導電閘極，其中該第一導電閘極係一第一字線的一部分，其中該第一字線電性連接到一第一參考電壓；以及 該第三及該第四存取電晶體的一第二導電閘極，其中該第二導電閘極係一第二字線的一部分，其中該第二字線電性連接到一第二參考電壓。
  14. 如請求項13所述之半導體元件，進一步包含： 一第五存取電晶體及一第六存取電晶體，電性連接到該第一磁穿隧接面堆疊；以及 一第七存取電晶體及一第八存取電晶體，電性連接到該第二磁穿隧接面堆疊，其中該些第五、第六、第七及第八存取電晶體的複數個通道區域接觸一第二源極線。
  15. 如請求項14所述之半導體元件，其中該第一源極線及該第二源極線電性連接到相同參考電壓。
  16. 如請求項13所述之半導體元件，進一步包含： 一第五存取電晶體及一第六存取電晶體，電性連接到該第一磁穿隧接面堆疊；以及 一第七存取電晶體及一第八存取電晶體，電性連接到該第二磁穿隧接面堆疊，其中該些第五、第六、第七及第八存取電晶體的複數個通道區域接觸該第一源極線。
  17. 一種半導體元件的形成方法，包含： 在一半導體基板上沉積一隔離層； 在該隔離層中形成一底部電極層； 在該底部電極層及該隔離層上沉積一第一介電層； 在該第一介電層中形成一導電閘極層； 在該導電閘極層及該第一介電層上沉積一第二介電層； 穿過該第二介電層、該導電閘極層及該第一介電層蝕刻以形成暴露出該底部電極層的複數個頂面的多個開口； 在該些開口中沉積一氧化物半導體層以形成複數個存取電晶體的複數個通道區域；以及 將該些存取電晶體耦合到一或多個磁穿隧接面。
  18. 如請求項17所述之方法，進一步包含： 在該些通道區域及該第二介電層上形成一頂部電極層；以及 圖案化該頂部電極層，使得該頂部電極層的複數個部分餘留在該些通道區域及該第二介電層上。
  19. 如請求項17所述之方法，其中沉積該氧化物半導體層包含小於350℃的處理溫度。
  20. 如請求項17所述之方法，進一步包含： 在該導電閘極層的側壁及該第二介電層的一頂面上的該些開口中沉積一閘極介電層；以及 移除在該第二介電層的該頂面上的該閘極介電層的水平部分。
TW110125386A 2021-04-23 2021-07-09 半導體元件 TW202243112A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/238,678 2021-04-23
US17/238,678 US20220344402A1 (en) 2021-04-23 2021-04-23 Memory device and methods of forming same

Publications (1)

Publication Number Publication Date
TW202243112A true TW202243112A (zh) 2022-11-01

Family

ID=82972763

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110125386A TW202243112A (zh) 2021-04-23 2021-07-09 半導體元件

Country Status (3)

Country Link
US (2) US20220344402A1 (zh)
CN (1) CN114975510A (zh)
TW (1) TW202243112A (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606263B1 (en) * 2002-04-19 2003-08-12 Taiwan Semiconductor Manufacturing Company Non-disturbing programming scheme for magnetic RAM
CN109461756B (zh) * 2017-09-06 2021-05-14 中国科学院微电子研究所 Mram及其制造方法及包括mram的电子设备

Also Published As

Publication number Publication date
US20230389336A1 (en) 2023-11-30
US20220344402A1 (en) 2022-10-27
CN114975510A (zh) 2022-08-30

Similar Documents

Publication Publication Date Title
CN110875352B (zh) 集成电路、mram单元和用于制造存储器件的方法
US20210351345A1 (en) Techniques for mram mtj top electrode connection
US11437433B2 (en) Techniques for MRAM top electrode via connection
US9583167B2 (en) Low power memory cell with high sensing margin
US20200020848A1 (en) Techniques for mram mtj top electrode to metal layer interface including spacer
US11133044B2 (en) Interleaved routing for MRAM cell selection
CN113140588A (zh) 存储器件及其制造方法
US20220231026A1 (en) Hybrid memory device and method of forming the same
JP2011233835A (ja) 半導体記憶装置およびその製造方法
US20230329005A1 (en) Memory device, semiconductor device, and method of fabricating semiconductor device
CN113380850A (zh) 存储器器件及其制造方法
KR20220000341A (ko) 메모리 어레이 접촉 구조
TW202236709A (zh) 記憶體元件
US20230345740A1 (en) High-density memory device with planar thin film transistor (tft) selector and methods for making the same
US20220093684A1 (en) Techniques for mram mtj top electrode to via interface
TWI807394B (zh) 半導體裝置以及其製造方法
TW202243112A (zh) 半導體元件
TW202310359A (zh) 記憶體單元
CN111029363B (zh) 一种电阻式存储器及其制备方法
US20240113043A1 (en) Embedded memory device with reduced plasma-induced damage and methods of forming the same
US20230157032A1 (en) Bit-line resistance reduction
TW202303949A (zh) 記憶體裝置以及其形成方法