CN114975510A

CN114975510A - 半导体元件及其形成方法

Info

Publication number: CN114975510A
Application number: CN202110856541.4A
Authority: CN
Inventors: 王晨晨; 杨世海; 林佑明; 徐志安
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2021-04-23
Filing date: 2021-07-28
Publication date: 2022-08-30
Also published as: US20220344402A1; TW202243112A; US20230389336A1

Abstract

一种半导体元件及其形成方法，在一实施方式中，一种半导体元件包括在基板上的第一介电层及在记忆体阵列的记忆体单元中的第一存取晶体管及第二存取晶体管，第一存取晶体管及第二存取晶体管各自包括：底部电极，在第一介电层中；导电栅极，在第二介电层中，其中第二介电层在底部电极及第一介电层上；通道区域，穿过导电栅极延伸以接触底部电极；以及顶部电极，在通道区域上。

Description

半导体元件及其形成方法

技术领域

本揭露是关于一种半导体元件及一种半导体元件的形成方法。

背景技术

半导体记忆体在集成电路中用于电子应用，举例而言，包括无线电、电视、电话以及个人计算装置。半导体记忆体包括两种主要类别。一种是挥发性记忆体；另一种是非挥发性记忆体。挥发性记忆体包括随机存取记忆体(RAM)，此随机存取记忆体可进一步分为两个子类别，静态随机存取记忆体(SRAM)及动态随机存取记忆体(DRAM)。SRAM及DRAM皆是挥发性，此是因为当未被供电时SRAM及DRAM将损失其储存的信息。另一方面，非挥发性记忆体可保存其储存的数据。一种非挥发性半导体记忆体的类型是磁阻随机存取记忆体(MRAM)，此MRAM涉及结合半导体技术及磁性材料与元件的自旋电子装置。电子穿过其磁矩的自旋用于指示位元值。MRAM单元通常包括磁穿隧接面(MTJ)堆叠，此MTJ堆叠包括固定磁层、自由磁层及在固定层与自由层之间的穿隧非磁性阻障层。

发明内容

根据本揭露一实施方式，一种半导体元件包括在基板上的第一介电层及在记忆体阵列的记忆体单元中的第一存取晶体管及第二存取晶体管，第一存取晶体管及第二存取晶体管各自包括：底部电极，在第一介电层中；导电栅极，在第二介电层中，其中第二介电层在底部电极及第一介电层上；通道区域，穿过导电栅极延伸以接触底部电极；以及顶部电极，在通道区域上。

根据本揭露一实施方式，一种半导体元件包括记忆体阵列。记忆体阵列在基板上。记忆体阵列包括第一磁穿隧接面堆叠、第二磁穿隧接面堆叠、第一存取晶体管、第二存取晶体管、第三存取晶体管、第四存取晶体管以及位元线。第一存取晶体管及第二存取晶体管电性连接到第一磁穿隧接面堆叠。第三存取晶体管及第四存取晶体管电性连接到第二磁穿隧接面堆叠。第一、第二、第三及第四存取晶体管的每一者的通道区域包括薄膜氧化物半导体。第一、第二、第三及第四存取晶体管的相应通道区域各自接触第一源极线。位元线耦合到第一磁穿隧接面堆叠及第二磁穿隧接面堆叠。

根据本揭露一实施方式，一种半导体元件的形成方法包括：在半导体基板上沉积隔离层；在隔离层中形成底部电极层；在底部电极层及隔离层上沉积第一介电层；在第一介电层中形成导电栅极层；在导电栅极层及第一介电层上沉积第二介电层；穿过第二介电层、导电栅极层及第一介电层蚀刻以形成暴露出底部电极层的顶面的多个开口；在开口中沉积氧化物半导体层以形成存取晶体管的通道区域；以及将存取晶体管耦合到一或多个磁穿隧接面。

附图说明

当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施方式。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。

图1至图23是根据一些实施方式的在制造半导体元件时中间阶段的各种视图；

图24A绘示根据一实施方式的半导体元件的上视图；

图24B绘示根据一实施方式的图24A中绘示的半导体元件的剖面图；

图24C绘示根据一实施方式的图24A至图24B中绘示的半导体元件的示意图；

图25A绘示根据一实施方式的半导体元件的上视图；

图25B绘示根据一实施方式的图25A中绘示的半导体元件的剖面图；

图26绘示根据一实施方式的半导体元件的剖面图；

图27A至图27D是根据一些实施方式的在制造半导体元件时中间阶段的各种视图；

图28绘示根据一实施方式的半导体元件的上视图；

图29A至图29G是根据一些实施方式的在制造半导体元件时中间阶段的各种视图；

图30A至图30B是根据一些实施方式的在制造半导体元件时中间阶段的各种视图；

图30C绘示根据一实施方式的图30A至图30B中绘示的半导体元件的上视图；

图31绘示根据一实施方式的半导体元件的剖面图。

【符号说明】

50:基板

60:绝缘材料

65:导电材料

70:底部电极,源极线

70A:第一底部电极

70B:第二底部电极

72:介电层

73:介电层

74:金属栅极

75:第一层间介电质

76:栅极介电层

77:第二层间介电质

80:半导体层

84:顶部电极

88:绝缘结构

89:薄膜晶体管

90:导电特征

96:接触通孔

98:记忆体堆叠

98A:固定磁层

98B:穿隧非磁性阻障层

98C:自由磁层

100:记忆体元件

103:遮罩层

104:位元线

106:字线接点

106A:第一部分

106B:第二部分

175:第三层间介电质

176:开口

180:开口

188:光阻

250:第一区域

275:第四层间介电质

375:第五层间介电质

500:第二区域

710:储存单元

720:储存单元

730:储存单元

750:第一区域

1000:第二区域

1200:半导体元件

1250:第三区域

1400:半导体元件

1500:第四区域

1600:半导体元件

1750:第一区域

1800:半导体元件

2000:第二区域

2200:半导体元件

2250:第一区域

2400:半导体元件

2600:半导体元件

2800:半导体元件

3000:第一区域

3200:半导体元件

3250:第二区域

3500:第三区域

3750:第一区域

4000:第二区域

4250:第一区域

4500:第二区域

A-A':线

B-B':线

BL1:位元线

BL2:位元线

C-C':线

C1:列

C2:列

C3:列

C4:列

C5:列

C6:列

C7:列

C8:列

H1:高度

R1:行

R2:行

R3:行

R4:行

R5:行

R6:行

R7:行

R8:行

R9:行

R10:行

R11:行

R12:行

R13:行

R14:行

R15:行

R16:行

SL1:源极线

SL2:源极线

WL1:字线

WL2:字线

WL3:字线

X-X':线

Y-Y':线

Z-Z':线

具体实施方式

以下揭露的实施方式内容提供了用于实施所提供的标的的不同特征的许多不同实施方式，或实施方式。下文描述了组件及排列的特定实施方式以简化本案。当然，该些实施方式仅为实施方式且并不意欲作为限制。可预期其他组件、值、操作、材料、布置或其类似者的特定实施方式。例如在以下描述中的第一特征在第二特征之上或上的形式可包含其中第一特征与第二特征直接接触形成的实施方式，且亦可包含其中可于第一特征与第二特征之间形成额外特征，以使得第一特征与第二特征可不直接接触的实施方式。此外，本案可在各个实施方式中重复元件符号及/或字母。此重复为用于简便与清晰的目的，且其本身不表示所论述的各种实施方式及/或配置之间的关系。

此外，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的配向外，还涵盖在使用或操作中装置的不同配向。装置可经其他方式配向(旋转90度或其他配向)，并且本文所使用的空间相对描述词可相符地诠释。

根据一些实施方式，描述了使用并行连接的多个垂直薄膜晶体管作为用于为记忆体技术提供驱动电流的存取晶体管的整合方案。本揭露的实施方式在形成记忆体阵列的磁穿隧接面(MTJ)元件的上下文中论述。多个垂直薄膜晶体管用于形成记忆体阵列的每个MRAM单元。然而，本揭露的方法可用于为其他类型的记忆体技术(例如，相变随机存取记忆体(PCRAM)、电阻随机存取记忆体(RRAM)或类似者)提供驱动电流。

各种实施方式包括在制造制程的线程后端(BEOL)中在低温下形成MTJ堆叠及垂直氧化物半导体薄膜晶体管。氧化物半导体薄膜晶体管具有由与基于硅的晶体管相比相对较低的泄漏电流及较高的开关比表征的通道材料。本揭露的实施方式允许客制化元件参数，如驱动电流，从而允许满足对驱动不同类型的记忆体技术的需求的能力并且降低制造成本。各个实施方式通过使用呈不同构造的多个垂直薄膜晶体管来允许用于驱动MRAM单元的每个MTJ的较高可用驱动电流。此外，由于记忆体阵列在BEOL(例如，在互连层中)而非线程前端(FEOL)(例如，在半导体基板的顶面上)处形成，FEOL中的额外空间可用于另一目的并且由此允许较高整合密度。例如，一或多个逻辑阵列可在不由FEOL中的记忆体阵列占据的额外空间中形成。在此种实施方式中，FEOL中的一或多个逻辑阵列可在BEOL中形成的记忆体阵列下方设置。另外，实施方式允许经由使用单块整合来在BEOL中形成多堆叠记忆体阵列。

图1至图23绘示根据一实施方式的在制造半导体元件1200时的中间阶段的剖面图及上视图。半导体元件1200包含具有多个记忆体单元的记忆体阵列。每个记忆体单元包含MTJ，此MTJ耦合到在制造制程的线程后端(BEOL)中形成的多个垂直薄膜晶体管。

图1绘示在基板50上形成的绝缘材料60。绝缘材料60可是氧化物，如氧化硅、氮化物、类似者或上述的组合，并且可通过化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程或类似者形成。可使用通过任何可接受制程形成的其他绝缘材料。

基板50可是半导体基板，如主体半导体、绝缘体上半导体(SOI)基板或类似者，此半导体基板可是掺杂(例如，用p型或n型掺杂剂)或未掺杂的。基板50可是晶圆，如硅晶圆。通常，SOI基板是在绝缘体层上形成的一层半导体材料。绝缘体层可是例如内埋式氧化物(BOX)层、氧化硅层或类似者。绝缘体层在基板(通常为硅或玻璃基板)上提供。亦可使用其他基板，如多层或梯度基板。在一些实施方式中，基板50的半导体材料可包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括锗硅、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或上述的组合。

在一些实施方式中，在线程前端(FEOL)处(例如，在基板50的顶面上)不存在主动元件(例如，晶体管)。在本揭露的一些实施方式中，基板50可包含由半导体基板上形成的一或多个逻辑元件(例如，用于整合到逻辑电路中的主动元件或类似者)构成的逻辑区域。逻辑区域可在FEOL制造制程中形成。其后，记忆体阵列的MRAM单元可随后在BEOL制造制程中的逻辑区域上形成。

图2至图3B绘示根据一些实施方式的在绝缘材料60中形成底部电极70。底部电极70可包括一或多个导电条带。在图2中，沟槽在绝缘材料60中形成。沟槽可使用可接受的光微影及蚀刻技术形成。导电材料65可随后使用化学气相沉积、物理气相沉积(PVD)、原子层沉积(ALD)、电化学电镀(ECP)、无电电镀或类似者在沟槽中沉积。导电材料65可由导电材料形成，如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。

在图3A中，可执行平坦化制程(如化学机械研磨)以从绝缘材料60的表面移除过量的导电材料65。剩余的导电材料65在沟槽中形成底部电极70。图3B绘示先前在图3A中描述的结构的上视图，其中图3A的剖面图沿着图3B的线A-A'截取。如图3A中绘示，底部电极70包含绝缘材料60中的一或多个导电条带。

图4A绘示在介电层72中形成导电金属栅极74。介电层72在绝缘材料60及底部电极70上形成，并且介电层72可包含通过化学气相沉积、物理气相沉积、原子层沉积或其他适宜制程形成的氧化硅、氮化物(例如，氮化硅、氮碳化硅或类似者)、氮氧化物或类似者。接下来，沟槽穿过介电层72形成。沟槽可通过可接受的光微影及蚀刻技术(如镶嵌图案化制程)形成。导电材料可随后在沟槽中沉积以形成导电金属栅极74。金属栅极74可包含含金属材料，如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合或类似者，并且可通过化学气相沉积、物理气相沉积、原子层沉积或其他适宜制程形成。可执行平坦化制程(如化学机械研磨)以从介电层72的表面移除过量的导电材料。剩余的导电材料在沟槽中形成金属栅极74。在另一实施方式中，金属栅极74可在没有沟槽的情况下直接在介电层72上沉积，并且当绝缘结构88在图13A中形成时记忆体区域可在其后步骤中一起定义。

在图4B中，在金属栅极74及介电层72上形成介电层73之后，剖面图沿着与图3B的线B-B'类似绘示。介电层73可由与介电层72类似的材料并且以类似的方式形成。介电层72可具有与介电层73相同或不同的材料组成。

图5绘示在介电层73、导电金属栅极74、介电层72及底部电极70中形成开口180。开口180可使用可接受的光微影及蚀刻技术形成。例如，异向性蚀刻可用于形成开口180，此开口180延伸穿过介电层73、金属栅极74、介电层72、并且延伸到底部电极70中。在形成开口180之后，暴露出底部电极70的顶面。尽管在图5中绘示两个开口180，但可形成任何数量的开口180以满足替代实施方式的需求。例如，图6绘示在形成四个开口180之后的半导体元件1200的上视图，此开口180暴露出底部电极70的顶面。在图6中，以虚线图示底部电极70的位置。在其他实施方式中可形成更少或更多数量的开口180。

图7绘示在开口180中形成栅极介电层76。栅极介电层76在开口180中保形地沉积，诸如在底部电极70的顶面及侧壁、介电层72的侧壁、金属栅极74的侧壁及介电层73的侧壁上保形地沉积。栅极介电层76亦可在介电层73的顶面上形成。在一些实施方式中，栅极介电层76可包含一或多个介电层，诸如一或多层氧化硅、氮化硅、金属氧化物、金属硅酸盐或类似者。在一些实施方式中，栅极介电层76可包含高介电常数介电材料，诸如下列的金属氧化物或硅酸盐：铪、铝、锆、镧、锰、钡、钛、铅及上述的组合。栅极介电层76可包括介电常数值大于约7.0的介电层。栅极介电层76的形成方法可包括分子束沉积(MBD)、原子层沉积、增强型电浆化学沉积及类似者。

图8绘示移除开口180中的栅极介电层76的一部分。例如，异向性蚀刻可用于选择性移除在开口180中及在介电层73的顶面上的栅极介电层76的水平部分，同时在底部电极70、介电层72、介电层73及金属栅极74的侧壁上的栅极介电层76的垂直部分保持相对完整。在蚀刻之后，暴露出在开口180中的底部电极70的顶面。

接下来，半导体层80在开口180中形成。半导体层80可包含氧化物半导体薄膜，如，氧化铟镓(IGO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)、氧化铟钨(IWO)或类似者。半导体层80的形成方法可包括化学气相沉积、原子层沉积脉冲雷射沉积(PLD)、磁控溅射或类似者。在沉积半导体层80之后，可执行平坦化制程(如化学机械研磨)以从介电层73的表面移除半导体层80的过量材料。由于平坦化，介电层73的顶面及半导体层80的顶面大致齐平(例如，在制造容差内)。半导体层80形成用于其后形成的氧化物半导体垂直薄膜晶体管(薄膜晶体管)的通道。垂直薄膜晶体管如此命名是因为当晶体管处于开启状态时，通道中的电流将主要在与基板50的主表面垂直的平面中在垂直方向上行进。氧化物半导体薄膜晶体管具有优点，诸如具有低泄漏电流。例如，泄漏电流可在1x10^-13安培至1x10^-15安培的范围中。氧化物半导体薄膜晶体管亦具有与常见的基于硅的晶体管相比较高的开关比并且可在较低处理温度下形成。氧化物半导体处理温度可在从约100℃至约350℃的范围中。其低处理温度允许在制造制程的BEOL中(例如，在基板50上的互连层中)形成氧化物半导体薄膜晶体管，其中不可使用较高处理温度。形成互补金属氧化物半导体(CMOS)晶体管而非氧化物半导体薄膜晶体管通常需要高温来建立晶体管的掺杂区域。此高温可导致用于互连晶体管的BEOL中(例如，在基板50上的互连层中)的金属污染元件及导致效能劣化。

图9绘示根据一些实施方式的顶部电极84在介电层73及半导体层80上形成。顶部电极84可使用化学气相沉积、物理气相沉积(PVD)、电化学电镀(ECP)、无电电镀或类似者形成并且可由导电材料形成，诸如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。在一些实施方式中，顶部电极84可具有与底部电极70相同的材料组成。

图10绘示在图9中绘示的结构上沉积的第一层间介电质75。第一层间介电质75可由介电材料形成，并且可通过任何适宜方法沉积，诸如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。第一层间介电质75可包含磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。

接下来，光阻188可在第一层间介电质75上沉积，光阻188随后经图案化以形成开口。此可实现如毯覆式沉积光敏层(例如，经由溅射或类似者)并且经由光微影图案化光敏层。例如，图案化光阻188可使用曝光、显影及/或清洗制程的组合来执行。

图11绘示使用图案化的光阻188作为用于蚀刻第一层间介电质75的蚀刻遮罩。将光阻188的图案转移到第一层间介电质75。剩余的光阻188可随后通过适宜方法(例如，电浆清洗)移除。第一层间介电质75随后用作蚀刻遮罩以蚀刻顶部电极84。在蚀刻之后，顶部电极84及第一层间介电质75的部分可余留在半导体层80、栅极介电层76及介电层73的顶面上。

底部电极70用作其后形成的MTJ(其后在图22中图示)的源极线。底部电极70及顶部电极84形成用于每个垂直薄膜晶体管89的源极及漏极。图11中绘示的剖面图图示了薄膜晶体管89具有由半导体层80制成的通道，半导体层80包含薄膜氧化物半导体。每个薄膜晶体管89具有在底部电极70(源极)之上的顶部电极84(漏极)，并且当薄膜晶体管89处于开启状态时，通道(例如，半导体层80)中的电流将主要在沿着与基板50的主表面垂直的平面的垂直方向上行进。金属栅极74用作后续形成的MTJ(其后在图22中图示)的字线。

图12绘示第二层间介电质77在图11中绘示的结构上沉积以填充在蚀刻顶部电极84及先前形成的第一层间介电质75(先前在图11中描述)之后余下的空间。第二层间介电质77可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。第二层间介电质77可具有与第一层间介电质75相同或不同的材料组成。第一层间介电质75及第二层间介电质77可随后通过使用平坦化制程(诸如化学机械研磨，例如)来减小其厚度。

图13A绘示根据一些实施方式的绝缘结构88的形成。蚀刻第二层间介电质77、介电层73、金属栅极74及介电层72以形成沟槽。在一些实施方式中，沟槽可延伸到底部电极70的中间位准。例如，沟槽可通过可接受的光微影及蚀刻技术形成。沟槽可随后用介电材料填充，此介电材料可是氮化硅、氧化硅、氮氧化硅或类似者，并且可通过原子层沉积、化学气相沉积或类似制程形成。其后，可执行平坦化制程(诸如化学机械研磨)以从第二层间介电质77的表面移除过量的介电材料，以此定义绝缘结构88。绝缘结构88沿着纵向方向延伸，此纵向方向与金属栅极74的纵向方向垂直。绝缘结构88延伸穿过金属栅极74并且将半导体元件1200的第一区域250中的金属栅极74的一部分与半导体元件1200的第二区域500中的金属栅极74的一部分电性绝缘。

图13B绘示在形成绝缘结构88之后的制造半导体元件1200时的中间阶段的上视图。第一区域250中的金属栅极74通过绝缘结构88与第二区域500中的金属栅极74电性绝缘。第一区域250中的薄膜晶体管89共享电性连接的金属栅极74并且第二区域500中的薄膜晶体管89共享电性连接的金属栅极74。以虚线图示薄膜晶体管89及金属栅极74的位置。

图14绘示在图13A至图13B中绘示的结构上形成第三层间介电质175。第三层间介电质175可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。第三层间介电质175可由与第一层间介电质75及第二层间介电质77相同的材料形成。

接下来，开口176穿过第三层间介电质175及第一层间介电质75形成。开口176延伸到第一区域250及第二区域500中的顶部电极84并且暴露出顶部电极84。开口176可通过可接受的光微影及蚀刻技术(诸如双镶嵌图案化制程)形成。第三层间介电质175中的开口176横跨第一区域250、第二区域500、且在绝缘结构88上，并且第一层间介电质75中的开口176包括分离的通孔开口，通孔开口各自延伸到第一区域250及第二区域500中的顶部电极84。

图15绘示在开口176中形成导电特征90，例如，在双镶嵌制程中。导电特征90可使用化学气相沉积、物理气相沉积(PVD)、电化学电镀(ECP)、无电电镀或类似者形成并且可由导电材料形成，诸如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。在开口176之上的导电特征90的过量部分可通过使用平坦化制程(诸如化学机械研磨)或类似者来移除。平坦化制程可从第三层间介电质175的顶面之上移除过量的导电特征90。因此，导电特征90及第三层间介电质175的顶面可大致齐平(例如，在制造容差内)。导电特征90可被称为接点、导电线、导电垫、通孔等。导电特征90将半导体元件1200的第一区域250中的薄膜晶体管89电性连接到半导体元件1200的第二区域500中的薄膜晶体管89。

导电特征90的高度H1可经调节以允许控制其后形成的记忆体元件100(在图17至图18中描述)的定位。此允许在BEOL中的不同位置处形成记忆体元件100以满足设计及空间需求。

图16绘示在图15中绘示的结构上沉积的第四层间介电质275的形成。第四层间介电质275可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。第四层间介电质275可由与第一层间介电质75、第二层间介电质77及第三层间介电质175相同的材料形成。

接下来，根据一些实施方式，接触通孔96穿过第四层间介电质275形成。接触通孔96的开口穿过第四层间介电质275形成以暴露出导电特征90。开口可使用可接受的光微影及蚀刻技术形成。导电材料在开口中形成，此开口可包含氮化钛、钨、氮化钽、铜或类似者。可执行平坦化制程(诸如化学机械研磨)以从第四层间介电质275的表面移除过量的导电材料。剩余的导电材料在开口中形成接触通孔96。

图17绘示在第四层间介电质275及接触通孔96上形成记忆体堆叠98。记忆体堆叠98可包含MRAM磁穿隧接面(MTJ)堆叠，此MTJ堆叠可包括固定磁层98A、自由磁层98C及在固定磁层98A与自由磁层98C之间的穿隧非磁性阻障层98B。固定磁层98A及自由磁层98C中的每一者包含适宜磁性材料，诸如钴铁硼(CoFeB)、钴铁(CoFe)、镍铁(NiFe)、包含钴/钌/钴的合成磁性材料或类似者。在一实施方式中，穿隧非磁性阻障层98B包含氧化镁(MgO)或类似者。每个层可通过沉积制程形成，诸如化学气相沉积、物理气相沉积、原子层沉积(ALD)或类似者。

接下来，遮罩层103可在记忆体堆叠98上沉积。遮罩层103可是硬遮罩层，例如包含氮化硅、氮氧化硅或类似者。遮罩层103可根据其后在遮罩层103上形成的光阻层图案化，遮罩层103可使用微影方法图案化。

图18绘示通过使用图案化的遮罩层103作为用于蚀刻记忆体堆叠98的蚀刻遮罩来形成记忆体元件100。将遮罩层103的图案转移到记忆体堆叠98。在蚀刻之后，记忆体元件100余留在第四层间介电质275及接触通孔96的顶面上。剩余的遮罩层103可随后通过适宜方法(例如，电浆清洗)移除。记忆体元件100穿过接触通孔96及导电特征90电性连接到第一区域250中的垂直薄膜晶体管89及第二区域500中的垂直薄膜晶体管89(其后亦在图24C的电路图中描述)。第一区域250中的垂直薄膜晶体管89及第二区域500中的垂直薄膜晶体管89彼此并行连接。尽管将记忆体元件100描述为连接到多个垂直薄膜晶体管89的MTJ，垂直薄膜晶体管89用作到MTJ的存取晶体管，本揭露的替代实施方式允许互连垂直薄膜晶体管89作为用于其他类型的记忆体技术(例如，PCRAM、RRAM或类似者)的存取晶体管。

图19绘示在半导体元件1200的两个记忆体单元上形成第五层间介电质375。例如，记忆体单元作为晶圆的部分彼此相邻形成。半导体元件1200可包含如上文描述的记忆体元件100及垂直薄膜晶体管89的记忆体阵列。第五层间介电质375围绕半导体元件1200的每个记忆体元件100。第五层间介电质375可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。第五层间介电质375可由与第一层间介电质75、第二层间介电质77、第三层间介电质175及第四层间介电质275相同的材料形成。第五层间介电质375可随后通过使用平坦化制程(诸如化学机械研磨，例如)来减小其厚度。

图20绘示根据一些实施方式的在图19中绘示的结构的第五层间介电质375中形成位元线104。尽管将位元线104绘示为在第五层间介电质375上，位元线104及第五层间介电质375可具有大致齐平(例如，在制造容差内)的顶面。位元线104可包含导电条带。根据实施方式，可形成一个以上的位元线104。沟槽可在第五层间介电质375中形成。沟槽可使用可接受的光微影及蚀刻技术形成。沟槽可随后使用化学气相沉积、物理气相沉积(PVD)、电化学电镀(ECP)、无电电镀或类似者用导电材料填充。导电材料可包含材料诸如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。任何过量的导电材料可通过例如平坦化制程(诸如，化学机械抛光(CMP)制程)移除。位元线104沿着纵向方向延伸，此纵向方向与金属栅极74的纵向方向平行。位元线104耦合到半导体元件1200的相邻记忆体单元的记忆体元件100。

图21绘示在形成位元线104之后的半导体元件1200的上视图。在图21中，用虚线图示绝缘结构88、金属栅极74、导电特征90及记忆体元件100的位置。半导体元件1200包含邻近第二记忆体单元的第一记忆体单元，其各者包含呈条带形式的分离的位元线104。每个位元线104横跨第一区域250及第二区域500并且耦合到记忆体元件100，记忆体元件100电性连接到第一区域250中的一个薄膜晶体管89及第二区域500中的一个薄膜晶体管89。以此方式，半导体元件1200的每个记忆体元件100耦合到彼此并行连接的两个垂直薄膜晶体管89，垂直薄膜晶体管89为记忆体元件100提供驱动电流。

已经观察到，提供使用多个垂直氧化物半导体薄膜晶体管的整合方案具有优点，薄膜晶体管在制造制程的线程后端(BEOL)中(例如，在基板上的互连层中)在低温下形成并且并行连接作为用于为记忆体技术提供驱动电流的存取晶体管，此低温可在从约100℃至约350℃的范围中。例如，仅提供单个晶体管可导致用于驱动记忆体阵列中的MRAM单元的每个MTJ的可用驱动电流不足。提供在线程前端(FEOL)中(例如，在半导体基板的顶面上)形成的晶体管将减少在FEOL中可用的空间量，此空间可能已经用于另一目的并且将导致减少的整合密度。

在一些实施方式中，半导体元件1200在记忆体区域中形成以形成用以储存数据位元的记忆体阵列。半导体元件1200的每个MRAM记忆体元件100在多个电性连接的垂直薄膜晶体管89的位元线104与顶部电极84(漏极)之间耦合。MRAM记忆体元件100可是MTJ，此MTJ包含固定磁层、自由磁层及在固定层与自由层之间的穿隧非磁性阻障层。金属栅极74用作字线，并且薄膜晶体管89的底部电极70(源极)用作源极线。为了写入数据位元，在金属栅极74上施加正电压以开启薄膜晶体管。在源极线70与位元线104之间施加差分电压以实现电流流动并且使切换事件能够在MTJ的自由磁层中发生。为了读取数据位元，开启薄膜晶体管89。利用在源极线70与位元线104之间的与写入操作中相比较小的偏压，电流穿过每个薄膜晶体管89的顶部电极84及底部电极70流动。穿过电性连接到MTJ的所有薄膜晶体管89流动的总电流通过MTJ的电阻决定。此电流用于决定将零还是一储存在记忆体元件100的MTJ中。

在本揭露的替代实施方式中，每个记忆体单元可包含两个以上的垂直薄膜晶体管89，垂直薄膜晶体管89电性连接到记忆体元件的每个MRAM记忆体元件100。此多个薄膜晶体管89可彼此并行连接并且可向记忆体元件100提供与单个薄膜晶体管89相比较大的驱动电流。此外，薄膜晶体管89彼此并行连接，此允许减小的电阻同时增加可用驱动电流。以此方式，可用驱动电流可通过使用呈不同构造的多个垂直薄膜晶体管客制化。此亦允许为不同类型的替代记忆体技术(诸如例如，PCRAM、RRAM或类似者)提供驱动电流的能力。

图22绘示在形成字线接点106之后的半导体元件1200的上视图。在图22中，用虚线图示绝缘结构88、金属栅极74、导电特征90及记忆体元件100的位置。半导体元件1200的每个记忆体单元具有电性连接到两个垂直薄膜晶体管89的记忆体元件100，垂直薄膜晶体管89为记忆体元件100提供驱动电流。每个记忆体元件100耦合到位元线104。第一区域250中的金属栅极74及第二区域500中的金属栅极74通过绝缘结构88彼此电性绝缘，但通过字线接点106电性连接到相同参考电压、正供应电压或类似者。

图23绘示沿着图22的线X-X'的剖面图。图23图示了穿过第二层间介电质77及介电层73延伸以直接接触第一区域250及第二区域500两者中的金属栅极74的顶面的字线接点106的第一部分106A及第二部分106B。第一区域250中的金属栅极74及第二区域500中的金属栅极74通过绝缘结构88彼此电性绝缘，但通过字线接点106的第一部分106A及第二部分106B电性连接到相同参考电压、正供应电压或类似者。

根据一些实施方式，字线接点106的第一部分106A及第二部分106B穿过第二层间介电质77及介电层73形成。用于字线接点106的第一部分106A及第二部分106B的两个开口穿过第二层间介电质77及介电层73直接在第一区域250及第二区域500中的金属栅极74之上形成。开口可使用可接受的光微影及蚀刻技术形成。导电材料随后在开口中形成，此开口可包含铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。可执行平坦化制程(诸如化学机械研磨)以从第二层间介电质77的表面移除过量的导电材料。剩余的导电材料在开口中形成字线接点106。字线接点106的第一部分106A将第一区域250中的金属栅极74电性连接到参考电压、正供应电压或类似者。字线接点106的第二部分106B将第二区域500中的金属栅极74电性连接到相同参考电压、正供应电压或类似者。

图24A绘示根据本揭露的示例实施方式的半导体元件1400的上视图。半导体元件1400可与图1至图23的半导体元件1200类似，其中相同元件符号指示使用相同制程形成的相同元件。半导体元件1400包括在行R1、行R2、行R3及行R4及列C1及列C2中布置的记忆体阵列。尽管在图24A中绘示四行及两列，可形成任何数量的行及列。在图24A中，用虚线图示金属栅极74、底部电极70、绝缘结构88及记忆体元件100的位置。每列包含多个记忆体单元。每个记忆体元件100电性连接到两个垂直薄膜晶体管89，垂直薄膜晶体管89为记忆体元件100提供驱动电流。两个垂直薄膜晶体管89彼此并行连接。在相同行及在相邻列中的记忆体单元的记忆体元件100共享呈条带形式的相同位元线104。在相同行中的记忆体单元的薄膜晶体管89电性连接到呈条带形式的相同底部电极70。在列C1的第一区域750及第二区域1000中的金属栅极74用作字线并且耦合到第一参考电压、正供应电压或类似者，并且在列C2的第三区域1250及第四区域1500中的金属栅极74用作字线并且耦合到第二参考电压、正供应电压或类似者。第一区域750中的金属栅极74及第二区域1000中的金属栅极74通过绝缘结构88彼此电性绝缘，但通过第一字线接点106电性连接到第一参考电压、正供应电压或类似者。第三区域1250中的金属栅极74及第四区域1500中的金属栅极74通过绝缘结构88彼此电性绝缘，但通过第二字线接点106电性连接到第二参考电压、正供应电压或类似者。

图24B绘示沿着图24A的线Y-Y'的剖面图并且图示了半导体元件1400的列C1的第一区域750及第二区域1000及列C2的第三区域1250及第四区域1500。绝缘结构88使列C1中的第一区域750及第二区域1000中的金属栅极74彼此电性绝缘，并且绝缘结构88进一步将列C2中的第三区域1250及第四区域1500中的金属栅极74彼此电性绝缘。此外，绝缘结构88亦将列C1的第二区域1000中的金属栅极74与列C2的第三区域1250中的金属栅极74电性绝缘。在相同行中并且在相邻列C1及列C2中的记忆体元件100耦合到相同位元线104。耦合到在相同行中并且在相邻列C1及列C2中的记忆体元件100的垂直薄膜晶体管89电性连接到相同的底部电极70。在列C1及列C2的每一者中的两个薄膜晶体管89通过导电特征90彼此电性连接并且为每个记忆体元件100提供驱动电流。在列C1的第一区域750及第二区域1000中的金属栅极74电性连接到第一参考电压、正供应电压或类似者，并且在列C2的第三区域1250及第四区域1500中的金属栅极74电性连接到第二参考电压、正供应电压或类似者。

图24C绘示半导体元件1400的等效电路示意图。半导体元件1400是包括多个记忆体单元的记忆体阵列。每个记忆体单元包含记忆体元件100。熟悉此项技术者将容易了解记忆体阵列可包括与图24A至图24B中绘示者相比更多的记忆体元件100以储存预定量的数据位元，并且可形成任何数量的行及列以满足替代实施方式的需求。如图24C中绘示，记忆体阵列包括以阵列(例如，以行及列)组织的记忆体元件100，并且具有位元线(例如，位元线BL1、位元线BL2)、字线(例如，字线WL1、字线WL2、字线WL3)及源极线(例如，源极线SL1、源极线SL2)。每个记忆体元件100在两个对应薄膜晶体管89的位元线与顶部电极84(漏极)之间耦合。两个薄膜晶体管89彼此并行连接。两个对应薄膜晶体管89的金属栅极74用作字线，并且对应薄膜晶体管89的底部电极70(源极)用作源极线。穿过两个对应薄膜晶体管89流动的总电流通过记忆体元件100的电阻决定，对应薄膜晶体管89电性连接到记忆体元件100。此电流用于决定将零还是一储存在记忆体元件100内，并且当源极线与位元线之间的电压较大时写入记忆体元件100。

图25A绘示根据本揭露的示例实施方式的半导体元件1600的上视图。半导体元件1600可与图24A至图24C的半导体元件1400类似，其中相同元件符号指示使用相同制程形成的相同元件。半导体元件1600包括以行R5、行R6、行R7及行R8及列C3及列C4布置的记忆体阵列。在图25A中，用虚线图示金属栅极74、底部电极70、绝缘结构88及记忆体元件100的位置。尽管在图25A中绘示四行及两列，可形成任何数量的行及列。每列包含多个记忆体单元。每个记忆体元件100电性连接到两个垂直薄膜晶体管89，垂直薄膜晶体管89为记忆体元件100提供驱动电流。为记忆体元件100提供驱动电流的两个垂直薄膜晶体管89彼此并行连接并且共享共用的金属栅极74。在相同行中并且在相邻列C3及列C4中的记忆体单元的记忆体元件100耦合到呈条带形式的相同位元线104。在相同行中并且在相邻列C3及列C4中的记忆体单元的薄膜晶体管89电性连接到呈条带形式的相同底部电极70。每个底部电极70用作源极线。在第一区域1750中的列C3的金属栅极74通过绝缘结构88与在第二区域2000中的列C4的金属栅极74电性绝缘。在列C1的第一区域1750中的金属栅极74用作字线并且通过第一字线接点106耦合到第一参考电压、正供应电压或类似者，并且在列C4的第二区域2000中的金属栅极74用作字线并且通过第二字线接点106耦合到第二参考电压、正供应电压或类似者。

在一些实施方式中，因为为每个记忆体单元的记忆体元件100提供驱动电流的两个垂直薄膜晶体管89共享共用的金属栅极74，此简化了形成字线接点106的形成制程，此字线接点106将金属栅极74电性连接到参考电压、正供应电压或类似者。用于字线接点106的单个开口可穿过第二层间介电质77及介电层73直接在第一区域1750及第二区域2000的每一者中的金属栅极74之上形成。开口可使用可接受的光微影及蚀刻技术形成。导电材料随后在开口中形成，此开口可包含铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。当为每个记忆体单元的记忆体元件100提供驱动电流的两个垂直薄膜晶体管89不共享共用的金属栅极74(如先前在图22至图23的实施方式中描述)时，在形成字线接点106期间需要两个开口将对应于每个薄膜晶体管89的金属栅极74的部分电性连接到相同参考电压、正供应电压或类似者。

图25B绘示图25A中的线Z-Z'的剖面图并且图示了半导体元件1600的列C3的第一区域1750及列C4的第二区域2000。绝缘结构88将列C3的第一区域1750中的金属栅极74与列C4的第二区域2000中的金属栅极74电性绝缘。在相同行中并且在相邻列C3及列C4中的记忆体元件100耦合到相同位元线104。耦合到在相同行中并且在相邻列C3及列C4中的记忆体元件100的薄膜晶体管89电性连接到相同底部电极70，此底部电极70用作源极线。在列C3及列C4的每一者中的两个薄膜晶体管89通过导电特征90彼此电性连接并且为每个记忆体元件100提供驱动电流。为每个记忆体元件100提供驱动电流的两个薄膜晶体管89亦共享第一区域1750或第二区域2000中的共用金属栅极74。在列C3的第一区域1750中的金属栅极74电性连接到第一参考电压、正供应电压或类似者，并且在列C4的第二区域2000中的金属栅极74电性连接到第二参考电压、正供应电压或类似者。

图26绘示根据本揭露的示例实施方式的半导体元件1800的剖面图。半导体元件1800可与图24A至图24C的半导体元件1400类似，其中相同元件符号指示使用相同制程形成的相同元件。半导体元件1800可包含记忆体阵列，此记忆体阵列包括具有四个垂直薄膜晶体管89的记忆体单元，垂直薄膜晶体管89为记忆体元件100提供驱动电流。尽管在图26中绘示并行连接的四个垂直薄膜晶体管89，可形成任何数量的薄膜晶体管89。使用多个薄膜晶体管89可为记忆体元件100提供与单个薄膜晶体管89相比较大的驱动电流。此外，并行连接的薄膜晶体管89将导致较小电阻，此允许可用驱动电流增加。以此方式，可用驱动电流可通过使用呈不同构造的多个垂直薄膜晶体管客制化。此亦允许为不同类型的替代记忆体技术(诸如例如，PCRAM、RRAM或类似者)提供驱动电流的能力。

记忆体元件100通过导电特征90电性连接到四个垂直薄膜晶体管89，垂直薄膜晶体管89为记忆体元件100提供驱动电流。向记忆体元件100提供驱动电流的所有薄膜晶体管89电性连接到呈条带形式的相同底部电极70。向记忆体元件100提供驱动电流的所有薄膜晶体管89亦电性连接到单个位元线104。底部电极70用作源极线。四个垂直薄膜晶体管89共享用作字线的共用金属栅极74并且通过字线接点106电性连接到参考电压、正供应电压或类似者。由于仅形成单个字线，此可允许字线密度减小，从而释放可用于另一目的的BEOL中(例如，在互连层中)的空间。例如，半导体元件1800的字线密度可是半导体元件1400(先前在图24A至图24C中描述)的字线密度的25％。在一些实施方式中，因为为记忆体单元的记忆体元件100提供驱动电流的四个垂直薄膜晶体管89共享共用的金属栅极74，此简化了形成字线接点106的形成制程，此字线接点106将金属栅极74电性连接到参考电压、正供应电压或类似者。用于字线接点106的单个开口可穿过第二层间介电质77及介电层73直接在共用金属栅极74之上形成。开口可使用可接受的光微影及蚀刻技术形成。导电材料随后在开口中形成，此开口可包含铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。

图27A绘示沿着图27B的线C-C'截取的半导体元件2200的剖面图。半导体元件2200包括记忆体单元，此记忆体单元包含耦合到在制造制程的线程后端(BEOL)中形成的多个处置薄膜晶体管的MTJ。半导体元件2200及半导体元件1200可与上文关于图12论述的特征类似，其中相同特征使用相同制程形成。此特征的进一步描述为了清楚而省略。

在图27A中，根据一些实施方式图示了绝缘结构88的形成。根据本揭露的一些实施方式，蚀刻第二层间介电质77、介电层73、金属栅极74及介电层72以形成沟槽。在一些实施方式中，沟槽可延伸到底部电极70的中间位准。例如，沟槽可通过使用可接受的光微影及蚀刻技术形成。沟槽可随后用介电材料填充，此介电材料可是氮化硅、氧化硅、氮氧化硅或类似者，并且可通过原子层沉积、化学气相沉积或类似制程形成。其后，可执行平坦化制程(如化学机械研磨)以从第二层间介电质77的表面移除过量的介电材料，以此定义绝缘结构88。绝缘结构88沿着纵向方向延伸，此纵向方向与金属栅极74的纵向方向垂直。绝缘结构88穿过金属栅极74延伸并且电性绝缘由绝缘结构88界定的半导体元件2200的第一区域2250中的金属栅极74的一部分。

图27B绘示在形成绝缘结构88之后的半导体元件2200的上视图。在图27B中，用虚线图示金属栅极74及薄膜晶体管89的位置。在绝缘结构88之间界定的第一区域2250中的四个薄膜晶体管89共享共用的金属栅极74，此金属栅极74用作字线。尽管在图27B中绘示四个垂直薄膜晶体管89，可形成任何数量的薄膜晶体管89以满足替代实施方式的驱动需求。

图27C绘示在图27A至图27B中绘示的结构上沉积的第三层间介电质175的形成。第三层间介电质175可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。第三层间介电质175可由与第一层间介电质75及第二层间介电质77相同的材料形成。

接下来，开口穿过第三层间介电质175及第一层间介电质75形成。开口延伸到第一区域2250中的四个薄膜晶体管89的顶部电极84并且暴露出顶部电极84。开口可通过可接受的光微影及蚀刻技术(诸如双镶嵌图案化制程)形成。第三层间介电质175中的开口横跨第一区域2250，并且第一层间介电质75中的开口包括分离的通孔开口，此通孔开口各自延伸到第一区域2250中的顶部电极84。

例如，在双镶嵌制程中，导电特征90随后在开口中形成。导电特征90可使用化学气相沉积、物理气相沉积(PVD)、电化学电镀(ECP)、无电电镀或类似者形成并且可由导电材料形成，诸如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。在开口之上的导电特征90的过量部分可通过使用平坦化制程(诸如化学机械研磨)或类似者来移除。平坦化制程可从第三层间介电质175的顶面之上移除过量的导电特征90。因此，导电特征90及第三层间介电质175的顶面可大致齐平(例如，在制造容差内)。导电特征90可被称为接点、导电线、导电垫、通孔等。导电特征90电性连接半导体元件2200的第一区域2250中的四个薄膜晶体管89。

第四层间介电质275随后在导电特征90及第三层间介电质175上沉积。第四层间介电质275可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。第四层间介电质275可由与第一层间介电质75、第二层间介电质77及第三层间介电质175相同的材料形成。

接下来，根据一些实施方式，接触通孔96穿过第四层间介电质275形成。接触通孔96的开口穿过第四层间介电质275形成以暴露出导电特征90。开口可使用可接受的光微影及蚀刻技术形成。导电材料在开口中形成，此开口可包含氮化钛、钨、氮化钽或类似者。可执行平坦化制程(诸如化学机械研磨)以从第四层间介电质275的表面移除过量的导电材料。剩余的导电材料在开口中形成接触通孔96。

记忆体堆叠随后在第四层间介电质275及接触通孔96上形成。记忆体堆叠可包含MRAM磁穿隧接面(MTJ)堆叠，此MTJ堆叠可包括固定磁层、自由磁层及在固定磁层与自由磁层之间的穿隧非磁性阻障层。固定磁层及自由磁层中的每一者包含适宜磁性材料，诸如钴铁硼(CoFeB)、钴铁(CoFe)、镍铁(NiFe)、包含钴/钌或铱/钴的合成磁性材料或类似者。在一实施方式中，穿隧非磁性阻障层包含氧化镁(MgO)。每个层可通过沉积制程形成，诸如化学气相沉积、物理气相沉积原子层沉积(ALD)或类似者。

接下来，遮罩层可在记忆体堆叠上沉积。遮罩层可是硬遮罩层，例如包含氮化硅、氮氧化硅或类似者。遮罩层可根据其后在遮罩层上形成的光阻层图案化，此遮罩层可使用微影方法图案化。

图27C亦绘示通过使用图案化的遮罩层作为用于蚀刻记忆体堆叠的蚀刻遮罩来形成记忆体元件100。将遮罩层的图案转移到记忆体堆叠。在蚀刻之后，记忆体元件100余留在第四层间介电质275及接触通孔96的顶面上。剩余的遮罩层可随后通过适宜方法(例如，电浆清洗)移除。记忆体元件100穿过接触通孔96及导电特征90电性连接到第一区域2250中的第四垂直薄膜晶体管89。第四垂直薄膜晶体管89彼此并行连接。尽管将记忆体元件100描述为连接到多个垂直薄膜晶体管89的MTJ，垂直薄膜晶体管89用作到MTJ的存取晶体管，本揭露的替代实施方式允许将CMOS互连到其他类型的记忆体技术(例如，PCRAM、RRAM或类似者)。

接下来，第五层间介电质375在半导体元件2200上沉积。第五层间介电质375围绕记忆体元件100。第五层间介电质375可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。第五层间介电质375可由与第一层间介电质75、第二层间介电质77及第三层间介电质175及第四层间介电质275相同的材料形成。第五层间介电质375可随后通过使用平坦化制程(诸如化学机械研磨，例如)来减小其厚度。

根据一些实施方式，位元线104随后在第五层间介电质375中形成。尽管将位元线104绘示为在第五层间介电质375上，位元线104及第五层间介电质375可具有大致齐平(例如，在制造容差内)的顶面。位元线104可包含导电条带根据实施方式，可形成一个以上的位元线104。沟槽可在第五层间介电质375中形成。沟槽可使用可接受的光微影及蚀刻技术形成。沟槽可随后使用化学气相沉积、物理气相沉积(PVD)、电化学电镀(ECP)、无电电镀或类似者用导电材料填充。导电材料可包含材料诸如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。任何过量的导电材料可通过例如平坦化制程(诸如，化学机械抛光(CMP)制程)移除。位元线104沿着纵向方向延伸，此纵向方向与金属栅极74的纵向方向平行。位元线104耦合到半导体元件2200的记忆体元件100。

图27D绘示在形成记忆体元件100之后并且在形成位元线104之前的半导体元件2200的上视图。在图27D中，用虚线图示金属栅极74、薄膜晶体管89、导电特征90及绝缘结构88的位置。半导体元件2200包含包括记忆体元件100的记忆体单元。四个垂直薄膜晶体管89经图示为在呈2行及2列(2x2)构造的矩形阵列中布置并且为记忆体元件100提供驱动电流。在替代实施方式中，可形成呈任何构造的任何数量的薄膜晶体管89。第一区域2250中的四个薄膜晶体管89在绝缘结构88之间界定并且共享共用的金属栅极74，此金属栅极74用作字线。

图28绘示根据本揭露的示例实施方式的半导体元件2400的上视图。半导体元件2400可与图27A至图27D的半导体元件2200类似，其中相同元件符号指示使用相同制程形成的相同元件。半导体元件2400包括以行R9、行R10、行R11及行R12及列C5及列C6布置的记忆体阵列。尽管在图28中绘示四行及两列，可形成任何数量的行及列。每列包含多个记忆体单元。在图28中，用虚线图示金属栅极74、薄膜晶体管89、导电特征90、第一底部电极70A、第二底部电极70B、绝缘结构88及记忆体元件100的位置。每个记忆体元件100电性连接到呈2行及2列(2x2)构造的矩形阵列布置的四个垂直薄膜晶体管89，垂直薄膜晶体管89以与先前在图27A至图27D中描述的半导体元件2200类似的方式为记忆体元件100提供驱动电流。第四垂直薄膜晶体管89彼此并行连接。在替代实施方式中，呈不同构造布置的任何数量的垂直薄膜晶体管89可用于为记忆体元件100提供驱动电流。

为列C5中的记忆体元件100提供驱动电流的列C5中的所有垂直薄膜晶体管89共享共用的金属栅极74，此金属栅极74用作字线。为列C6中的记忆体元件100提供驱动电流的列C6中的所有垂直薄膜晶体管89共享共用的金属栅极74，此金属栅极74用作字线。在相同行中并且在相邻列C5及列C6中的记忆体元件100耦合到相同位元线104。耦合到在相同行中并且在相邻列C5及列C6中的记忆体元件100的每一个记忆体单元的两个顶部薄膜晶体管89电性连接到呈条带形式的第一底部电极70A，及耦合到在相同行中并且在相邻列C5及列C6中的记忆体元件100的每一个记忆体单元的两个下部薄膜晶体管89电性连接到呈条带形式的第二底部电极70B。在相同行中并且在相邻列C5及列C6中的记忆体元件的第一底部电极70A及第二底部电极70B用作源极线并且电性连接到相同参考电压、正供应电压或类似者。列C5的共享的金属栅极74通过绝缘结构88与列C6的共享的金属栅极74电性绝缘。列C5的金属栅极74通过第一字线接点106耦合到第一参考电压、正供应电压或类似者，并且列C6的金属栅极74通过第二字线接点106耦合到第二参考电压、正供应电压或类似者。

半导体元件2400可具有位元线与字线密度比，此密度比低于半导体元件1400(先前在图24A至图24C中描述)的位元线与字线密度比。例如，半导体元件2400可具有为半导体元件1400的位元线与字线密度比的50％的位元线与字线密度比。此可释放BEOL中的空间，此空间可用于另一目的。

图29A绘示根据本揭露的示例实施方式的半导体元件2600的剖面图。半导体元件2600包含具有多个记忆体单元的记忆体阵列。每个记忆体单元包含MTJ，此MTJ耦合到在制造制程的线程后端(BEOL)中形成的多个垂直薄膜晶体管。半导体元件2600及半导体元件1200可与上文关于图9论述的特征类似，其中相同特征使用相同制程形成。此特征的进一步描述为了清楚而省略。

第一层间介电质75在图9中绘示的结构上沉积。第一层间介电质75可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。

接下来，光阻188可在第一层间介电质75上沉积，此光阻188随后经图案化以形成期望的图案。此可例如通过毯覆式沉积光敏层(例如，经由溅射或类似者)并且经由光微影图案化光敏层来实现。例如，图案化光阻188可使用曝光、显影及/或清洗制程的组合来执行。

图29B绘示使用图案化的光阻188作为用于蚀刻第一层间介电质75及顶部电极84的蚀刻遮罩。将光阻188的图案转移到第一层间介电质75及顶部电极84。在蚀刻之后，顶部电极84的部分余留在半导体层80、栅极介电层76及介电层73的顶面上。剩余的光阻188可随后通过适宜方法(例如，电浆清洗)移除。底部电极70及顶部电极84形成用于每个垂直薄膜晶体管89的源极及漏极。垂直薄膜晶体管89穿过顶部电极84电性连接。图29B中绘示的剖面图图示了薄膜晶体管89具有由半导体层80制成的通道，此半导体层80包含薄膜氧化物半导体。

图29C绘示在图29B中绘示的结构上形成第二层间介电质77。第二层间介电质77可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。

图29D绘示根据一些实施方式的绝缘结构88的形成。根据本揭露的一些实施方式，蚀刻第二层间介电质77、介电层73、金属栅极74及介电层72以形成沟槽。在一些实施方式中，沟槽可延伸到底部电极70的中间位准。例如，沟槽可通过使用可接受的光微影及蚀刻技术形成。沟槽可随后用介电材料填充，此介电材料可是氮化硅、氧化硅、氮氧化硅或类似者，并且可通过ALD、CVD或类似制程形成。其后，可执行平坦化制程(诸如化学机械研磨)以从第二层间介电质77的表面移除过量的介电材料，以此定义绝缘结构88。绝缘结构88沿着纵向方向延伸，此纵向方向与金属栅极74的纵向方向垂直。绝缘结构88穿过金属栅极74延伸并且电性绝缘由绝缘结构88界定的第一区域3000中的金属栅极74的一部分。

图29E绘示在形成绝缘结构88之后的半导体元件2600的上视图。在图29E中，用虚线图示金属栅极74及顶部电极84的位置。第二区域3250中的第一金属栅极74与第三区域3500中的第二金属栅极74电性绝缘。第二区域3250中的薄膜晶体管89共享用作第一字线的第一金属栅极74，并且第三区域3500中的薄膜晶体管89共享用作第二字线的第二金属栅极74。此外，第二区域3250中的薄膜晶体管89共享第一顶部电极84，并且第三区域3500中的薄膜晶体管89共享第二顶部电极84。

图29F绘示根据一些实施方式的穿过第二层间介电质77形成接触通孔96。接触通孔96的开口穿过第二层间介电质77形成以暴露出顶部电极84。开口可使用可接受的光微影及蚀刻技术形成。导电材料在开口中形成，此开口可包含氮化钛、钨、氮化钽或类似者。可执行平坦化制程(诸如化学机械研磨)以从第二层间介电质77的表面移除过量的材料。剩余的导电材料在开口中形成接触通孔96。在一些实施方式中，在形成导电材料之前，阻障层可在开口中形成。阻障层可包含氮化钛、氮化钽或类似者。

接下来，记忆体堆叠在第二层间介电质77及接触通孔96上形成。记忆体堆叠可包含MRAM磁穿隧接面(MTJ)堆叠，此MTJ堆叠可包括固定磁层、自由磁层及在固定磁层与自由磁层之间的穿隧非磁性阻障层。固定磁层及自由磁层中的每一者包含适宜磁性材料，诸如钴铁硼(CoFeB)、钴铁(CoFe)、镍铁(NiFe)、包含钴/钌/钴的合成磁性材料或类似者。在一实施方式中，穿隧非磁性阻障层包含氧化镁(MgO)。每个层可通过沉积制程形成，诸如化学气相沉积、物理气相沉积原子层沉积(ALD)或类似者。

接下来，记忆体元件100通过使用图案化的遮罩层作为用于蚀刻记忆体堆叠的蚀刻遮罩来形成。将遮罩层的图案转移到记忆体堆叠。在蚀刻之后，记忆体元件100余留在第二层间介电质77及接触通孔96的顶面上。剩余的遮罩层可随后通过适宜方法(例如，电浆清洗)移除。记忆体元件100电性连接到第一区域3000中的两个垂直薄膜晶体管89，垂直薄膜晶体管89为记忆体元件100提供驱动电流。两个薄膜晶体管89彼此并行连接。在一些实施方式中，不执行用于形成导电特征90(先前在图14至图15中图示)所需的步骤，并且为每个记忆体单元的记忆体元件100提供驱动电流的两个垂直薄膜晶体管89穿过接触通孔96及顶部电极84电性连接到记忆体元件100。此可简化用于形成半导体元件2600的制程并且可导致降低的制造成本。

接下来，第三层间介电质175在记忆体元件100及第二层间介电质77上沉积。第三层间介电质175围绕记忆体元件100。第三层间介电质175可由介电材料形成，并且可通过任何适宜方法沉积，如化学气相沉积、电浆增强化学气相沉积(PECVD)或可流动化学气相沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似者。可使用通过任何可接受制程形成的其他绝缘材料。第三层间介电质175可由与第一层间介电质75及第二层间介电质77相同的材料形成。第三层间介电质175可随后通过使用平坦化制程(诸如化学机械研磨，例如)来减小其厚度。

根据一些实施方式，位元线104随后在第三层间介电质175中形成。位元线104可包含导电条带。根据实施方式，可形成一个以上的位元线104。尽管将位元线104绘示为在第三层间介电质175上，位元线104及第三层间介电质175可具有大致齐平(例如，在制造容差内)的顶面。沟槽可在第三层间介电质175中形成。沟槽可使用可接受的光微影及蚀刻技术形成。沟槽可随后使用化学气相沉积、物理气相沉积(PVD)、电化学电镀(ECP)、无电电镀或类似者用导电材料填充。导电材料可包含材料诸如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。任何过量的导电材料可通过例如平坦化制程(诸如，化学机械抛光(CMP)制程)移除。位元线104沿着纵向方向延伸，此纵向方向与金属栅极74的纵向方向平行。每个位元线104耦合到半导体元件2600的记忆体元件100。

图29G绘示在形成位元线104之后的半导体元件2600的上视图。半导体元件2600包含邻近第二记忆体单元的第一记忆体单元，其各者耦合到呈导电条带形式的分离的位元线104。在图29G中，用虚线图示金属栅极74、记忆体元件100、绝缘结构88及顶部电极84的位置。尽管在图29G中绘示两个记忆体单元，可形成任何数量的记忆体单元。记忆体单元的每个记忆体元件100穿过接触通孔96及顶部电极84电性连接到两个垂直薄膜晶体管89，垂直薄膜晶体管89为记忆体元件100提供驱动电流。每个记忆体单元的两个薄膜晶体管89彼此并行连接。第一记忆体单元的两个薄膜晶体管89电性连接到呈条带形式的第一底部电极70，并且第二记忆体单元的两个薄膜晶体管89电性连接到呈条带形式的第二底部电极70。相邻记忆体单元的第一底部电极70及第二底部电极70用作源极线。在第二区域3250中的第一金属栅极74用作第一字线并且通过第一字线接点106电性连接到第一参考电压、正供应电压或类似者，及在第三区域3500中的第二金属栅极74用作第二字线并且通过第二字线接点106电性连接到第二参考电压、正供应电压或类似者。

图30A绘示半导体元件2800的剖面图。半导体元件2800可与图28的半导体元件2400类似，其中相同元件符号指示使用相同制程形成的相同元件。根据一些实施方式，底部电极70在绝缘材料60中形成。底部电极70可呈一或多个导电条带的形式，此导电条带经图案化以形成到四个垂直薄膜晶体管89的并行电性连接，垂直薄膜晶体管89向每个记忆体单元的每个记忆体元件100提供驱动电流。沟槽在绝缘材料60中形成。沟槽可使用可接受的光微影及蚀刻技术形成。导电材料65可随后使用化学气相沉积、物理气相沉积(PVD)、原子层沉积(ALD)、电化学电镀(ECP)、无电电镀或类似者在沟槽中沉积。导电材料65可由导电材料形成，诸如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合、上述的多层或类似者。

可执行平坦化制程(诸如化学机械研磨)以从绝缘材料60的表面移除过量的导电材料65。剩余的导电材料65在沟槽中形成底部电极70。

导电金属栅极74随后在介电层72中形成。介电层72在底部电极70上形成，并且可包含通过化学气相沉积、物理气相沉积、原子层沉积或其他适宜制程形成的氧化硅或氮化物(例如，氮化硅或氮碳化硅或类似者)、氮氧化物或类似者。接下来，沟槽穿过介电层72形成。沟槽可通过可接受的光微影及蚀刻技术(诸如镶嵌图案化制程)形成。导电材料可随后在沟槽中沉积以形成导电金属栅极74。金属栅极74可包含含金属材料，诸如铜、铝、钛、钽、钨、铂、镍、铬、钌、氮化钛、氮化钽、上述的组合或类似者并且可通过化学气相沉积、物理气相沉积、原子层沉积或其他适宜制程形成。可执行平坦化制程(诸如化学机械研磨)以从介电层72的表面移除过量的导电材料。剩余的导电材料在沟槽中形成金属栅极74。介电层73随后在金属栅极74及介电层72上形成并且可由与介电层72类似的材料及以类似方式形成。介电层72可具有与介电层73相同或不同的材料组成。

接下来，开口180可在介电层73、导电金属栅极74、介电层72及底部电极70中形成。开口180可使用可接受的光微影及蚀刻技术形成。例如，异向性蚀刻可用于形成开口180，开口180延伸穿过介电层73、金属栅极74、介电层72、并且延伸到底部电极70中。在形成开口180之后，暴露出底部电极70的顶面。例如，图30B绘示在每个底部电极70上形成四个开口180以便暴露出底部电极70的顶面之后的半导体元件2800的上视图。在图30B中，以虚线图示底部电极70的位置。尽管图示了形成到四个垂直薄膜晶体管89的并行连接的每个底部电极70，在替代实施方式中，底部电极70可形成到任何数量的垂直薄膜晶体管89的并行连接。

图30C绘示根据本揭露的示例实施方式的半导体元件2800的上视图。半导体元件2800包括以行R13、行R14、行R15及行R16及列C7及列C8布置的记忆体阵列。尽管在图30C中绘示四行及两列，可形成任何数量的行及列。在图30C中，用虚线图示金属栅极74、记忆体元件100、薄膜晶体管89、底部电极70、绝缘结构88及导电特征90的位置。每个记忆体元件100电性连接到呈2行及2列(2x2)构造的矩形阵列布置的四个垂直薄膜晶体管89，垂直薄膜晶体管89以与先前在图27A至图27D中描述者类似的方式为记忆体元件100提供驱动电流。在替代实施方式中，呈不同构造布置的任何数量的垂直薄膜晶体管89可用于为每个记忆体元件100提供驱动电流。

为列C7中的记忆体元件100提供驱动电流的列C7中的所有垂直薄膜晶体管89共享第一区域3750中的共用金属栅极74。为列C8中的记忆体元件100提供驱动电流的列C8中的所有垂直薄膜晶体管89共享第二区域4000中的共用金属栅极74。在相同行中并且在相邻列C7及列C8中的记忆体元件100耦合到相同位元线104。耦合到在相同行中并且在相邻列C7及列C8中的记忆体元件100的每一个记忆体单元的所有四个薄膜晶体管89电性连接到呈导电条带形式的相同底部电极70。每个底部电极70用作源极线。此可简化用于形成半导体元件2800的制程并且可降低制造成本。在列C7的第一区域3750中共享的金属栅极74通过绝缘结构88与在列C8的第二区域4000中共享的金属栅极74电性绝缘。在列C7的第一区域3750中的金属栅极74用作第一字线并且通过第一字线接点106电性连接到第一参考电压、正供应电压或类似者，并且在列C8的第二区域4000中的金属栅极74用作第二字线并且通过第二字线接点106电性连接到第二参考电压、正供应电压或类似者。

半导体元件2800可具有位元线与字线密度比，此密度比低于半导体元件1400(先前在图24A至图24C中图示)的位元线与字线密度比。例如，半导体元件2800可具有为半导体元件1400的位元线与字线密度比的50％的位元线与字线密度比。此可释放BEOL中的空间，此空间可用于另一目的。

图31绘示半导体元件3200的剖面图。半导体元件3200可与图25A至图25B的半导体元件1600类似，其中相同元件符号指示使用相同制程形成的相同元件。半导体元件3200包含单块整合的多堆叠记忆体元件，此记忆体元件3200包含在基板50上垂直堆叠以形成多个储存单元行的两个或多个储存单元。每个储存单元可包含记忆体阵列，此记忆体阵列包括半导体元件1600(先前在图25A至图25B中图示)。在替代实施方式中，单块整合的多堆叠记忆体元件可包含垂直堆叠以形成多个储存单元行的两个或多个其他记忆体阵列。

最底部储存单元710包含半导体元件1600，此半导体元件1600包括在基板50上形成的记忆体阵列。基板50可是半导体基板，诸如主体半导体、绝缘体上半导体(SOI)基板或类似者，此半导体基板可是掺杂(例如，用p型或n型掺杂剂)或未掺杂的。基板50可是晶圆，诸如硅晶圆。通常，SOI基板是在绝缘体层上形成的一层半导体材料。绝缘体层可是例如埋入的氧化物(BOX)层、氧化硅层或类似者。绝缘体层在基板(通常为硅或玻璃基板)上提供。亦可使用其他基板，诸如多层或梯度基板。在一些实施方式中，基板50的半导体材料可包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括锗硅、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或上述的组合。

在一些实施方式中，在线程前端(FEOL)处(例如，在基板50的顶面上)不存在主动元件(例如，晶体管)。在本揭露的一些实施方式中，基板50可包含逻辑区域，此逻辑区域包含在半导体基板上形成的一或多个逻辑元件(例如，用于整合到逻辑电路、包含MTJ的电阻器元件或类似者中的主动元件)。逻辑区域可在FEOL制造制程中形成。其后，记忆体阵列的MRAM单元可随后在BEOL制造制程中的逻辑区域上形成。

一旦形成最底部储存单元710，其后的储存单元(例如，储存单元720、储存单元730...)可在最底部储存单元710上垂直堆叠及结合。储存单元720可包含记忆体阵列，此记忆体阵列包括在最底部储存单元710的第五层间介电质375及位元线104上形成的绝缘材料60。绝缘材料60可是氧化物，诸如氧化硅、氮化物、类似者或上述的组合，并且可通过化学气相沉积CVD制程或类似者形成。可使用通过任何可接受制程形成的其他绝缘材料。重复储存单元720的形成方式，用于形成多堆叠记忆体的其后垂直堆叠的储存单元。任何数量的垂直堆叠的储存单元可包括在多堆叠记忆体中。

图31亦图示了每个储存单元(例如，储存单元710、储存单元720、储存单元730…)是可呈行及列布置的记忆体阵列。在图31中，尽管图示了在每个储存单元(例如，储存单元710、储存单元720、储存单元730…)的每个行中的两个记忆体单元，包含任何数量的记忆体单元的任何数量的行可在每个储存单元中形成。此外，包含任何数量的记忆体单元的任何数量的列可在每个储存单元中形成。每行包含多个记忆体单元，其中每个记忆体单元包括记忆体元件100。在每个储存单元的相同行中的记忆体元件100耦合到单个位元线104。耦合到储存单元的每行的记忆体元件100的薄膜晶体管89电性连接到单个底部电极70，此底部电极70用作源极线。为储存单元的每个记忆体元件100提供驱动电流的两个垂直薄膜晶体管89彼此并行连接并且亦共享共用的金属栅极74。在每个储存单元的第一区域4250中的金属栅极74用作第一字线，并且在每个储存单元的第二区域4500中的金属栅极74用作第二字线。不同储存单元(例如，储存单元710、储存单元720、储存单元730…)的位元线104、字线及源极线是在BEOL的不同位准中。为了将位元线104、金属栅极74(字线)及底部电极70(源极线)电性连接到不同参考电压、正供应电压或类似者，阶梯布线用于形成梯田结构，此梯田结构暴露出呈阶梯图案的每个储存单元的位元线104、金属栅极74(字线)及底部电极(源极线)。

本揭露的实施方式具有一些有利特征。在制造制程的线程后端(BEOL)中在低温下形成并行连接的多个氧化物半导体垂直薄膜晶体管作为用于为记忆体技术提供驱动电流的存取晶体管可包括允许客制化元件参数(诸如驱动电流)的能力，从而允许满足对驱动不同类型的记忆体技术的需求的能力并且降低制造成本。较高的可用驱动电流可通过使用呈不同构造的多个垂直薄膜晶体管来实现。氧化物半导体薄膜晶体管具有由与基于硅的晶体管相比相对较低的泄漏电流及较高的开关比表征的通道材料。此外，由于记忆体阵列在BEOL(例如，在互连层中)而非线程前端(FEOL)(例如，在半导体基板的顶面上)处形成，FEOL中的额外空间可用于另一目的并且由此允许较高整合密度。另外，实施方式亦允许经由使用单块整合来在BEOL中形成多堆叠记忆体阵列。

根据一实施方式，一种半导体元件包括：第一介电层，在基板上；以及第一存取晶体管及第二存取晶体管，在记忆体阵列的记忆体单元中，第一存取晶体管及第二存取晶体管各自包括：底部电极，在第一介电层中；导电栅极，在第二介电层中，其中第二介电层在底部电极及第一介电层上；通道区域，穿过导电栅极延伸以接触底部电极；以及顶部电极，在通道区域上。在一实施方式中，通道区域包括薄膜氧化物半导体。在一实施方式中，通道区域包括氧化铟镓(IGO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)或氧化铟钨(IWO)。在一实施方式中，半导体元件进一步包括在通道区域的侧壁上的栅极介电层，栅极介电层在通道区域与导电栅极之间。在一实施方式中，当第一存取晶体管处于开启状态时，在第一存取晶体管的相应通道区域中的电流在与第一存取晶体管的相应底部电极的顶面垂直的方向上行进。在一实施方式中，半导体元件进一步包括将第一存取晶体管的导电栅极与第二存取晶体管的导电栅极电性绝缘的绝缘结构。在一实施方式中，第一存取晶体管的导电栅极是第一字线的一部分并且第二存取晶体管的导电栅极是第二字线的一部分。在一实施方式中，半导体元件进一步包括将第一存取晶体管的导电栅极及第二存取晶体管的导电栅极电性连接到相同参考电压的字线接点。在一实施方式中，第一存取晶体管的底部电极连接到第二存取晶体管的底部电极；以及导电接点将第一存取晶体管的顶部电极电性连接到第二存取晶体管的顶部电极。在一实施方式中，导电接点将第一存取晶体管及第二存取晶体管电性连接到磁穿隧接面(MTJ)。

根据又一实施方式，一种半导体元件包括：在基板上的记忆体阵列，记忆体阵列包括第一磁穿隧接面(MTJ)堆叠及第二MTJ堆叠；第一存取晶体管及第二存取晶体管，电性连接到第一MTJ堆叠；第三存取晶体管及第四存取晶体管，电性连接到第二MTJ堆叠，其中第一、第二、第三及第四存取晶体管的每一者的通道区域包括薄膜氧化物半导体，其中第一、第二、第三及第四存取晶体管的相应通道内区域各自接触第一源极线；以及位元线，耦合到第一MTJ堆叠及第二MTJ堆叠。在一实施方式中，半导体元件进一步包括：第一顶部电极，在第一存取晶体管及第二存取晶体管的通道区域上；以及第二顶部电极，在第三存取晶体管及第四存取晶体管的通道区域上。在一实施方式中，半导体元件进一步包括：第一及第二存取晶体管的第一导电栅极，其中第一导电栅极是第一字线的一部分，其中第一字线电性连接到第一参考电压；以及第三及第四存取晶体管的第二导电栅极，其中第二导电栅极是第二字线的一部分，其中第二字线电性连接到第二参考电压。在一实施方式中，半导体元件进一步包括：第五存取晶体管及第六存取晶体管，电性连接到第一MTJ堆叠；以及第七存取晶体管及第八存取晶体管，电性连接到第二MTJ堆叠，其中第五、第六、第七及第八存取晶体管的通道区域接触第二源极线。在一实施方式中，第一源极线及第二源极线电性连接到相同参考电压。在一实施方式中，半导体元件进一步包括：第五存取晶体管及第六存取晶体管，电性连接到第一MTJ堆叠；以及第七存取晶体管及第八存取晶体管，电性连接到第二MTJ堆叠，其中第五、第六、第七及第八存取晶体管的通道区域接触第一源极线。

根据一实施方式，一种方法包括：在半导体基板上沉积隔离层；在隔离层中形成底部电极层；在底部电极层及隔离层上沉积第一介电层；在第一介电层中形成导电栅极层；在导电栅极层及第一介电层上沉积第二介电层；穿过第二介电层、导电栅极层及第一介电层蚀刻以形成暴露出底部电极层的顶面的多个开口；在多个开口中沉积氧化物半导体层以形成存取晶体管的通道区域；以及将存取晶体管耦合到一或多个磁穿隧接面(MTJ)。在一实施方式中，一种方法进一步包括：在通道区域及第二介电层上形成顶部电极层；以及图案化顶部电极层，使得顶部电极层的部分余留在通道区域及第二介电层上。在一实施方式中，沉积氧化物半导体层包括小于350℃的处理温度。在一实施方式中，方法进一步包括：在导电栅极层的侧壁及第二介电层的顶面上的多个开口中沉积栅极介电层；以及移除在第二介电层的顶面上的栅极介电层的水平部分。

前述概述了几个实施方式的特征，使得本领域技术人员可以更好地理解本揭露的样态。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程与结构的基础，以实现与本文介绍的实施方式相同的目的与/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本揭露的精神与范围，并且在不脱离本揭露的精神与范围的情况下，它们可以在这里进行各种改变，替换与变更。

Claims

1.一种半导体元件，其特征在于，包含：

一第一介电层，在一基板上；以及

一第一存取晶体管及一第二存取晶体管，在一记忆体阵列的一记忆体单元中，该第一存取晶体管及该第二存取晶体管各自包含：

一底部电极，在该第一介电层中；

一导电栅极，在一第二介电层中，其中该第二介电层在该底部电极及该第一介电层上；

一通道区域，延伸穿过该导电栅极以接触该底部电极；以及

一顶部电极，在该通道区域上。

2.根据权利要求1所述的半导体元件，其特征在于，进一步包含将该第一存取晶体管的该导电栅极与该第二存取晶体管的该导电栅极电性绝缘的一绝缘结构。

3.根据权利要求1所述的半导体元件，其特征在于，：

该第一存取晶体管的底部电极连接到该第二存取晶体管的底部电极；以及

一导电接点将该第一存取晶体管的顶部电极电性连接到该第二存取晶体管的顶部电极。

4.根据权利要求3所述的半导体元件，其特征在于，该导电接点将该第一存取晶体管及该第二存取晶体管电性连接到磁穿隧接面。

5.一种半导体元件，其特征在于，包含：

一记忆体阵列，在一基板上，该记忆体阵列包含：

一第一磁穿隧接面堆叠及一第二磁穿隧接面堆叠；

一第一存取晶体管及一第二存取晶体管，电性连接到该第一磁穿隧接面堆叠；

一第三存取晶体管及一第四存取晶体管，电性连接到该第二磁穿隧接面堆叠，其中该些第一存取晶体管、第二存取晶体管、第三存取晶体管及第四存取晶体管的每一者的一通道区域包含一薄膜氧化物半导体，其中该些第一存取晶体管、第二存取晶体管、第三存取晶体管及第四存取晶体管的多个相应通道区域各自接触一第一源极线；以及

一位元线，耦合到该第一磁穿隧接面堆叠及该第二磁穿隧接面堆叠。

6.根据权利要求5所述的半导体元件，其特征在于，进一步包含：

一第一顶部电极，在该第一存取晶体管及该第二存取晶体管的多个通道区域上；以及

一第二顶部电极，在该第三存取晶体管及该第四存取晶体管的多个通道区域上。

7.根据权利要求6所述的半导体元件，其特征在于，进一步包含：

该第一存取晶体管及该第二存取晶体管的一第一导电栅极，其中该第一导电栅极是一第一字线的一部分，其中该第一字线电性连接到一第一参考电压；以及

该第三存取晶体管及该第四存取晶体管的一第二导电栅极，其中该第二导电栅极是一第二字线的一部分，其中该第二字线电性连接到一第二参考电压。

8.根据权利要求7所述的半导体元件，其特征在于，进一步包含：

一第五存取晶体管及一第六存取晶体管，电性连接到该第一磁穿隧接面堆叠；以及

一第七存取晶体管及一第八存取晶体管，电性连接到该第二磁穿隧接面堆叠，其中该些第五存取晶体管、第六存取晶体管、第七存取晶体管及第八存取晶体管的多个通道区域接触一第二源极线。

9.一种半导体元件的形成方法，其特征在于，包含：

在一半导体基板上沉积一隔离层；

在该隔离层中形成一底部电极层；

在该底部电极层及该隔离层上沉积一第一介电层；

在该第一介电层中形成一导电栅极层；

在该导电栅极层及该第一介电层上沉积一第二介电层；

穿过该第二介电层、该导电栅极层及该第一介电层蚀刻以形成暴露出该底部电极层的多个顶面的多个开口；

在该些开口中沉积一氧化物半导体层以形成多个存取晶体管的多个通道区域；以及

将该些存取晶体管耦合到一或多个磁穿隧接面。

10.根据权利要求9所述的方法，其特征在于，进一步包含：

在该些通道区域及该第二介电层上形成一顶部电极层；以及

图案化该顶部电极层，使得该顶部电极层的多个部分余留在该些通道区域及该第二介电层上。