TW201721810A - 積體電路結構 - Google Patents

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Abstract

具有靜態隨機存取記憶胞之一種積體電路結構，包括第一與第二上拉金氧半導體裝置，及與第一及第二上拉金氧半導體裝置形成交錯栓鎖反相器之第一與第二下拉金氧半導體裝置。第一金屬層，位於靜態隨機存取記憶胞內的金氧半導體裝置的閘極電極上。此結構更包括第一金屬層與CVss著陸接墊，其中CVss著陸接墊具有位於靜態隨機存取記憶胞內之一部。CVss著陸接墊係位於第一金屬層上之第二金屬層內。第一字元線，位於第二金屬層內。CVss導線，位於第二金屬層上之第三金屬層內。CVss導線係電性連結於該CVss著陸接墊。

Description

積體電路結構
本揭露關於一種積體電路裝置，且特別是關於一種積體電路結構。
於積體電路中常使用靜態隨機存取記憶體(SRAM)。靜態隨機存取記憶胞(SRAM cell)具有保存數據且無需更新(refreshing)之優點。隨著積體電路的速度提升需求，靜態隨機存取記憶胞的讀取速率(read speed)與寫入速率(write speed)亦變的更為重要。然而，隨著已經非常小的靜態隨機存取記憶胞尺寸的日益微縮，便很難達成上述需求。舉例來說，形成靜態隨機存取記憶胞的字元線與位元線的金屬導線的片電阻(sheet resistance)變的越來越高，且因此增加了靜態隨機存取記憶胞的字元線與位元線的阻-容延遲(RC delay)情形，阻礙了讀取速度與寫入速度的改善。
當進入奈米世代時，基於主動區、多晶矽導線、與金屬層的微影友善佈局形狀情形，以及亦基於速度改善用之較短位元線，分裂字元線(split-word-line)型靜態隨機存取記憶胞已逐漸流行。然而，於奈米世代中，靜態隨機存取記憶胞仍為更大，導致了兩個問題。首先，各位元線需連結於靜態隨機存取記憶胞的更多列，如此導致更高的位元線金屬耦合電容(bit-line metal coupling capacitance)，且因此降低了不同位元 線(位元線與位元線條)的差速(differential speed)。第二，亦需連結各字元線於更多行之靜態隨機存取記憶胞的，如此導致了較長字元線且因此惡化了電容值。
依據一實施例，本揭露提供了一種積體電路結構，包括：一靜態隨機存取記憶胞，包括：一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝置；一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置，與該第一上拉金氧半導體裝置及該第二上拉金氧半導體裝置形成交錯栓鎖反相器；一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上且電性耦接；一第一金屬層，具有位於該第一金屬層內之一第一位元線與一第一CVdd導線；一第一CVss著陸接墊，與該加長接觸物重疊且電性耦接之，其中該第一CVss著陸接墊具有位於該靜態隨機存取記憶胞內之一部，而該部具有小於該靜態隨機存取記憶胞之一第二長度與一第二寬度之一第一長度與一第一寬度；一第一字元線，具有一第一縱長方向，其中該第一字元線與該第一CVss著陸接墊係位於該第一金屬層上之一第二金屬層內；以及一第一CVss導線，位於該第二金屬層上之一第三金屬層內，其中該第一CVss導線係電性連結於該第一CVss著陸接墊，而該第一CVss導線具有垂直於該第一縱長方向之一第二縱長方向。
依據另一實施例，本揭露提供了一種積體電路結構，包括：一靜態隨機存取記憶胞，具有相互平行之一第一邊界與一第二邊界，及相互平行之一第三邊界與一第四邊界，該 靜態隨機存取記憶胞，包括：一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝置；及一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置，與該第一上拉金氧半導體裝置及該第二上拉金氧半導體裝置形成一交錯栓鎖反相器；一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上並電性耦接之；一第一金屬層，位於該加長接觸物上，具有位於該第一金屬層內之一第一位元線與一第一CVdd導線；一第一字元線，自該第三邊界沿伸至該第四邊界，其中該第一字元線係位於該第一金屬層上之該第二金屬層內，而該第一字元線包括：一條狀部，位於該靜態隨機存取記憶胞內，該條狀部具有長方形上視形狀；及一第一凸出部，連結於該條狀部之一第一側壁，其中該第一凸出部朝該第一邊界沿伸，且該第一凸出部自該第三邊界朝該第四邊界沿伸，且與該第四邊界分隔；以及一第一CVss導線，位於該第二金屬層上之一第三金屬層內。
依據又一實施例，本揭露提供了一種積體電路結構，包括：一靜態隨機存取記憶胞，具有相互平行之一第一邊界與一第二邊界，以及相互平行之一第三邊界與一第四邊界，該靜態隨機存取記憶胞，包括：一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝置；及一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置，與該第一上拉金氧半導體裝置及該第二上拉金氧半導體裝置形成一交錯栓鎖反相器；一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上且電性耦接之；一第一金屬層，位於該加長接觸物上，具有位於該第一金屬層內之一第一位元線與一CVdd導線；一第一字元線，自該 第三邊界向該第四邊界沿伸，其中該第一字元線係位於該第一金屬層上之該第二金屬層內；以及一第一CVss導線，位於該第二金屬層上之一第三金屬層內，其中該第二金屬層具有大於該第一金屬層之厚度及該第三金屬層之厚度之一厚度。
10‧‧‧靜態隨機存取記憶胞
10A、10B、10C、10D‧‧‧邊界
12‧‧‧靜態隨機存取記憶胞陣列
14‧‧‧主動區/鰭
16‧‧‧閘極電極
18‧‧‧閘極電極
20‧‧‧主動區/鰭
34‧‧‧主動區/鰭
36‧‧‧閘極電極
40‧‧‧主動區/鰭
42‧‧‧源極/汲極接觸插栓
44‧‧‧閘極接觸插栓
46‧‧‧源極/汲極接觸插栓
48‧‧‧閘極接觸插栓
50‧‧‧字元線
50A‧‧‧條狀部
50B/50B1/50B2‧‧‧凸出部
50B’、50B”‧‧‧凸出部之一端
52‧‧‧CVss著陸接墊
52A、52B‧‧‧CVss著陸接墊
54A、54B‧‧‧接觸插栓
56A、56B‧‧‧著陸接墊
58‧‧‧CVss導線
58A、58B‧‧‧CVss導線
60A、60B‧‧‧著陸接墊
62A、62B‧‧‧閘極接觸插栓
64‧‧‧字元線
66‧‧‧著陸接墊
70‧‧‧CVss導線
102‧‧‧CVdd節點
104‧‧‧CVdd節點
106‧‧‧CVss節點
108‧‧‧CVss節點
110‧‧‧儲存時間節點
112‧‧‧儲存節點
114‧‧‧位元線
116‧‧‧位元線
118‧‧‧CVdd導線
Vdd‧‧‧正電壓供應節點
Vss‧‧‧電源供應電壓
PU-1‧‧‧上拉電晶體
PU-2‧‧‧上拉電晶體
PD-1‧‧‧下拉電晶體
PD-2‧‧‧下拉電晶體
PG-1‧‧‧傳遞閘極電晶體
PG-2‧‧‧傳遞閘極電晶體
WL‧‧‧字元線
I1‧‧‧第一反相器
I2‧‧‧第二反相器
Via_0、Via_1、Via_2、Via_3‧‧‧介層物層
M1、M2、M3、M4‧‧‧金屬層
Gate_CO‧‧‧閘極接觸物
contact‧‧‧源極/汲極接觸物
W1‧‧‧寬度
W2‧‧‧寬度
S1‧‧‧空間
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
P_well‧‧‧P型井區
N_well‧‧‧N型井區
BL node‧‧‧位元線節點
BLB node‧‧‧位元線節點
WL contact‧‧‧字元線接觸物
第1與2圖顯示了依據部分實施例之一靜態隨機存取記憶胞之電路圖；第3圖顯示了依據部分實施例之一靜態隨機存取記憶胞內膜層之剖面圖；第4圖顯示了依據部分實施例之一靜態隨機存取記憶胞之前段構件的佈局；第5圖顯示了依據部分實施例之一靜態隨機存取記憶胞內之字元線與CVss著陸接墊；第6圖顯示了依據部分實施例之靜態隨機存取記憶胞陣列物內之字元線與CVss著陸接墊；第7圖顯示了依據部分實施例之一靜態隨機存取記憶胞之佈局；第8圖顯示了依據部分實施例之雙重字元線與雙重CVss導線；第9圖顯示了依據部分實施例之包括雙重字元線與雙重CVss導線之一靜態隨機存取記憶胞之佈局；第10圖顯示了依據部分實施例之一靜態隨機存取記憶胞之金屬層M1至M3內的構件；及 第11圖顯示了依據部分實施例之一靜態隨機存取記憶胞之金屬層M1至M3內構件之剖面圖。
為以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，”由...所製成”之描述可解讀為”包含”或”由...組成”的意思。
依據本揭露之多個實施例提供了一種靜態隨機存取記憶胞(SRAM cell)及其對應之靜態隨機存取記憶體陣列物 (SRAM array)。討論了部分實施例的部分變化情形。於不同示意圖及繪示範例之中，係採用相同標號以代表相同構件。
第1圖顯示了依據本發明部分實施例之一靜態隨機存取記憶胞(SRAM cell)10之一電路圖。靜態隨機存取記憶胞10包括為P型金氧半導體電晶體(PMOS transistor)之上拉電晶體(pull-up transistors)PU-1與PU-2，以及為N型金氧半導體電晶體(NMOS transistor)之下拉電晶體(pull-down transistors)PD-1與PD-2及傳遞閘極電晶體(pass gate transistor)PG-1與PG-2。傳遞閘極電晶體PG-1與PG-2之閘極係由決定靜態隨機存取記憶胞10是否被選擇之字元線WL所控制。上拉電晶體PU-1與PU-2及下拉電晶體PD-1與PD-2所形成之栓鎖(latch)儲存了一位元(bit)，其中此位元之互補值(complementary values)則儲存於儲存時間節點(storage date node)110與儲存節點(storage node)112處。經儲存之位元可透過包括位元線(bit line，BL)114及位元線(bit line bar)116等互補位元線而寫入至靜態隨機存取記憶胞10內或自靜態隨機存取記憶胞10被讀取。靜態隨機存取記憶胞10係透過具有正電源供應電壓(亦稱為VDD)之一正電壓供應節點Vdd而供電。靜態隨機存取記憶胞10亦連結於電源供應電壓VSS(亦稱為Vss)，其可為電性接地的。電晶體PU-1與PD-1形成一第一反相器(first inverter)。電晶體PU-2與PD-2形成了一第二反相器(second inverter)。第一反相器的輸入(input)係連結於電晶體PG-1及第二反相器的輸出(output)。第一反相器的輸出係連結於電晶體PG-2及第二反相器的輸入。
上拉電晶體PU-1與PU-2的源極係分別連結於CVdd節點102與CVdd節點104，其更連結於電源供應電壓(與導線)Vdd。下拉電晶體PD-1與PD-2的源極則分別連結於CVss節點106與CVss節點108，其更連結於電源供應電壓/導線Vss。電晶體PU-1與PD-1的閘極係連結於電晶體PU-2與PD-2的汲極，其成了一連結節點，稱為SD節點110。電晶體PU-2與PD-2的閘極係連結於電晶體PU-1與PD-1的汲極，其連結節點稱為SD節點112。傳遞閘極電晶體PG-1之一源極/汲極區係於位元線節點BL node處連結了位元線114。傳遞閘極電晶體PG-2之一源極/汲極區係於位元線節點BLB node處連結了位元線116。
第2圖顯示了靜態隨機存取記憶胞10之另一電路圖，其中第1圖內之電晶體PU-1與PD-1表示為第一反相器I1，而電晶體PU-2與PD-2表示為第二反相器I2。第一反相器I1的輸出係連結於電晶體PG-1及第二反相器I2之輸入。第二反相器I2的輸出係連結於電晶體PG-2以及第二反相器I2之輸入。
第3圖顯示了靜態隨機存取記憶胞10內數個膜層之剖面圖，此些膜層係形成於一半導體晶片或晶圓之上。值得注意的是，第3圖係示意地繪示了內連結構與電晶體之數個層別，而可能沒有呈現出靜態隨機存取記憶胞10的確切剖面情形。內連結構包括一接觸層、一OD層(在此OD係代表主動區)、數個介層物層Via_0層、Via_1層、Via_2層、及Via_3層，及數個金屬層M1層、M2層、M3層、與M4層。所繪示膜層各包括一或多個介電層及形成於其內之導電構件。位於同層之此些導電構件可具有大體相互水平之頂面、大體相互水平之底面，且可 同時形成。接觸層可包括用以連接電晶體(例如繪示之範例電晶體PU-1與PU-2)之閘極電極(標示為”Gate”)與如Via_0之一上方層別之數個閘極接觸物(亦稱為接觸插栓，標示為Gate_CO)，以及用以連接電晶體之源極/汲極與上方層別之源極/汲極接觸物(標示為”contact”)。
第4圖顯示了依據部分實施例之靜態隨機存取記憶胞10之前段構件(front-end features)的佈局(layout)，其中前段構件包括了位於Via_0層(第1圖)內及Via_0層之下方層別內之構件。採用虛線繪示了靜態隨機存取記憶胞10的外部邊界10A、10B、10C、與10D，其標示出一長方形區域。N型井區N_well係位於靜態隨機存取記憶胞10的中央，而兩個P型井區P_well係位於N型井區N_well的相對側。顯示於第1圖內之CVdd節點102、CVdd節點104、CVss節點106、CVss節點108、位元線節點BL node、及位元線節點BLB node亦顯示於第4圖中。閘極電極16與可為鰭式之下方主動區(位於N型井區)20形成了上拉電晶體PU-1，且因此於下文中稱為鰭20。閘極電極16更與可為鰭式之下方主動區(位於N型井區左側上之第一P型井區內)14形成了下拉電晶體PD-1。閘極電極18與下方主動區14形成了傳遞閘極電晶體PG-1。閘極電極36與可為鰭式之下方主動區(位於N型井區)40形成了上拉電晶體PU-2。閘極電極36更與可為鰭式之下方主動區(位於N型井區右側上之第二P型井區內)34形成了下拉電晶體PD-2。閘極電極38與下方主動區34形成了傳遞閘極電晶體PG-2。依據本揭露之部分實施例，傳遞閘極電晶體PG-1與PG-2、上拉電晶體PU-1與PU-2、及下拉電晶 體PD-1與PD-2係為鰭式場效電晶體(Fin FET)。依據本揭露之其他實施例，傳遞閘極電晶體PG-1與PG-2、上拉電晶體PU-1與PU-2、及下拉電晶體PD-1與PD-2係為平坦式金氧半導體電晶體裝置(planar MOS device)。
第4圖繪示了依據本揭露部分實施例之兩個鰭14(及兩個鰭34)。依據其他實施例，可為單鰭、雙鰭、或三鰭，其中此些鰭14之一係繪示為虛線以顯示可以或沒有存在額外之鰭。
如第4圖所示，SD節點110包括了位於接觸物層(第2圖)處之構件之源極/汲極接觸插栓42以及閘極接觸插栓44。接觸插栓42係經過加長，且具有X方向上之縱長方向(longitudinal direction)，其平行於閘極電極16與36的延伸方向。閘極接觸插栓44包括位於閘極電極36上且與之電性連結之一部。依據本揭露之部分實施例，閘極接觸插栓44具有Y方向上之縱長方向，其係垂直於X方向。於實體半導體晶圓上的靜態隨機存取記憶胞10的製作中，接觸插栓42與44可形成為單一連續對接接觸插栓(single continuous butted contact plug)。
SD節點112包括了源極/汲極接觸插栓46以及閘極接觸插栓48。閘極接觸插栓具有重疊於源極/汲極接觸插栓46之一部。由於SD節點110可對稱於SD節點112，故不在此重複描述閘極接觸插栓48與源極/汲極接觸插栓46的實施細節，而可分別參照閘極接觸插栓44與源極/汲極接觸插栓42的相關討論。
第4圖亦繪示了連接於閘極電極18與38的字元線 接觸物(標示為WL contact)。再者，分別繪示為圓形加上位於圓形內X符號之數個介層物(via)係位於下方接觸插栓上以分別接觸之。使用加長的接觸插栓54A與54B以分別接觸下拉電晶體PD1與PD-2及CVss導線。加長的接觸插栓54A與54B係分別為CVss節點106與108之一部。加長的接觸插栓54A與54B具有平行於X方向的縱長方向，且可形成以重疊靜態隨機存取記憶胞10的邊角(corner)。再者，加長的接觸插栓54A與54B可更沿伸進入鄰近之靜態隨機存取記憶胞10之靜態隨機存取記憶胞之內。
第5圖顯示了位於M2層(第1圖)之導電構件，其中導電構件包括位於靜態隨機存取記憶胞10之內或其鄰近之導電構件。為了清楚目的，如第4圖所示之前段構件並未於第5圖內繪示，但仍存在有前段構件。靜態隨機存取記憶胞10係包括沿伸於X方向上且相互平行之胞邊界10A與10B，及沿伸於Y方向上且相互平行之胞邊界10C與10D。字元線50(包括了50A與50B等部)包括了沿伸於X方向上之條狀部(strip portion)50A。條狀部50A自邊界10A一路延伸至邊界10B。條狀部50A具有長方形形狀。條狀部50A的對稱邊相互平行且於X方向上沿伸。
依據本揭露之部分實施例，字元線更包括位於條狀部50A之一側上之一單一凸出部(jog portion)50B、或位於條狀部50A之對稱側上之兩凸出部50B。凸出部50B的形成造成了字元線50的寬度的有利增加情形，且因此降低了字元線50的電阻值，造成了字元線50內阻-容延遲(RC delay)的有利地減少情形。依據其他實施例，字元線50包括了條狀部50A但未包括凸 出部50B。因此，凸出部50B係採用虛線繪示，以顯示其可能存在或可能不存在之實施情形。
通稱為CVss著陸接墊(CVss landing pad)之CVss著陸接墊52A與52B亦形成於M2層內。於下文中，”著陸接墊”係指可使其上方介層物(於本實施例中為Via_2層之介層物)於其上著陸之夠大的導電構件。依據本揭露之部分實施例，於靜態隨機存取記憶胞10之上視圖中，CVss著陸接墊52A與52B為分隔的島狀物，且可具有長方形形狀。CVss著陸接墊52A與52B的長度係遠短於字元線50的長度。舉例來說，CVss著陸接墊52A與52B為夠短的，使得各CVss著陸接墊52A與52B可沿伸進入鄰近兩行之靜態隨機存取記憶胞內並於該處停止。作為比較之用，字元線50可沿伸進入4行、8行、16行、32行(或更多)之靜態隨機存取記憶胞內。
於傳統靜態隨機存取記憶體結構(SRAM structure)中，Vss導線係形成為平行於字元線的長導線，且可具有相同於字元線之長度。如此導致了字元線內大的寄生電容(parasitic capacitance)。於本揭露之部分實施例中，由於CVss著陸接墊52遠短於鄰近之字元線50，介於CVss著陸接墊52與字元線50間之寄生電容為低的。此外，由於CVss著陸接墊為短的，基於CVss導線/接墊的縮短而便可使用釋放出來的空間以形成凸出部50B。依據本揭露之部分實施例，凸出部50B的寬度W2與條狀部50A的寬度W1具有一比值W2/W1，其可大於約0.1。比值W2/W1可介於約0.1至約0.5之範圍之間。
如第5圖所示，此些凸出部50B之一的凸出部50B1 係向靜態隨機存取記憶胞之邊界10A沿伸，且仍與邊界10A相分隔。凸出部50B1更自邊界10C向CVss著陸接墊52B沿伸。CVss著陸接墊52B亦自邊界10D朝凸出部50B1沿伸。然而，CVss著陸接墊52B與凸出部50B1係為空間(space)S1所分隔(於X方向上)以留下足夠空間，使得凸出部50B1與CVss著陸接墊52B並不會相互短路。相似地，凸出部50B2向邊界10B沿伸，而仍與CVss著陸接墊52A為空間S1所分隔。
第6圖繪示了一靜態隨機存取記憶胞陣列(SRAM cell array)12之一部，其中繪示部分可為較大陣列之一部。靜態隨機存取記憶胞陣列之繪示部分包括了4*4之靜態隨機存取記憶胞。如第6圖所示，凸出部50B具有停止於靜態隨機存取記憶胞10內之一端50B’及另一端50B”。另一端則停止於鄰近之靜態隨機存取記憶胞10內。另一方面，字元線50之條狀部50A可為沿伸進入同一列內之數個靜態隨機存取記憶胞內之連續條狀物(continuous strips)。於第6圖中，係使用字母F繪示了靜態隨機存取記憶胞10佈局的相對方向，其中各字母F代表了一靜態隨機存取記憶胞及其方位。於字母F內朝向四個方向(+X、-X、+Y、-Y)之構件為不同的，而可用以辨別靜態隨機存取記憶胞的方位。如第6圖所示，鄰近的靜態隨機存取記憶體的行可相互鏡射，而鄰近的靜態隨機存取記憶體的列則可相互鏡射。
第7圖繪示了依據本揭露之部分實施例之靜態隨機存取記憶胞10之佈局。於第7圖內結合了第5圖與第6圖所示結構。如此，可於第7圖找出第5圖內所示構件與第6圖所示構 件的相對位置。第7圖內繪示了介層物，但並沒有分別標示其標號。CVss節點106包括了位於接觸層(第1圖)之接觸插栓54A，其中接觸插栓54A係藉由位於其間之介層物(位於Via_0層)電性連結於著陸接墊56A(位於M1層)。接觸插栓54A亦電性連結於下拉電晶體PD-1的源極區。M1層之著陸接墊56A更電性連結(藉由Via_1層的介層物)於上方M2層的CVss著陸接墊52A。M2層著陸接墊52A更電性連結(藉由Via_2層的介層物)於位於M3層之CVss導線58A。CVss導線58A延伸於Y方向上，且可能延伸進入位於同行內之數個靜態隨機存取記憶胞之內。
更如第7圖所示，位於M2層(第1圖)之字元線50係藉由Via_1層內之一介層物而電性連結於位於M1層之著陸接墊60A。著陸接墊60A亦透過位於Via_0層之介層物而電性連結於閘極接觸插栓62A。再次重申，雖繪示了位於不同層的介層物但並未各別標註之。
前述之連結情形係形成於靜態隨機存取記憶胞10的左側之上。相似地，可於靜態隨機存取記憶胞的右側上形成包括著陸接墊、介層物、以及接觸插栓之數個連接物(connections)，右側的連結情形相似於或可對稱於左側構件，而因此不再詳細討論。右側連結情形具有與對應之左側連結情形之相同數量，除了將右側連結情形的標號的尾碼改為”B”而不是”A”。
如第7圖所示，CVdd導線118、位元線114、及位元線116係設置於M1層(第1圖)內，且具有平行於Y方向之縱長方向。如此，CVdd導線118、位元線114、及位元線116可分別延 伸進入位於同行內之數個靜態隨機存取記憶之內且與之連結。
如第7圖所示，稱為第一字元線之字元線50係位於M2層內。為了降低字元線的電阻值，於M4層內設置一第二字元線64，且其延伸於X方向上，如第8圖所示。為了簡潔的目的，顯示於第7圖內之相同構件並未繪示於第8圖內，而其他構件仍存在的。第8圖繪示了依據本揭露之部分實施例之雙重字元線(double wordline)與雙重CVss導線/接墊。字元線64亦可形成為延伸進入位於同行內之數個靜態隨機存取記憶胞內之一連續金屬導線。字元線64重疊於下方字元線50之一部，以便形成內連物。舉例來說，M3層之著陸接墊66係透過Via_3層之介層物連結上方的字元線64，及透過Via_2層之介層物連結下方的字元線50。如此，字元線50與64經過內連而形成雙重字元線結構，且因此相較於單一字元線結構，最終的雙重字元線結構的電阻值可降低。依據本揭露之部分實施例，如第8圖所示，每一靜態隨機存取記憶胞內存在有一(或更多)雙重字元線內連物(包括著陸接墊66及一上方介層物與一下方介層物)。依據其他實施例，於同列內之數個靜態隨機存取記憶胞共享了一雙重字元線內連物。舉例來說，可於同列內之每四個靜態隨機存取記憶胞、每八個靜態隨機存取記憶胞等之內形成一雙重字元線內連物。
第8圖亦繪示了位於M4層內之CVss導線70，其中CVss導線70(參照2nd CVss line)係平行於第二字元線64。CVss導線70係形成於靜態隨機存取記憶胞10的邊界上，且可能為鄰近列之靜態隨機存取記憶胞所共享。第二CVss導線70具有平行 於X方向上之一縱長方向。再者，形成延伸於Y方向上之M3層CVss導線58(包括58A與58B，參照1st CVss line)。CVss導線58與70係透過Via_3層內介層物以形成雙重CVss導線結構，使得亦降低了CVss導線的電阻值。於各靜態隨機存取記憶陣列之上視圖中，CVss導線58與70形成了網狀結構。CVss的網目係連結於CVss著陸接墊52A與52B。
第9圖繪示了結合第7圖內前段結構與第8圖內結構之一佈局。基於清楚的目的，第8圖內並未顯示字元線的凸出部，而凸出部可形成或沒有形成。再者，各電晶體可顯示有單鰭，而亦可能使用多鰭電晶體。
第10圖顯示了第9圖內所示之部分構件。所繪示構件包括了位於M1層、M3層及其間的構件，而基於簡潔目的，則沒有繪示包括前段構件及位於Via-0層內之介層物的其他構件。舉例來說，繪示了M1、M2、與M3層之構件。M1層構件包括了CVdd導線118、位元線114及位元線116。M2層構件包括了字元線50(包括條狀部50A與凸出部50B(未顯示))以及CVss著陸接墊52A與52B。M3構件包括了CVss導線58A與58B。
第11圖示意地繪示了第10圖內結構之剖面圖，其中此結構係沿包括第10圖內線段11-11的平面所得到。依據本揭露之部分實施例，如著陸接墊56B之M1層金屬構件具有厚度T1，如CVss著陸接墊52B與字元線50之M2層金屬構件具有厚度T2，如第二CVss導線58B之M3層金屬構件具有厚度T3。依據本發明之部分實施例，厚度T2係大於厚度T1與T3。舉例來說，厚度T2可大於厚度T1與T3兩者約30%，或具有介於約30%至約 100%的差距。換句話說，T2/T1與T2/T3的各比值可大於約1.3，或介於1.3至約2。依據其他實施例，厚度T2係等於或大於厚度T1，而厚度T3可等於或大於厚度T2。
字元線50為長的，特別是於大的靜態隨機存取記憶陣列之中。如此，字元線50的電阻值顯著地影響了大的靜態隨機存取記憶胞陣列的表現。由於字元線50係位於M2層內，於傳統結構中其厚度通常為小的，因此字元線表現可能成為改善靜態隨機存取記憶胞陣列的瓶頸。因此使得字元線50為厚的便可造成字元線的片電阻值的有效降低。如此，所形成之靜態隨機存取記憶胞的速度可藉由增加字元線50的厚度而得到改善。另一方面，可藉由於通常為厚的M3層與M4層內設置位元線而降低位元線的電阻值。
本揭露之實施例具有數個優點。藉由形成CVss著陸接墊52A與52B，其為短的與分隔的(相較於長金屬導線)，可降低介於CVss著陸接墊與字元線之間的寄生電容值。再者，將位於M2層內之CVss導線斷成短的著陸接墊，使得其可形成字元線凸出部，而因此降低了字元線的電阻值。基於寄生電阻值與電阻值兩者的減少，便可降低了字元線的阻-容延遲，增加了所形成之靜態隨機存取記憶胞的速度。字元線的電阻值的降低亦可藉由形成雙重字元線(位於M2層與M4層內)及可藉由增加M2層的厚度而達成。
依據本揭露之部分實施例，一種積體電路結構，包括：包括一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝置及與該第一上拉金氧半導體裝置及該第二上拉金氧半 導體裝置形成交錯栓鎖反相器之一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置之一靜態隨機存取記憶胞。此積體電路結構更包括一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上且電性耦接，及一第一金屬層，具有位於該第一金屬層內之一第一位元線與一第一CVdd導線。一第一CVss著陸接墊，與該加長接觸物重疊且電性耦接之。該第一CVss著陸接墊具有位於該靜態隨機存取記憶胞內之一部，而該部具有小於該靜態隨機存取記憶胞之一第二長度與一第二寬度之一第一長度與一第一寬度。一第一字元線，具有一第一縱長方向，其中該第一字元線與該第一CVss著陸接墊係位於該第一金屬層上之一第二金屬層內。一第一CVss導線，位於該第二金屬層上之一第三金屬層內。該第一CVss導線係電性連結於該第一CVss著陸接墊，而該第一CVss導線具有垂直於該第一縱長方向之一第二縱長方向。
依據本揭露之部分實施例，一種積體電路結構，包括：包括一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝置及與該第一上拉金氧半導體裝置及該第二上拉金氧半導體裝置形成一交錯栓鎖反相器一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置之一靜態隨機存取記憶胞。此積體電路結構更包括一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上並電性耦接之，及一第一金屬層，位於該加長接觸物上，具有位於該第一金屬層內之一第一位元線與一第一CVdd導線。一第一字元線，係位於該第一金屬層上之該第二金屬層內。第一字元線包括位於該靜態隨機存取記憶胞內之一 條狀部與一凸出部。該條狀部具有長方形上視形狀。該凸出部係連結於該條狀部之一第一側壁，且朝該第一邊界沿伸。該凸出部更自該第三邊界朝該第四邊界沿伸，且與該第四邊界分隔。一第一CVss導線，位於該第二金屬層上之一第三金屬層內。
依據本揭露之部分實施例，一種積體電路結構，包括：包括一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝置及與該第一上拉金氧半導體裝置及該第二上拉金氧半導體裝置形成一交錯栓鎖反相器之一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置之一靜態隨機存取記憶胞。該積體電路結構更包括一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上且電性耦接之，及一第一金屬層，位於該加長接觸物上，具有位於該第一金屬層內之一第一位元線與一CVdd導線。一第一字元線，自該第三邊界向該第四邊界沿伸。第一字元線係位於該第一金屬層上之該第二金屬層內。一第一CVss導線，位於該第二金屬層上之一第三金屬層內。該第二金屬層具有大於該第一金屬層之厚度及該第三金屬層之厚度之一厚度。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧靜態隨機存取記憶胞
10A、10B、10C、10D‧‧‧邊界
50‧‧‧字元線
50A‧‧‧條狀部
50B/50B1/50B2‧‧‧凸出部
52A、52B‧‧‧CVss著陸接墊
W1‧‧‧寬度
W2‧‧‧寬度
S1‧‧‧空間

Claims (10)

  1. 一種積體電路結構，包括：一靜態隨機存取記憶胞，包括：一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝置；一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置，與該第一上拉金氧半導體裝置及該第二上拉金氧半導體裝置形成交錯栓鎖反相器；一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上且電性耦接；一第一金屬層，具有位於該第一金屬層內之一第一位元線與一第一CVdd導線；一第一CVss著陸接墊，與該加長接觸物重疊且電性耦接之，其中該第一CVss著陸接墊具有位於該靜態隨機存取記憶胞內之一部，而該部具有小於該靜態隨機存取記憶胞之一第二長度與一第二寬度之一第一長度與一第一寬度；一第一字元線，具有一第一縱長方向，其中該第一字元線與該第一CVss著陸接墊係位於該第一金屬層上之一第二金屬層內；以及一第一CVss導線，位於該第二金屬層上之一第三金屬層內，其中該第一CVss導線係電性連結於該第一CVss著陸接墊，而該第一CVss導線具有垂直於該第一縱長方向之一第二縱長方向。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該第一字 元線包括一條狀部以及位於該條狀部一側上之一凸出部。
  3. 如申請專利範圍第1項所述之積體電路結構，更包括一第二字元線，位於該第三金屬層上之一第四金屬層內，其中該第二字元線係平行於該第一字元線且具有與該第一字元線之一部重疊之一部，而該第一字元線係電性耦接結於該第二字元線。
  4. 如申請專利範圍第1項所述之積體電路結構，其中該第二金屬層具有大於該第一金屬層之厚度及該第三金屬層之厚度之一厚度。
  5. 一種積體電路結構，包括：一靜態隨機存取記憶胞，具有相互平行之一第一邊界與一第二邊界，及相互平行之一第三邊界與一第四邊界，該靜態隨機存取記憶胞，包括：一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝置；一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置，與該第一上拉金氧半導體裝置及該第二上拉金氧半導體裝置形成一交錯栓鎖反相器；一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上並電性耦接之；一第一金屬層，位於該加長接觸物上，具有位於該第一金屬層內之一第一位元線與一第一CVdd導線；以及一第一字元線，自該第三邊界沿伸至該第四邊界，其中該第一字元線係位於該第一金屬層上之該第二金屬層內，而 該第一字元線包括：一條狀部，位於該靜態隨機存取記憶胞內，該條狀部具有長方形上視形狀；一第一凸出部，連結於該條狀部之一第一側壁，其中該第一凸出部朝該第一邊界沿伸，且該第一凸出部自該第三邊界朝該第四邊界沿伸，且與該第四邊界分隔；以及一第一CVss導線，位於該第二金屬層上之一第三金屬層內。
  6. 如申請專利範圍第5項所述之積體電路結構，其中該第一字元線更包括一第二凸出部，連結於該條狀部之一第二側壁，其中該第二凸出部自該第四邊界朝該第三邊界沿伸，且與該第三邊界相分隔。
  7. 如申請專利範圍第5項所述之積體電路結構，更包括一第二字元線，位於該第三金屬層上之一第四金屬層內，其中該第二字元線係平行於該第一字元線且具有與該第一字元線之一部重疊之一部，而該第一字元線係電性耦接於該第二字元線。
  8. 如申請專利範圍第5項所述之積體電路結構，其中該第二金屬層具有大於該第一金屬層之厚度及該第三金屬層之厚度之一厚度。
  9. 一種積體電路結構，包括：一靜態隨機存取記憶胞，具有相互平行之一第一邊界與一第二邊界，以及相互平行之一第三邊界與一第四邊界，該靜態隨機存取記憶胞，包括：一第一上拉金氧半導體裝置與一第二上拉金氧半導體裝 置；一第一下拉金氧半導體裝置與一第二下拉金氧半導體裝置，與該第一上拉金氧半導體裝置及該第二上拉金氧半導體裝置形成一交錯栓鎖反相器；一加長接觸物，位於該第一下拉金氧半導體裝置之一源極上且電性耦接之；一第一金屬層，位於該加長接觸物上，具有位於該第一金屬層內之一第一位元線與一CVdd導線；一第一字元線，自該第三邊界向該第四邊界沿伸，其中該第一字元線係位於該第一金屬層上之該第二金屬層內；以及一第一CVss導線，位於該第二金屬層上之一第三金屬層內，其中該第二金屬層具有大於該第一金屬層之厚度及該第三金屬層之厚度之一厚度。
  10. 如申請專利範圍第9項所述之積體電路結構，更包括一第二字元線，位於該第三金屬層上之一第四金屬層內，其中該第二字元線係平行於該第一字元線且具有與該第一字元線之一部重疊之一部，而該第一字元線係電性耦接於該第二字元線。
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