KR20170063358A - 감소된 캐패시턴스 및 저항을 갖는 sram 구조물 - Google Patents

감소된 캐패시턴스 및 저항을 갖는 sram 구조물 Download PDF

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Abstract

구조물은 제1 및 제2 풀업 MOS 디바이스, 및 제1 풀업 MOS 디바이스 및 제2 풀업 MOS 디바이스와 교차 래칭되는 인버터를 형성하는 제1 및 제2 풀다운 MOS 디바이스를 포함한다. 제1 금속층이 SRAM 셀 내의 MOS 디바이스의 게이트 전극 위에 있다. 구조물은 제1 금속층, 및 CVss 랜딩 패드를 더 포함하고, CVss 랜딩 패드는 SRAM 셀 내에 부분을 갖는다. CVss 랜딩 패드는 제1 금속층 위의 제2 금속층 내에 있다. 워드라인이 제2 금속층 내에 있다. CVss 라인은 제2 금속층 위의 제3 금속층 내에 있다. CVss 라인은 CCVss 랜딩 패드에 전기적으로 결합된다.

Description

감소된 캐패시턴스 및 저항을 갖는 SRAM 구조물{SRAM STRUCTURE WITH REDUCED CAPACITANCE AND RESISTANCE}
우선권 주장 및 교차 참조
본 출원은 2015년 11월 30일 출원된 발명의 명칭이 "고속 셀 구조물(High Speed Cell Structure)"인 가출원된 미국 특허 출원: 출원 번호 제62/260,858호의 이익을 청구하고, 이 미국 출원은 본원에 참조로서 포함된다.
정적 랜덤 액세스 메모리(Static Random Access Memory: SRAM)가 집적 회로에 통상적으로 사용된다. SRAM 셀은 리프레시의 필요 없이 데이터를 보유하는 유리한 특징을 갖는다. 집적 회로의 속도에 대한 증가적으로 요구하는 요건에 의해, SRAM 셀의 읽기 속도 및 쓰기 속도가 또한 더 중요해지고 있다. 그러나, 이미 매우 소형의 SRAM 셀의 점점 더 소규모화에 의해, 이러한 요청은 성취하기가 어렵다. 예를 들어, SRAM 셀의 워드라인(word-line) 및 비트라인(bit-line)을 형성하는 금속 라인의 시트 저항은 점점 더 높아지고 있고, 따라서 SRAM의 워드라인 및 비트라인의 RC 지연이 증가되어, 읽기 속도 및 쓰기 속도의 향상을 방지한다.
나노미터 시대로 접어듬에 따라, 분할 워드라인(split-word-line) SRAM 셀은 능동 영역, 폴리실리콘 라인, 및 금속층의 이들의 리소그래피 친화적 레이아웃형상에 기인하여, 또한 속도 향상을 위한 더 짧은 비트라인에 기인하여 점점 인기가 증가하고 있다. 그러나, 나노미터 시대에서, SRAM 셀은 또한 대형이고, 2개의 문제점을 야기한다. 첫째로, 각각의 비트라인은 SRAM 셀의 2개 이상의 로우(row)에 연결되어야 하는 데, 이는 더 높은 비트라인 금속 커플링 커패시턴스를 유도하고, 따라서 차등 비트라인(비트라인 및 비트라인 바(bar))의 차등 속도가 감소된다. 둘째로, 각각의 워드라인은 또한 SRAM 셀의 더 많은 칼럼(column)에 연결되어야 하여, 더 긴 워드라인 및 따라서 악화된 저항을 야기한다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업에서 표준 실시에 따라, 다양한 특징부는 실제 축적대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 감소되어 있을 수도 있다.
도 1 및 도 2는 몇몇 실시예에 따른 정적 랜덤 액세스 메모리(SRAM) 셀의 회로도.
도 3은 몇몇 실시예에 따른 SRAM 셀 내에 포함된 층의 단면도.
도 4는 실시예에 따른 SRAM 셀의 프론트엔드 특징부의 레이아웃을 도시하고 있는 도면.
도 5는 몇몇 실시예에 따른 SRAM 셀 내의 워드라인 및 CVss 랜딩(landing) 아일랜드를 도시하고 있는 도면.
도 6은 몇몇 실시예에 따른 SRAM 어레이 내의 워드라인 및 CVss 랜딩 아일랜드를 도시하고 있는 도면.
도 7은 실시예에 따른 SRAM 셀의 레이아웃을 도시하고 있는 도면.
도 8은 몇몇 실시예에 따른 이중 워드라인 및 이중 CVss 라인을 도시하고 있는 도면.
도 9는 몇몇 실시예에 따른 이중 워드라인 및 이중 CVss 라인을 포함하는 SRAM 셀의 레이아웃을 도시하고 있는 도면.
도 10은 몇몇 실시예에 따른 SRAM 셀의 금속층(M1 내지 M3) 내의 특징부를 도시하고 있는 도면.
도 11은 몇몇 실시예에 따른 SRAM 셀의 금속층(M1 내지 M3) 내의 특징부의 단면도.
이하의 개시내용은 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "하위에 있는", "아래", "하부", "상위에 있는", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
정적 랜덤 액세스 메모리(SRAM) 셀 및 대응 SRAM 어레이가 다양한 예시적인 실시예에 따라 제공된다. 몇몇 실시예의 몇몇 변형예가 설명된다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 유사한 도면 부호가 유사한 요소를 나타내는 데 사용된다.
도 1은 몇몇 실시예에 따른 SRAM 셀(10)의 회로도를 도시하고 있다. SRAM 셀(10)은 P-형 금속 산화물 반도체(P-type Metal-Oxide-Semiconductor: PMOS) 트랜지스터인 풀업(pull-up) 트랜지스터(PU-1, PU-2), 및 N-형 금속 산화물 반도체(N-type Metal-Oxide-Semiconductor: NMOS) 트랜지스터인 풀다운 트랜지스터(pull-down transistor)(PD-1, PD-2) 및 패스-게이트 트랜지스터(pass-gate transistors)(PG-1, PG-2)를 포함한다. 패스-게이트 트랜지스터(PG-1, PG-2)의 게이트는 SRAM 셀(10)이 선택되는지 아닌지의 여부를 결정하는 워드라인(word-line: WL)에 의해 제어된다. 풀업 트랜지스터(PU-1, PU-2) 및 풀다운 트랜지스터(PD-1, PD-2)로 형성되는 래치는 비트를 저장하고, 비트의 상보값(complementary values)은 스토리지 데이트(Storage Date: SD) 노드(110) 및 SD 노드(112)에 저장된다. 저장된 비트는 비트라인(BL)(114) 및 비트라인 바(bit-line bar: BLB)(116)를 포함하는 상보적 비트라인을 통해 SRAM 셀(10) 내에 쓰여지거나 또는 그로부터 읽어질 수 있다. SRAM 셀(10)은 포지티브 전력 공급 전압(또한 VDD로서 나타냄)을 갖는 포지티브 전력 공급 노드(Vdd)를 통해 전력 공급된다. SRAM 셀(10)은 또한 전기 접지일 수도 있는 전력 공급 전압(VSS)(또한 Vss로서 나타냄)에 연결된다. 트랜지스터(PU-1, PD-1)는 제1 인버터를 형성한다. 트랜지스터(PU-2, PD-2)는 제2 인버터를 형성한다. 제1 인버터의 입력은 트랜지스터(PG-1) 및 제2 인버터의 출력에 연결된다. 제1 인버터의 출력은 트랜지스터(PG-2) 및 제2 인버터의 입력에 연결된다.
풀업 트랜지스터(PU-1, PU-2)의 소스는 전력 공급 전압(및 라인)(Vdd)에 또한 연결되는 CVdd 노드(102) 및 CVdd 노드(104)에 각각 연결된다. 풀다운 트랜지스터(PD-1, PD-2)의 소스는 전력 공급 전압/라인(Vss)에 또한 연결되는 CVss 노드(106) 및 CVss 노드(108)에 각각 연결된다. 트랜지스터(PU-1, PD-1)의 게이트는 SD 노드(110)라 칭하는 연결 노드를 형성하는 트랜지스터(PU-2, PD-2)의 드레인에 연결된다. 트랜지스터(PU-2, PD-2)의 게이트는 트랜지스터(PU-1, PD-1)의 드레인에 연결되는 데, 이 연결 노드는 SD 노드(112)라 칭한다. 패스-게이트 트랜지스터(PG-1)의 소스/드레인 영역은 BL 노드에서 비트라인(BL)(114)에 연결된다. 패스-게이트 트랜지스터(PG-2)의 소스/드레인 영역은 BLB 노드에서 비트라인(BLB)(116)에 연결된다.
도 2는 SRAM 셀(10)의 대안적인 회로도를 도시하고 있고, 여기서 도 1의 트랜지스터(PU-1, PD-1)는 제1 인버터(인버터-1)로서 표현되어 있고, 트랜지스터(PU-2, PD-2)는 제2 인버터(인버터-2)로서 표현되어 있다. 제1 인버터(인버터-1)의 출력은 트랜지스터(PG-1) 및 제2 인버터(인버터-2)의 입력에 연결된다. 제2 인버터(인버터-2)의 출력은 트랜지스터(PG-2) 및 제2 인버터(인버터-2)의 입력에 연결된다.
도 3은 반도체칩 또는 웨이퍼 상에 형성되는 SRAM 셀(10) 내에 포함된 복수의 층의 개략 단면도를 도시하고 있다. 도 3은 다양한 레벨의 상호연결 구조물 및 트랜지스터를 나타내도록 개략적으로 도시되어 있고, SRAM 셀(10)의 실제 단면도를 반영하는 것은 아닐 수도 있다는 것이 주목된다. 상호연결 구조물은 콘택트 레벨, OD(여기서, 용어 "OD"는 "능동 영역"을 표현함) 레벨, 비아 레벨(Via_0 레벨, Via_1 레벨, Via_2 레벨, 및 Via_3 레벨), 및 금속층 레벨(M1 레벨, M2 레벨, M3 레벨, 및 M4 레벨)을 포함한다. 도시되어 있는 레벨의 각각은 하나 이상의 유전층 및 그 내에 형성된 도전성 특징부를 포함한다. 동일한 레벨에 있는 도전성 특징부는 서로 실질적으로 같은 높이의 상부면, 서로 실질적으로 같은 높이의 하부면을 가질 수도 있고, 동시에 형성될 수도 있다. 콘택트 레벨은 트랜지스터의 게이트 전극[도시되어 있는 예시적인 트랜지스터(PU-1, PU-2)와 같은]을 Via_0 레벨과 같은 상위에 있는 레벨에 연결하기 위한 게이트 콘택트(또한 게이트 플러그라 칭함), 및 트랜지스터의 소스/드레인 영역을 상위에 있는 레벨에 연결하기 위한 소스/드레인 콘택트("콘택트"라 표기되어 있음)를 포함할 수도 있다.
도 4는 예시적인 실시예에 따른 SRAM 셀(10)의 프론트엔드 특징부의 레이아웃을 도시하고 있고, 프론트엔드 특징부는 Via_0 레벨(도 1) 및Via_0 레벨 하위에 있는 레벨 내의 특징부를 포함한다. SRAM 셀(10)의 외부 경계(boundary)(10A, 10B, 10C, 10D)는 직사각형 영역을 마킹하고 있는 점선을 사용하여 도시되어 있다. N_웰(well) 영역이 SRAM 셀(10)의 중간에 있고, 2개의 P_웰 영역이 N_웰 영역의 대향 측면들 상에 있다. 도 1에 도시되어 있는 CVdd 노드(102), CVdd 노드(104), CVdd 노드(106), CVdd 노드(108), 비트라인(BL) 노드, 및 비트라인 바(BLB) 노드가 또한 도 4에 도시되어 있다. 게이트 전극(16)은 핀 기반일 수도 있고 따라서 이하에 핀(20)이라 칭하는 하위에 있는 능동 영역(N_웰 영역)(20)을 갖는 풀업 트랜지스터(PU-1)를 형성한다. 게이트 전극(16)은 핀 기반일 수도 있는 하위에 있는 능동 영역(N_웰 영역의 좌측의 제1 P_웰 영역 내의)(14)을 갖는 풀다운 트랜지스터(PD-1)를 또한 형성한다. 게이트 전극(18)은 하위에 있는 능동 영역(14)을 갖는 패스-게이트 트랜지스터(PG-1)를 형성한다. 게이트 전극(36)은 하위에 있는 능동 영역(N_웰 영역 내의)(40)을 갖는 풀업 트랜지스터(PU-2)를 형성한다. 게이트 전극(36)은 하위에 있는 능동 영역(N_웰 영역의 우측의 제2 P_웰 영역 내의)(34)을 갖는 풀다운 트랜지스터(PD-2)를 또한 형성한다. 게이트 전극(38)은 하위에 있는 능동 영역(34)을 갖는 패스-게이트 트랜지스터(PG-2)를 형성한다. 본 발명의 몇몇 실시예에 따르면, 패스-게이트 트랜지스터(PG-1, PG-2), 풀업 트랜지스터(PU-1, PU-2), 및 풀다운 트랜지스터(PD-1, PD-2)는 핀 전계 효과 트랜지스터(Fin Field-Effect Transistors: FinFETs)이다. 본 발명의 대안적인 실시예에 따르면, 패스-게이트 트랜지스터(PG-1, PG-2), 풀업 트랜지스터(PU-1, PU-2), 및 풀다운 트랜지스터(PD-1, PD-2)는 평면형 MOS 디바이스이다.
도 4는 몇몇 실시예에 따른 2개의 핀(14)[및 2개의 핀(34)]을 도시하고 있다. 다른 실시예에 따르면, 단일의 핀, 2개의 핀, 또는 3개의 핀이 존재할 수도 있고, 핀(14) 중 하나[및 핀(34) 중 하나]는 존재할 수도 있거나 존재하지 않을 수도 있는 부가의 핀을 지시하도록 도트로서 도시되어 있다.
도 4에 도시되어 있는 바와 같이, SD 노드(110)는 콘택트 레벨에서의 특징부인(도 2) 소스/드레인 콘택트 플러그(42) 및 게이트 콘택트 플러그(44)를 포함한다. 콘택트 플러그(42)는 세장형(elongated)이며, 게이트 전극(16, 36)의 연장 방향과 평행한 X 방향에서 종방향을 갖는다. 게이트 콘택트 플러그(44)는 게이트 전극(36) 위의 부분을 포함하고, 게이트 전극에 전기적으로 연결된다. 본 발명의 몇몇 실시예에 따르면, 게이트 콘택트 플러그(44)는 X 방향에 수직인 Y 방향에서 종방향을 갖는다. 물리적 반도체 웨이퍼 상에 SRAM 셀(10)의 제조시에, 콘택트 플러그(42, 44)는 단일의 연속적인 맞접된 콘택트 플러그로서 형성될 수도 있다.
SD 노드(112)는 소스/드레인 콘택트 플러그(46) 및 게이트 콘택트 플러그(48)를 포함한다. 게이트 콘택트 플러그(48)는 소스/드레인 콘택트 플러그(46)와 오버랩되는 부분을 갖는다. SD 노드(110)는 SD 노드(112)에 대칭일 수도 있기 때문에, 게이트 콘택트 플러그(48) 및 소스/드레인 콘택트 플러그(46)의 상세는 본 명세서에서 반복되지 않고, 게이트 콘택트 플러그(44) 및 소스/드레인 콘택트 플러그(42) 각각의 설명을 참조하여 발견될 수도 있다.
도 4는 또한 게이트 전극(18, 38)에 연결되는 워드라인 콘택트(WL 콘택트으로서 마킹됨)를 도시하고 있다. 더욱이, 원 및 원 내의 "x" 부호를 사용하여 각각 도시되어 있는 복수의 비아는 각각의 상위에 있는 콘택트 플러그 위에 있고 그에 접촉한다. 세장형 콘택트 플러그(54A, 54B)는 풀다운 트랜지스터(PD-1, PD-2) 각각의 소스 영역을 CVss 라인에 연결하는 데 사용된다. 세장형 콘택트 플러그(54A, 54B)는 CVss 노드(106, 108) 각각의 부분이다. 세장형 콘택트 플러그(54A, 54B)는 X 방향과 평행한 길이 방향을 갖고, SRAM 셀(10)의 코너와 오버랩되도록 형성될 수도 있다. 더욱이, 세장형 콘택트 플러그(54A, 54B)는 SRAM 셀(10)에 맞접하는 이웃하는 SRAM 셀 내로 더 연장될 수도 있다.
도 5는 M2 레벨(도 1) 내의 도전성 특징부를 도시하고 있고, 도전성 특징부는 SRAM 셀(10) 내부의 또는 인접한 것들을 포함한다. 명료화를 위해, 도 4에 도시되어 있는 바와 같은 프론트엔드 특징부는 도 5에는 도시되어 있지 않지만, 프론트엔드 특징부는 여전히 존재한다. SRAM 셀(10)은 서로 평행하고 X 방향으로 연장되는 셀 경계(10A, 10B), 및 서로 평행하고 Y 방향으로 연장되는 셀 경계(10C, 10D)를 포함한다. 워드라인(50)[부분(50A, 50B)을 포함함]은 X 방향으로 연장되는 스트립부(strip portion)(50A)를 포함한다. 스트립부(50A)는 경계(10A)로부터 경계(10B)로 줄곧 연장된다. 스트립부(50A)는 직사각형 형상을 갖는다. 스트립부(50A)의 대향 에지들은 서로 평행하고 X 방향으로 연장된다.
본 발명의 몇몇 실시예에 따르면, 워드라인(50)은 스트립부(50A)의 일 측 상의 단일의 조그부(jog portion)(50B), 또는 스트립부(50A)의 대향측들 상의 2개의 조그부(50B)를 더 포함한다. 조그부(50B)의 형성은 유리하게는 워드라인(50)의 폭의 유리한 증가를 야기하고, 따라서 워드라인(50)의 저항은 감소되어, 워드라인(50) 내의 RC 지연의 유리한 감소를 야기한다. 대안적인 실시예에 따르면, 워드라인(50)은 스트립부(50A)를 포함하고, 조그부(50B)를 포함하지 않는다. 이에 따라, 조그부(50B)는 이들이 존재할 수도 있고 또는 존재하지 않을 수도 있는 것을 지시하기 위해 점선을 사용하여 도시되어 있다.
조합하여 CVss 랜딩 패드(landing pad)(52)라 칭하는 CVss 랜딩 패드(52A, 52B)는 M2 레벨 내에 또한 형성된다. 설명 전체에 걸쳐, 용어 "랜딩 패드"는 이들의 상위에 있는 비아(이 경우에 Via_2 레벨 비아)가 랜드 오버하게(land over) 하기 위해 충분한 도전성 특징부를 칭한다. 본 발명의 몇몇 실시예에 따르면, CVss 랜딩 패드(52A, 52B)는 SRAM 셀(10)의 평면 뷰에서 격리된 아일랜드이고, 직사각형 형상을 가질 수도 있다. CVss 랜딩 패드(52A, 52B)의 길이는 워드라인(50)의 길이보다 훨씬 더 짧다. 예를 들어, CVss 랜딩 패드(52A, 52B)는 충분히 짧아, 각각의 CVss 랜딩 패드(52A, 52B)가 SRAM 셀의 2개의 이웃하는 칼럼 내로 연장되어 종료되게 된다. 도 6에 도시되어 있는 바와 같이, 각각의 랜딩 패드(52A, 52B)는 4개의 이웃하는 SRAM 셀 내로 연장된다. 비교시에, 워드라인(50)은 SRAM 셀의 4개의 칼럼, 8개의 칼럼, 16개의 칼럼, 32개의 칼럼(또는 그 초과) 내로 연장될 수도 있다.
통상의 SRAM 구조물에서, Vss 라인은 워드라인과 평행한 긴 라인으로서 형성되었고 워드라인과 동일한 길이를 가질 수도 있다. 이는 워드라인 내에 큰 기생 캐패시턴스를 생성한다. 본 발명의 실시예에서, CVss 랜딩 패드(52)는 이웃하는 워드라인(50)보다 훨씬 더 짧기 때문에, CVss 랜딩 패드(52)와 워드라인(50) 사이의 기생 캐패시턴스가 낮다. 게다가, CVss 랜딩 패드(52)는 단락되기 때문에, CVss 라인/패드의 단락에 기인하여 자유롭게 되는 공간을 사용하여 조그부(50B)를 형성하는 것이 가능하다. 본 발명의 몇몇 예시적인 실시예에 따르면, 스트립부(50A)의 폭(W1)에 대한 조그부(50B)의 폭(W2)은 약 0.1 초과인 비 W2/W1을 갖는다. 비 W2/W1은 약 0.1 내지 약 0.5의 범위일 수도 있다.
도 5에 도시되어 있는 바와 같이, 조그부(50B) 중 하나인 조그부(50B1)는 SRAM 셀의 경계(10A)를 향해 연장되고, 여전히 경계(10A)로부터 이격되어 있다. 조그부(50B1)는 또한 경계(10C)로부터 CVss 랜딩 패드(52B)를 향해 연장된다. CVss 랜딩 패드(52B)는 또한 경계(10D)로부터 조그부(50B1)를 향해 연장된다. 그러나, CVss 랜딩 패드(52B) 및 조그부(50B1)는 충분한 프로세스 마진을 남기도록 간격(S1)만큼 이격되어 있어(X 방향에서), 조그부(50B1) 및 CVss 랜딩 패드(52B)가 서로 전기적으로 단락하지 않는다. 유사하게, 조그부(50B2)는 경계(10B)를 향해 연장되고, 또한 공간(S1)만큼 CVss 랜딩 패드(52A)로부터 또한 이격되어 있다.
도 6은 SRAM 셀 어레이(12)의 부분을 도시하고 있고, 예시된 부분은 더 대형 어레이의 부분일 수도 있다. SRAM 어레이의 예시된 부분은 4×4 SRAM 셀(10)을 포함한다. 도 6에 도시되어 있는 바와 같이, 조그부(50B)는 SRAM 셀(10) 내부에서 종료하는 일 단부(50B') 및 다른 단부(50B")를 갖는다. 다른 단부는 이웃하는 SRAM 셀(10) 내에서 종료한다. 워드라인(50)의 스트립부(50A)는 다른 한편으로는, 동일한 로우 내의 복수의 SRAM 내로 연장되는 연속적인 스트립일 수도 있다. 도 6에서, 문자 "F"는 SRAM 셀(10)의 레이아웃의 상대 방향을 예시하는 데 사용되고, 각각의 문자 "F"는 SRAM 셀 및 그 배향을 표현한다. 문자 F는 4개의 방향(+X, -X, +Y, 및 -Y)으로 지향하는 그 특징부가 상이하고 따라서 SRAM 셀의 배향을 식별하는 데 사용될 수 있다는 점에서 독특하다. 도 6에 도시되어 있는 바와 같이, 이웃하는 SRAM 칼럼은 서로 경면 대칭할 수도 있고, 이웃하는 SRAM 로우는 서로 경면 대칭할 수도 있다.
도 7은 본 발명의 몇몇 실시예에 따른 SRAM 셀(10)의 레이아웃을 도시하고 있다. 도 5에 도시되어 있는 구조물 및 도 6에 도시되어 있는 구조물은 도 7에 조합된다. 이에 따라, 도 5에 도시되어 있는 특징부 및 도 6에 도시되어 있는 특징부의 상대 위치는 도 7로부터 발견될 수도 있다. 도 7의 비아는 도면 부호를 사용하여 도시되어 있지만 개별적으로 마킹되어 있지는 않다. CVss-노드(106)는 콘택트 레벨(도 1)에서 콘택트 플러그(54A)를 포함하고, 콘택트 플러그(54A)는 그 사이의 비아(Via_0 레벨에서)를 통해 랜딩 패드(56A)(M1 레벨에서)에 전기적으로 연결된다. 콘택트 플러그(54A)는 또한 풀다운 트랜지스터(PD-1)의 소스 영역에 전기적으로 연결된다. M1 레벨 랜딩 패드(56A)는 또한 상위에 있는 M2 레벨 CVss 랜딩 패드(52A)에 전기적으로 연결된다(Via_1 레벨 비아를 통해). M2 레벨 랜딩 패드(52A)는 또한 M3 레벨에 있는 CVss 라인(58A)에 전기적으로 연결된다(Via_2 레벨 비아를 통해). CVss 라인(58A)은 Y 방향으로 연장되고, 동일한 칼럼 내의 복수의 SRAM 셀 내로 연장될 수도 있다.
도 7에 더 도시되어 있는 바와 같이, M2 레벨(도 1)에 있는 워드라인(50)은 Via_1 레벨 내의 비아를 통해 M1 레벨에서 랜딩 패드(60A)에 전기적으로 결합된다. 랜딩 패드(60A)는 또한 Via-0 레벨에서 비아를 통해 게이트 콘택트 플러그(62A)에 전기적으로 연결된다. 재차, 다양한 레벨에서의 비아가 도시되어 있고, 개별적으로 마킹되지 않는다.
전술된 연결부는 SRAM 셀(10)의 좌측에 있다. 유사하게, 랜딩 패드, 비아, 및 콘택트 플러그를 포함하는 복수의 연결부가 또한 SRAM 셀의 우측에 형성되고, 우측 연결부는 좌측 특징부와 유사하고 대칭일 수도 있고, 따라서 상세히 설명되지 않는다. 우측 연결부는, 우측 연결부의 도면 부호가 문자 "A" 대신에 문자 "B"로 끝나는 것을 제외하고는, 대응하는 좌측 연결부와 동일한 번호를 갖는다.
도 7에 도시되어 있는 바와 같이, CVdd 라인(118), 비트라인(114), 비트라인 바(BLB)(116)는 M1 레벨(도 1) 내에 배치되고, Y 방향과 평행한 길이 방향을 갖는다. 이에 따라, CVdd 라인(118), 비트라인(114), 및 BLB(116)의 각각은 동일한 칼럼 내의 복수의 SRAM 셀 내로 연장될 수도 있고, 이들 SRAM 셀에 연결될 수도 있다.
도 7에 도시되어 있는 바와 같이, 제1(1st) 워드라인이라 칭하는 워드라인(50)이 M2 레벨 내에 있다. 워드라인의 저항을 감소시키기 위해, 제2(2nd) 워드라인(64)이 도 8에 도시되어 있는 바와 같이, M4 레벨 내에 배치되고, X 방향으로 연장된다. 도 7에 도시되어 있는 몇몇 특징부는 명료화의 이유로 도 8에는 도시되어 있지 않지만, 이들 특징부는 여전히 존재한다. 도 8은 본 발명의 몇몇 실시예에 따른 이중 워드라인 및 이중 CVss 라인/패드를 도시하고 있다. 워드라인(64)은 또한 동일한 로우 내에 복수의 SRAM 셀 내로 연장되는 연속적인 금속 라인으로서 형성될 수도 있다. 워드라인(64)은 하위에 있는 워드라인(50)의 부분과 오버랩될 수도 있어, 상호연결부를 형성하는 데 적합하게 된다. 예를 들어, M3 레벨 랜딩 패드(66)는 Via_3 레벨 비아를 통해 상위에 있는 워드라인(64)에 연결되고, Via_2 레벨 비아를 통해 하위에 있는 워드라인(50)에 연결된다. 이에 따라, 워드라인(50, 64)은 이중 워드라인 구조물을 형성하도록 상호연결되고, 따라서 최종적인 이중 워드라인 구조물의 저항이 단일 워드라인 구조물에 비교하여 감소된다. 본 발명의 몇몇 실시예에 따르면, 도 8에 도시되어 있는 바와 같이, SRAM 셀마다 하나(또는 그 초과의) 이중 워드라인 상호연결부[랜딩 패드(66) 및 상위에 있는 비아 및 하위에 있는 비아를 포함함]가 존재한다. 대안적인 실시예에 따르면, 동일한 로우 내에 복수의 SRAM 셀에 의해 공유된 하나의 이중 워드라인 상호연결부가 존재한다. 예를 들어, 이중 워드라인 상호연결부는 동일한 로우 내에서 매 4개의 SRAM 셀마다, 매 8개의 SRAM 셀마다 형성될 수도 있다.
도 8은 또한 M4 레벨에서 CVss 라인(70)을 도시하고 있고, CVss 라인(70)(제2 CVss 라인이라 칭함)은 제2 워드라인(64)과 평행하다. CVss 라인(70)은 SRAM 셀(10)의 경계에 형성되고, SRAM 셀의 이웃하는 로우에 의해 공유될 수도 있다. 제2 CVss 라인(70)은 X 방향과 평행한 길이 방향을 갖는다. 더욱이, Y 방향으로 연장되는 M3 레벨 CVss 라인(58)(58A, 58B를 포함함, 제1 CVss 라인이라 칭함)이 존재한다. CVss 라인(58, 70)은 Via_3 레벨에서 비아를 통해 상호연결되어 이중 CVss 라인 구조물을 형성하여, CVss 라인의 저항이 또한 감소되게 된다. 각각의 SRAM 어레이의 평면 뷰에서, CVss 라인(58, 70)은 메시 구조물을 형성한다. CVss 메시는 CVss 랜딩 패드(52A, 52B)에 연결된다.
도 9는 도 8의 구조물과 도 7의 프론트엔드 구조물을 조합하는 레이아웃을 도시하고 있다. 워드라인 조그부는 명료화를 위해 도 8에 도시되어 있지 않고, 반면에 조그부는 형성될 수도 있고 또는 형성되지 않을 수도 있다. 더욱이, 단일 핀이 각각의 트랜지스터에 대해 도시되어 있고, 반면에 멀티핀 트랜지스터가 또한 고려된다.
도 10은 도 9에 도시되어 있는 몇몇 특징부를 도시하고 있다. 도시되어 있는 특징부는 M1 레벨, M3 레벨 내의 특징부, 및 이들 사이의 특징부를 포함하고, 반면에 Via-0 레벨 내의 프론트엔드 특징부 및 비아를 포함하는 다른 특징부는 명료화를 위해 도시되어 있지 않다. 예를 들어, M1, M2 및 M3 레벨 특징부가 도시되어 있다. M1 특징부는 CVdd 라인(118), 비트라인(114), 및 비트라인 바(116)를 포함한다. M2 레벨 특징부는 워드라인(50)[스트립부(50A) 및 조그부(50B)(도시 생략)를 포함함] 및 CVss 랜딩 패드(52A, 52B)를 포함한다. M3 특징부는 CVss 라인(58A, 58B)을 포함한다.
도 11은 도 10의 구조물의 단면도를 개략적으로 도시하고 있고, 단면도는 도 10의 라인 11-11을 포함하는 평면으로부터 취해진다. 본 발명의 몇몇 실시예에 따르면, 랜딩 패드(56B)와 같은 M1 레벨 금속 특징부는 두께(T1)를 갖고, CVss 랜딩 패드(52B) 및 워드라인(50)과 같은 M2 레벨 금속 특징부는 두께(T2)를 갖고, 제2 CVss 라인(58B)과 같은 M3 레벨 금속 특징부는 두께(T3)를 갖는다. 본 발명의 몇몇 실시예에 따르면, 두께(T2)는 두께(T1, T3)보다 크다. 예를 들어, 두께(T2)는 30 퍼센트만큼, 또는 약 30 퍼센트 내지 약 100 퍼센트의 차이만큼 양 두께(T1, T3)보다 클 수도 있다. 달리 말하면, 각각의 비(T2/T1, T2/T3)는 약 1.3 초과, 또는 약 1.3 내지 약 2.0일 수도 있다. 대안적인 실시예에 따르면, 두께(T2)는 두께(T1)와 같거나 크고, 두께(T3)는 두께(T2)와 같거나 크다.
워드라인(50)은 특히 대형 SRAM 어레이에서 길다. 이에 따라, 워드라인(50)의 저항은 대형 SRAM 셀 어레이의 성능에 상당히 영향을 미친다. 워드라인(50)은 그 두께가 통상적으로 통상의 구조물에서 소형이었던 M2 레벨 내에 있기 때문에, 워드라인 성능은 SRAM 셀 어레이의 성능의 향상에 있어서 방해물이 될 수도 있다. 워드라인(50)을 두껍게 하는 것은 따라서 워드라인의 시트 저항의 유리한 감소를 야기할 수도 있다. 이에 따라, 최종적인 SRAM 셀의 속도는 워드라인(50)의 두께를 증가시킴으로써 향상될 수도 있다. 다른 한편으로, 비트라인의 저항은 통상적으로 두꺼운 비트라인을 M3 레벨 및 M4 레벨 내에 배열함으로써 감소될 수도 있다.
본 발명의 실시예는 몇몇 유리한 특징을 갖는다. 짧고 격리되어 있는(긴 금속 라인보다는) CVss 랜딩 패드(52A, 52B)를 형성함으로써, CVss 랜딩 패드와 워드라인 사이의 기생 캐패시턴스가 감소된다. 더욱이, M2 레벨 내의 CVss 라인을 짧은 랜딩 패드로 파괴하는 것은 워드라인 조그를 형성하는 것을 가능하게 하고, 따라서 워드라인의 저항이 감소된다. 기생 저항 및 저항의 모두가 감소된 상태로, 워드라인의 RC 지연이 감소되고, 최종적인 SRAM 셀의 속도가 향상된다. 워드라인의 저항의 감소는 또한 이중 워드라인을 형성함으로써(M2 레벨 및 M4 레벨의 모두에), 그리고 M2 레벨 특징부의 두께를 증가시킴으로써 성취될 수도 있다.
본 발명의 몇몇 실시예에 따르면, 집적 회로 구조물은 SRAM 셀을 포함하고, 이 SRAM 셀은 제1 풀업 MOS 디바이스 및 제2 풀업 MOS 디바이스, 및 제1 풀업 MOS 디바이스 및 제2 풀업 MOS 디바이스와 함께 교차 래칭되는(cross-latched) 인버터를 형성하는 제1 풀다운 MOS 디바이스 및 제2 풀다운 MOS 디바이스를 포함한다. 집적 회로 구조물은 제1 풀다운 MOS 디바이스의 소스 위에 있고 소스에 전기적으로 결합되는 세장형 콘택트, 및 제1 금속층을 더 포함하고, 비트라인 및 CVdd 라인이 제1 금속층 내에 있다. CVss 랜딩 패드는 오버랩되고 세장형 콘택트에 전기적으로 결합된다. CVss 랜딩 패드는 SRAM 셀 내에 부분을 갖고, 부분은 SRAM 셀의 제2 길이 및 제2 폭보다 작은 제1 길이 및 제1 폭을 갖는다. 워드라인은 제1 길이 방향을 갖고, 워드라인 및 CVss 랜딩 패드는 제1 금속층 위의 제2 금속층 내에 있다. CVss는 제2 금속층 위의 제3 금속층 내에 있다. CVss 라인은 CVss 랜딩 패드에 전기적으로 결합되고, CVss 라인은 제1 길이 방향에 수직인 제2 길이 방향을 갖는다.
본 발명의 몇몇 실시예에 따르면, 집적 회로 구조물은 SRAM 셀을 포함하고, 이 SRAM 셀은 제1 풀업 MOS 디바이스 및 제2 풀업 MOS 디바이스, 및 제1 풀업 MOS 디바이스 및 제2 풀업 MOS 디바이스와 함께 교차 래칭되는 인버터를 형성하는 제1 풀다운 MOS 디바이스 및 제2 풀다운 MOS 디바이스를 포함한다. 집적 회로 구조물은 제1 풀다운 MOS 디바이스의 소스 위에 있고 소스에 전기적으로 결합되는 세장형 콘택트, 및 제1 금속층을 더 포함하고, 비트라인 및 CVdd 라인이 제1 금속층 내에 있다. 워드라인은 제1 금속층 위의 제2 금속층 내에 있다. 워드라인은 SRAM 셀 내에 스트립부 및 조그부를 포함한다. 스트립부는 직사각형 평면 뷰 형상을 갖는다. 조그부는 스트립부의 제1 측벽에 연결되고, 제1 경계를 향해 연장된다. 조그부가 또한 제3 경계로부터 제4 경계를 향해 연장되고, 제4 경계로부터 이격되어 있다. CVss 라인은 제2 금속층 위의 제3 금속층 내에 있다.
본 발명의 몇몇 실시예에 따르면, 집적 회로 구조물은 SRAM 셀을 포함하고, 이 SRAM 셀은 제1 풀업 MOS 디바이스 및 제2 풀업 MOS 디바이스, 및 제1 풀업 MOS 디바이스 및 제2 풀업 MOS 디바이스와 함께 교차 래칭되는 인버터를 형성하는 제1 풀다운 MOS 디바이스 및 제2 풀다운 MOS 디바이스를 포함한다. 집적 회로 구조물은 제1 풀다운 MOS 디바이스의 소스 위에 있고 소스에 전기적으로 결합되는 세장형 콘택트, 및 제1 금속층을 더 포함하고, 비트라인 및 CVdd 라인이 제1 금속층 내에 있다. 워드라인은 제3 경계로부터 제4 경계로 연장된다. 워드라인은 제3 금속층 위의 제2 금속층 내에 있다. CVss 라인은 제2 금속층 위의 제3 금속층 내에 있다. 제2 금속층은 제1 금속층의 두께 및 제3 금속층의 두께보다 큰 두께를 갖는다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    정적 랜덤 메모리(Static Random Access Memory: SRAM) 셀로서,
    제1 풀업 금속 산화물 반도체(pull-up Metal-Oxide Semiconductor: MOS) 디바이스 및 제2 풀업 MOS 디바이스; 및
    상기 제1 풀업 MOS 디바이스 및 상기 제2 풀업 MOS 디바이스와 교차 래칭되는(cross-latched) 인버터를 형성하는 제1 풀다운(pull-down) MOS 디바이스 및 제2 풀다운 MOS 디바이스를 포함하는 상기 정적 랜덤 메모리(SRAM) 셀;
    상기 제1 풀다운 MOS 디바이스의 소스 위에(over) 있고 상기 제1 풀다운 MOS 디바이스의 소스에 전기적으로 결합되는 세장형(elongated) 콘택트;
    제1 금속층 - 상기 제1 금속층 내에 비트라인(bit-line) 및 CVdd 라인이 있음 - ;
    상기 세장형 콘택트와 오버랩되고 상기 세장형 콘택트에 전기적으로 결합되는 제1 CVss 랜딩 패드(landing pad) - 상기 제1 CVss 랜딩 패드는 상기 SRAM 셀 내에 부분을 갖고, 상기 부분은 상기 SRAM 셀의 제2 길이 및 제2 폭보다 작은 제1 길이 및 제1 폭을 가짐 - ;
    제1 길이 방향을 갖는 제1 워드라인(word-line) - 상기 제1 워드라인 및 상기 제1 CVss 랜딩 패드는 상기 제1 금속층 위의 제2 금속층 내에 있음 - ; 및
    상기 제2 금속층 위의 제3 금속층 내의 제1 CVss 라인 - 상기 제1 CVss 라인은 상기 제1 CVss 랜딩 패드에 전기적으로 결합되고, 상기 제1 CVss 라인은 상기 제1 길이 방향에 수직인 제2 길이 방향을 가짐 - ;
    을 포함하는 집적 회로 구조물.
  2. 제1항에 있어서, 상기 SRAM 셀은 서로 평행한 제1 경계(boundary) 및 제2 경계, 서로 평행한 제3 경계 및 제4 경계를 갖고, 상기 제1 CVss 랜딩 패드는 상기 제1 경계 및 상기 제4 경계와 오버랩되고, 상기 제2 경계 및 상기 제3 경계로는 연장되지 않는 것인 집적 회로 구조물.
  3. 제2항에 있어서, 상기 제2 경계 및 제3 경계와 오버랩되고, 상기 제1 경계 및 상기 제4 경계로는 연장되지 않는 제2 CVss 랜딩 패드를 더 포함하는 집적 회로 구조물.
  4. 제2항에 있어서, 상기 제1 워드라인은 상기 제3 경계로부터 상기 제4 경계로 연장되는 것인 집적 회로 구조물.
  5. 제1항에 있어서, 상기 제1 워드라인은 스트립부(strip portion), 및 상기 스트립부의 측면 상의 조그부(jog portion)를 포함하는 것인 집적 회로 구조물.
  6. 제1항에 있어서, 상기 제3 금속층 위의 제4 금속층 내의 제2 워드라인을 더 포함하고, 상기 제2 워드라인은 상기 제1 워드라인과 평행하고, 상기 제1 워드라인의 부분과 오버랩되는 부분을 갖고, 상기 제1 워드라인은 상기 제2 워드라인에 전기적으로 결합되는 것인 집적 회로 구조물.
  7. 제1항에 있어서, 상기 제3 금속층 위의 제4 금속층 내의 제2 CVss 라인을 더 포함하고, 상기 제2 CVss 라인은 상기 제1 CVss 라인에 수직이고, 상기 제1 CVss 라인의 부분과 오버랩되는 부분을 갖고, 상기 제1 CVss 라인은 상기 제2 CVss 라인에 전기적으로 결합되는 것인 집적 회로 구조물.
  8. 제1항에 있어서, 상기 제2 금속층은 상기 제1 금속층의 두께 및 상기 제3 금속층의 두께보다 큰 두께를 갖는 것인 집적 회로 구조물.
  9. 집적 회로 구조물에 있어서,
    서로 평행한 제1 경계 및 제2 경계, 및 서로 평행한 제3 경계 및 제4 경계를 갖는 정적 랜덤 메모리(SRAM) 셀로서,
    제1 풀업 금속 산화물 반도체(MOS) 디바이스 및 제2 풀업 MOS 디바이스; 및
    상기 제1 풀업 MOS 디바이스 및 상기 제2 풀업 MOS 디바이스와 교차 래칭되는 인버터를 형성하는 제1 풀다운 MOS 디바이스 및 제2 풀다운 MOS 디바이스를 포함하는 상기 정적 랜덤 메모리(SRAM) 셀;
    상기 제1 풀다운 MOS 디바이스의 소스 위에 있고 상기 제1 풀다운 MOS 디바이스의 소스에 전기적으로 결합되는 세장형 콘택트;
    상기 세장형 콘택트 위의 제1 금속층 - 상기 제1 금속층 내에 비트라인 및 CVdd 라인이 있음 - ;
    상기 제3 경계로부터 상기 제4 경계로 연장되고 상기 제1 금속층 위의 제2 금속층 내에 있는 제1 워드라인으로서,
    상기 SRAM 셀 내의 직사각형 평면 뷰 형상(top-view shape)을 가지는 스트립부; 및
    상기 스트립부의 제1 측벽에 연결되는 제1 조그부 - 상기 제1 조그부는 상기 제1 경계를 향해 연장되고, 상기 제1 조그부는 상기 제3 경계로부터 상기 제4 경계를 향해 연장되고, 상기 제4 경계로부터 이격되어 있음 - 를 포함하는 상기 제1 워드라인; 및
    상기 제2 금속층 위의 제3 금속층 내의 제1 CVss 라인
    을 포함하는 집적 회로 구조물.
  10. 집적 회로 구조물에 있어서,
    서로 평행한 제1 경계 및 제2 경계, 및 서로 평행한 제3 경계 및 제4 경계를 갖는 정적 랜덤 메모리(SRAM) 셀로서,
    제1 풀업 금속 산화물 반도체(MOS) 디바이스 및 제2 풀업 MOS 디바이스; 및
    상기 제1 풀업 MOS 디바이스 및 상기 제2 풀업 MOS 디바이스와 교차 래칭되는 인버터를 형성하는 제1 풀다운 MOS 디바이스 및 제2 풀다운 MOS 디바이스를 포함하는 정적 랜덤 메모리(SRAM) 셀;
    상기 제1 풀다운 MOS 디바이스의 소스 위에 있고 상기 제1 풀다운 MOS 디바이스의 소스에 전기적으로 결합되는 세장형 콘택트;
    상기 세장형 콘택트 위의 제1 금속층 - 상기 제1 금속층 내에 비트라인 및 CVdd 라인이 있음 - ;
    상기 제3 경계로부터 상기 제4 경계로 연장되며 상기 제1 금속층 위의 제2 금속층 내에 있는 제1 워드라인; 및
    상기 제2 금속층 위의 제3 금속층 내의 제1 CVss 라인 - 상기 제2 금속층은 상기 제1 금속층의 두께 및 상기 제3 금속층의 두께보다 큰 두께를 가짐 -
    을 포함하는 집적 회로 구조물.
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