KR20130111264A - Ｓｒａｍ 셀 구조를 위한 방법 및 장치 - Google Patents
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Abstract
SRAM 셀 구조가 개시된다. 일 실시예에서, 비트 셀 제 1 레벨 접촉이 제 1 및 제 2 CVdd 노드, 제 1 및 제 2 CVss 노드, 비트 라인 노드, 비트 라인 바 노드, 데이터 노드, 데이터 바 노드에 형성되고, 제 2 레벨 접촉은 제 1 및 제 2 CVdd 노드, 제 1 및 제 2 CVss 노드, 비트 라인 노드 및 비트 라인 바 노드의 제 1 레벨 접촉 각각 상에 형성되고, 데이터 노드 및 데이터 바 노드에 형성된 제 1 레벨 접촉은 제 2 레벨 접촉이 그 위에 형성되지 않는다. 다른 실시예에서, 워드 라인이 형성되고, SRAM 셀 위에 놓인 비트 라인 및 CVdd 및 CVss 라인이 형성되고 노드 중 대응하는 노드에 결합된다. 셀 구조를 형성하기 위한 방법이 개시된다.
Description
본 발명은 SRAM 셀 구조 및 개선된 연결성 및 진보된 반도체 프로세스들을 위한 레이아웃을 SRAM 셀 구조에 제공하기 위한 방법들에 관한 것이다.
전기 회로, 및 구체적으로는 반도체 프로세스들에서 집적 회로들로서 제조되는 전기 회로들을 위한 현재의 공통적인 요건은 메모리 저장 엘리먼트들의 어레이이다. 이들 엘리먼트들은 SRAM 메모리들을 형성하기 위해 정적 랜덤 액세스 메모리 셀들(SRAM) 셀들로서 제공될 수 있다. SRAM 메모리 셀들은 SRAM 셀들을 포함하는 집적 회로 디바이스에 대한 전력이 제거되는 경우, 저장된 데이터가 손실될 것이기 때문에 "휘발성" 메모리로서 기술된다. SRAM 어레이의 각각의 비트 셀은 통상적으로 6개의 트랜지스터들(6T) 또는 8T 또는 10T 셀들과 같이 그 이상의 트랜지스터들로 형성되는 래치(latch)이다. 래치 회로들의 보충 동작(reinforcing operation)으로 인해, SRAM 셀들은 충분한 공급 전압이 존재하는 한 저장된 데이터를 보유할 것이다. SRAM 메모리 어레이들은 또한 빠른 셀 액세스 시간들을 가져서, SRAM을 스크래치 패드 저장소(scratchpad storage)로서 특히 매력이 있게 하고, 이를테면, 프로세서들을 위한 캐시 메모리에서 데이터 저장소 역할을 하게 된다. 현재의 SOC(system on a chip) 설계들은 종종 SRAM 메모리에 하나 이상의 "코어"들을 통합시킨다. 이들 코어들은 종종 DSP들, ARM들, RISC, 마이크로제어기들, 또는 마이크로프로세서들과 같은 미리 설계된 대중적인 프로세서들이다. 예를 들어, 프로세서 코어들은 매우 빠른 프로세싱 동작들을 가능하게 하기 위해 반도체 기판 상의 프로세서 부근에 또는 근처에 배치되는 SRAM 셀들의 레벨 1(L1) 캐시 메모리로 배열될 수 있다.
점차, 집적 회로들은 배터리로 동작되고 휴대용의 디바이스들에 이용된다. 예를 들어, SOC들은 셀 전화, 랩톱 컴퓨터, 넷북 컴퓨터, 태블릿 컴퓨터, 오디오 또는 비디오 재생기, 캠코더 또는 카메라, 스마트폰 또는 PDA, 또는 GPS 디바이스들의 메인 기능들을 구현하는데 필요한 회로들 모두 또는 대부분을 제공하는데 이용될 수 있다. SRAM 어레이들은 종종 단일의 집적 회로에서, 단일의 디바이스로서 적층된 다이 패키지에서, 또는 적층된 웨이퍼 패키지에서, 또는 패키지-온-패키지(package-on-package; PoP) 디바이스에서 이들 기능들을 제공하도록 프로세서 및 사용자 로직과 조합된다. 이들 고도로 집적된 디바이스들의 이용은 이용 가능한 시스템 보드 영역을 증가시키고 새로운 디바이스들을 생성하는데 필요한 설계 및 엔지니어링 개발 시간을 감소시킨다.
SRAM 셀에서, 데이터는 역으로 관련되는 2개의 저장 노드들 상에 저장되며, 이들 2개의 저장 노드들은 여기서 셀 "데이터 노드(data node)" 및 "데이터 바 노드(data bar node)"로서 지칭된다. SRAM 셀의 저장부는 2개의 교차 결합된 인버터들의 래치 회로로서 배열되는 4개의 MOS 트랜지스터들로부터 형성될 수 있으며, 각각의 저장 노드는 2개의 MOS 트랜지스터들의 게이트 단자들에서 형성되고 다른 2개의 MOS 트랜지스터들로 형성된 인버터의 출력을 수신한다. 통상적으로, 회로는 상보적 MOS(CMOS) 기술로 구현된다. 트랜스퍼 게이트(transfer gate)로서 결합되는 패스 게이트(pass gate)는 데이터 노드 및 데이터 바 노드 각각에 기록될 비트 라인 상의 데이터 및 상보적 비트 라인 바 상의 데이터를 위한 입력 및 출력 경로를 제공한다. 판독 데이터는 데이터 노드 및 데이터 바 노드로부터 대응하는 비트 라인들에게 전달된다. 비트 라인들은 2개의 패스 게이트들 상의 게이트 단자들에 결합된 워드 라인 상의 활성 전압에 의해 데이터 노드들에 결합된다.
현재의 반도체 프로세스들은 SRAM 셀들의 피처들을 계속 축소하며, 이는 증가된 접촉 저항, 감소된 접촉 홀 크기, SRAM 구조들을 형성하기 위해 이용되는 포토리소그라피에서의 감소된 허용오차를 야기한다. 또한, 다수의 패터닝 단계들이 SRAM 셀 구조들을 형성하기 위해 포토리소그라피 프로세싱에서 요구되며, 이는 비용들을 증가시키고 제조 프로세스들의 쓰루풋을 낮춘다.
일 실시예에 따라, 레이아웃이 SRAM 구조에 제공되며, 이 SRAM 구조는, 셀 경계를 갖고, X- 방향의 X-피치, Y 방향의 Y-피치를 갖는 반도체 기판 상에 형성된 셀을 포함하고, 상기 셀은 제 1 인버터의 제 1 풀-업 디바이스의 소스의 제 1 CVdd 노드 상에 형성되고 제 1 인버터의 제 1 풀-다운 디바이스의 소스의 제 1 CVss 노드 상에 형성되고, 제 2 인버터의 제 2 풀-업 디바이스의 소스의 제 2 CVdd 노드 상에 형성되고 제 2 인버터의 제 2 풀-다운 디바이스의 소스의 제 2 CVss 상에 형성되고, 제 1 패스 게이트의 소스의 비트 라인 노드에 형성되고 제 2 패스 게이트의 소스의 비트 라인 바 노드에 형성되는 레벨 접촉을 포함하는 디바이스의 활성 영역들에 결합된 제 1 레벨 접촉의 제 1 그룹으로서, 상기 제 1 레벨 접촉의 이들 제 1 그룹 각각은 셀 경계에 형성되고, X 방향으로 배열되는 길이를 갖고, 이들 제 1 레벨 접촉 각각은 인접한 SRAM 셀과 공유되는, 상기 제 1 레벨 접촉의 제 1 그룹; 제 1 패스 게이트 및 제 1 풀-다운 디바이스의 공통 드레인의 데이터 노드에 형성되고 데이터 노드를 제 1 풀-업 디바이스의 드레인에 결합하는 접촉 및 데이터 바 노드에 형성되고, 제 2 패스 게이트 및 제 2 풀-다운 디바이스의 공통 드레인을 제 2 풀-업 디바이스의 드레인에 결합하는 접촉을 포함하는 제 1 레벨 접촉의 제 2 그룹으로서, 상기 제 1 레벨 접촉의 제 2 그룹은 X 방향으로 길이를 가지고 배열되고 2.5보다 큰 길이 대 폭 비율을 갖는, 상기 제 1 레벨 접촉의 제 2 그룹; 및 제 1 레벨 접촉의 제 1 그룹 상에 형성되고 제 1 레벨 접촉을 위에 놓인 제 1 레벨 비아에 결합하는 제 2 레벨 접촉의 제 1 그룹으로서, 상기 제 2 레벨 접촉의 제 1 그룹은 X-방향으로 길이를 가지고 배열되고 셀 경계에 배치되며 인접한 SRAM 셀과 공유되는, 상기 제 2 레벨 접촉의 제 1 그룹을 포함한다.
다른 실시예에서, 반도체 기판 상에 SRAM 셀의 어레이를 형성하기 위한 SRAM 회로 설계를 수신하는 단계; SRAM 셀에서 제 2 레벨 접촉에 대해 이중 레벨 포토리소그라피 프로세스가 이용되는지의 여부를 결정하는 단계; 이 결정에 기초하여, SRAM 셀에 대해 2개 층의 제 2 레벨 접촉을 포함하는 셀 레이아웃을 선택하거나, 또는 단일층의 제 2 레벨 접촉을 갖는 셀 레이아웃을 선택하는 단계; 및 반도체 기판 상에 SRAM 셀의 어레이를 형성하는 단계를 포함하는 방법이 제공된다.
본 개시 및 본 개시의 이점들의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 행해지는 다음의 설명들에 대한 참조가 이루어진다.
도 1은 6T 셀 어레인지먼트에서 종래의 SRAM 비트 셀 회로를 예시하는 도면.
도 2는 실시예에서 이용하기 위한 비아들 및 접촉들을 포함하는 수직 연결들을 단면뷰로 예시하는 도면.
도 3은 실시예들에서 이용하기 위한 finFET 트랜지스터를 예시하는 도면.
도 4는 실시예들에서 이용하기 위한 다른 finFET 트랜지스터를 예시하는 도면.
도 5는 예시적인 실시예의 SRAM 셀 구조를 위한 레이아웃을 평면뷰로 예시하는 도면.
도 6은 실시예들의 부가적인 피처들을 도시하는, 도 5의 레이아웃을 평면뷰로 예시하는 도면.
도 7은 실시예들을 위한 상위 레벨 연결들을 예시하는, 도 5 및 도 6의 SRAM 셀 구조에 대한 레이아웃을 평면뷰로 예시하는 도면.
도 8은 대안적인 실시예의 SRAM 셀 구조에 대한 레이아웃을 평면뷰로 예시하는 도면.
도 9는 도 8의 실시예의 레이아웃의 부가적인 상세들을 평면뷰로 예시하는 도면.
도 10은 도 8 및 도 9의 실시예의 레이아웃의 금속 층들 및 비아 연결들을 평면뷰로 예시하는 도면.
도 11은 실시예들에서 이용하기 위한 집적 회로 상의 SRAM 어레이를 블록도로 예시하는 도면.
도 12는 방법 실시예를 흐름도로 예시하는 도면.
도 2는 실시예에서 이용하기 위한 비아들 및 접촉들을 포함하는 수직 연결들을 단면뷰로 예시하는 도면.
도 3은 실시예들에서 이용하기 위한 finFET 트랜지스터를 예시하는 도면.
도 4는 실시예들에서 이용하기 위한 다른 finFET 트랜지스터를 예시하는 도면.
도 5는 예시적인 실시예의 SRAM 셀 구조를 위한 레이아웃을 평면뷰로 예시하는 도면.
도 6은 실시예들의 부가적인 피처들을 도시하는, 도 5의 레이아웃을 평면뷰로 예시하는 도면.
도 7은 실시예들을 위한 상위 레벨 연결들을 예시하는, 도 5 및 도 6의 SRAM 셀 구조에 대한 레이아웃을 평면뷰로 예시하는 도면.
도 8은 대안적인 실시예의 SRAM 셀 구조에 대한 레이아웃을 평면뷰로 예시하는 도면.
도 9는 도 8의 실시예의 레이아웃의 부가적인 상세들을 평면뷰로 예시하는 도면.
도 10은 도 8 및 도 9의 실시예의 레이아웃의 금속 층들 및 비아 연결들을 평면뷰로 예시하는 도면.
도 11은 실시예들에서 이용하기 위한 집적 회로 상의 SRAM 어레이를 블록도로 예시하는 도면.
도 12는 방법 실시예를 흐름도로 예시하는 도면.
도면들, 개략도들 및 다이어그램들은 예시적이며 제한하는 것으로서 의도되지 않고 본 발명의 실시예들의 예들이며, 설명 목적들을 위해 단순화되고 제 축적대로 그려진 것은 아니다.
현재의 바람직한 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 매우 다양한 특유의 맥락들에서 실현될 수 있는 다수의 응용 가능한 진보성 있는 개념들을 제공한다는 것이 인지되어야 한다. 논의되는 특유의 실시예들은 단지 본 발명을 제조 및 이용하기 위한 특유의 방식들을 예시하며, 본 발명의 범위를 제한하지 않는다.
도 1은 비 제한적인 예로서, 6T 어레인지먼트에서의 통상적인 SRAM 비트 셀(10)을 도시한다. 도 1에서, PG1 및 PG2로 라벨링된 MOS 패스 게이트들의 쌍은 한 쌍의 비트 라인들(BL 및 BLB)을 DN 및 DNB로 라벨링된 데이터 노드들에 각각 결합한다. 패스 게이트 트랜지스터들(PG1 및 PG2)은 통상적으로 당 분야에서 알려진 바와 같이 전달 게이트들로서 배열되는 MOS 트랜지스터들로 형성된다. 이 예에서, 트랜지스터들(PG1 및 PG2)은 NMOS 트랜지스터들로서 구현된다. 프로세스 기술에 의존해서 약 0.3 볼트 내지 3.0 또는 그 초과의 볼트일 수 있는 양의 공급 전압 Vdd가 도시된다. 풀 업 트랜지스터들(PU1 및 PU2)은 PMOS 트랜지스터들로 형성되고 SRAM 셀(10)의 상태에 의존하여 하나 또는 다른 데이터 노드들에 양의 공급 전압(Vdd)을 결합한다. 보통 접지에 위치되는 제 2 공급 전압(Vss)이 도시되고 풀 다운 트랜지스터들(PD1 및 PD2)에 의해 데이터 노드들에 결합된다.
이 비-제한적인 예시적인 회로에서 또한 NMOS 트랜지스터들인 2개의 풀 다운 트랜지스터들(PD1 및 PD2)은 비트 셀에 저장된 데이터의 상태에 의존하여 DN 및 DNB로 라벨링된 하나 또는 다른 저장 노드에 이 음의 또는 접지 전압(Vss)을 결합한다. SRAM 비트 셀(10)은 공급된 전압이 회로를 올바르게 동작시키기에 충분하면 그의 데이터 상태를 무기한으로 보유하는 래치이다. 하나는 PU1, PD1로 형성되고 하나는 PU2, PD2로 형성되는 2개의 CMOS 인버터들은 각각 "교차 결합(cross coupled)"되고, 이들은 저장 노드들(DN 및 DNB) 상에 저장된 전하를 연속적으로 보충하도록 동작한다. 2개의 저장 노드들(DN 및 DNB)은 둘을 구별하여 인버팅된다. DN이 보통 높은 전압인 논리 "1"일 때, DNB는 동일한 시간에 보통 낮은 전압인 논리 "0"이며, 그 반대도 가능하다.
SRAM 셀(10)이 기록될 때, 상보적 기록 데이터 신호들은 비트 라인 쌍(BL 및 BLB) 상에 배치된다. 워드 라인(WL) 상의 양의 제어 신호는 패스 게이트들(PG1 및 PG2)의 게이트에 결합된다. 트랜지스터들(PU1, PD1 및 PU2, PD2) 및 패스 게이트들(PG1 및 PG2)은, 비트 라인들 상의 기록 데이터가 노드들(DN 및 DNB)의 저장된 데이터를 겹쳐쓰기(overwrite)하고 이에 따라 SRAM 비트 셀(10)을 원하는 상태로 기록하도록 크기가 정해진다.
SRAM 비트 셀(10)이 판독될 때, 양의 전압은 워드 라인(WL) 상에 배치되고, 패스 게이트들(PG1 및 PG2)은 비트 라인들(BL 및 BLB)이 저장 노드들(DN 및 DNB)에 결합되고 저장 노드들(DN 및 DNB)로부터 데이터를 수신하도록 허용한다. 동적 메모리 또는 DRAM 셀과 달리, SRAM 비트 셀은 판독 동안 그의 저장된 상태를 손실하지 않고, 이에 따라 어떠한 데이터 "후기록(write back)" 동작도 판독 이후에 요구되지 않는다.
비트 라인들(BL 및 BLB)은 데이터 라인들의 상보적 쌍을 형성한다. 당업자들에게 인지된 바와 같이, 이들 쌍을 이룬(paired) 데이터 라인들은 차동 감지 증폭기(differential sense amplifier)(도시되지 않음)에 결합될 수 있고, SRAM 셀들로부터 판독되는 차동 전압은 당 분야에 알려진 바와 같이 감지 및 증폭될 수 있다. 논리 레벨 전압에 있는 이러한 증폭되고 감지된 신호는 이어서 디바이스 내의 다른 논리 회로에 판독 데이터로서 출력될 수 있다.
반도체 디바이스 상에서 도 1의 SRAM 셀의 형성에 있어서, 구조는 3차원으로 형성된다. 반도체 디바이스에서, 트랜지스터들은 기판에서 평면 디바이스로서 형성될 수 있다. 대안적으로 트랜지스터들은 절연체 위의 또는 기판 위의 에피택셜 층(epitaxial layer)에 형성될 수 있다. 도펀트들 및 확산 프로세스들을 이용하여, 소스 및 드레인 영역들이 형성될 수 있다. 도 1의 저장 트랜지스터들(PD1), 패스 게이트 트랜지스터(PG1), 저장 트랜지스터(PD2) 및 패스 게이트(PG2)의 드레인들과 같은 회로의 공통 영역들은 회로 레이아웃의 패킹 밀도(packing density)를 증가시키도록 함께 형성될 수 있다. 게이트 영역들은 게이트 유전체 물질 위에 형성될 수 있고; 통상적으로 게이트는 소스 영역과 드레인 영역 사이의 채널 영역 위에 놓일 것이다. 점진적으로 사용되는 finFET 트랜지스터들에서, 핀(fin)은 소스 및 드레인 영역들을 포함할 수 있고, 게이트는 핀을 교차하도록 형성되는 위에 놓인 게이트 전극일 수 있다. 게이트는 도핑된 폴리실리콘으로 형성될 수 있거나, 또는 예를 들어, 금속 게이트가 이용될 수 있다.
트랜지스터들이 형성된 이후, 디바이스들은 회로들을 형성하기 위해 상호연결될 수 있다. 이들 연결들은 유전체 층들에 의해 기판 및 게이트로부터 분리되는 금속층들로 형성되는 수평 도체들을 이용하여 형성될 수 있다. 또한, 금속 층들은 레벨간 유전체 층들(interlevel dielectric layers; ILD) 및 금속간 유전체 층들(intermetal dielectric layers; IMD)에 의해 서로로부터 분리되고 전기적으로 격리된다. 이들 유전체 층들은 예를 들어, 로우(low)-k 또는 하이(high)-k 유전체 물질들일 수 있다.
물론, 이 비-제한적인 실시예들은 8T SRAM 비트 셀, 10T SRAM 비트 셀 및 콘텐츠 어드레싱 가능한 메모리(content addressable memory; CAM) 비트 셀들로 추가로 확장될 수 있다. 도 1의 6T SRAM 비트 셀은 예시를 위해 그리고 피처들을 설명하기 위해 이용되지만, 실시예들 또는 첨부된 청구항들을 제한하지 않는다.
데이터 저장 노드들, 또는 비트 라인 노드들과 같은 디바이스 노드들을 위에 놓인 도체들에 결합하기 위해 필요한 금속층들 간의 연결들은 유전체 층들을 통해 수직으로 이루어진다. 예시적인 예들이 도 2에서 도시된다.
도 2는 소스 및 드레인 영역들과 같은 활성 영역들에 대해 그리고 게이트 도체들에 대해 전도성 층들 간에 형성될 수 있는 다양한 연결들을 도시한다. 도 2에서, 기판(11)은 단면으로 도시된다. 이 기판은 반도체 웨이퍼의 부분일 수 있다. 기판(11)에 대한 대안들은 절연체 위의 반도체 물질(SOI)의 층을 포함할 수 있다. 이 층은 에피택셜 성장에 의해 형성될 수 있다. 반도체 층(11)은 실리콘일 수 있지만, 게르마늄, 실리콘 게르마늄, 및 갈륨 비화물과 같은 다른 대안들이 이용될 수 있다. 예들은, 실시예들을 제한함 없이, 벌크 실리콘, SiP, SiGe, SiC, SiPC, 게르마늄, 절연체 상의 실리콘(SOI-Si), 절연체 상의 실리콘-게르마늄(SOI-SiGe), 또는 이들의 조합들을 포함한다.
활성 영역을 정의하는 격리 영역들(17)이 도시된다. 격리 영역들은 얕은 트랜치 격리(shallow trench isolation; STI) 영역들과 같이 기판으로 연장하는 절연 영역들일 수 있다. 대안적인 격리 영역들은 실리콘의 로컬 산화물(LOCOS)을 포함한다.
기판에서 소스 또는 드레인 영역과 같은 활성 영역들에 대한 수직 연결은 "접촉(contact)"으로서 지칭된다. 접촉은 기판 또는 핀 위에 놓인 유전체 층에 형성된 개구이며, 개구는 이후에 전도성 물질로 충전된다. 접촉들은 제한 없이, 금속 질화물, Cu, W, Al, AlCU, TiN, TiW, Ti, TaN, Ta, Pt 또는 이들의 조합들을 포함하는 다양한 도체들로부터 형성될 수 있다. 도 2에서, 유전체 층들은 명확성을 위해 생략되었다는 것에 주의한다. 이들 유전체 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 기타들을 포함하는, 반도체 프로세싱에서 이용되는 다양한 절연체들로 형성될 수 있다. 하이-k 및 로우-k 유전체들이 이용될 수 있다. 다중 층 유전체들이 이용될 수 있다. 탄소 함유 유전체들이 이용될 수 있다. 이용되는 게이트 유전체 물질은 실리콘 이산화물(SiO2, 또는 "oxide"); 실리콘 산질화물(SiON), 실리콘 질화물(Si3N4, 또는 "nitride"); Ta2O5, Al2O3, PEOX, TEOS, 질소 함유 산화물 층들, 질화물 산화물, Hf 함유 산화물 층들, Ta 함유 산화물, Al 함유 산화물, 유전 상수 K > 3.8, 또는 보다 바람직하게는 K > 10를 갖는 높은-k 유전체들 또는 이들의 조합들을 포함할 수 있다.
도 2에서, 45로 라벨링된 게이트 도체들이 도시된다. 이들은 게이트 전극들일 수 있고 게이트 절연체 위의 도핑된 폴리실리콘(단순함을 위해 도시되지 않음)을 포함할 수 있다. 게이트 도체들은 또한 통상적으로 실리콘 산화물들 및 실리콘 질화물들로 형성되는 측벽들을 가질 수 있다. 규화물은 저항을 감소시키고 성능을 개선하기 위해 게이트 물질 위에 그리고 소스 및 드레인 영역들 위해 형성될 수 있다. 실시예들에 이용되는 게이트 전극들은 비-제한적인 예들로서, 실리콘 산질화물 유전체 위의 폴리실리콘 게이트, 높은-K 게이트 유전체 위의 금속 게이트, 높은-K 게이트 유전체 물질 위의 금속 게이트들 위의 규화물, 또는 이들의 조합으로부터 형성될 수 있다.
도 2의 접촉 물질들의 제 1 층(경로를 기판에 제공하는 층)은 Contact-1로 라벨링된다. Contact-1은 위에서 기술된 바와 같이 전도성 물질로 충전된 유전체 개구들로 형성될 수 있다. 예를 들어, 텅스텐(W)과 같은 플러그들(plugs)이 전도성 물질로서 이용될 수 있다.
반도체 프로세스가 진보함에 따라, 프로세스 피처 크기들에서의 전반적인 축소와 더불어 접촉 개구들이 축소되고 접촉 홀 종횡비는 증가한다. 즉, 접촉 홀의 개구들이 계속 축소하는 반면에, 접촉 홀의 수직 높이는 빠르게 스케일링되지 않아서, 접촉 홀들은 높이 대 폭 비율이 28 나노미터 반도체 프로세스 노드에 대해 5 보다 큰 높은 종횡비 구조들이 된다. 반도체 프로세스들이 계속 더 작은 피처 크기들로 진보함에 따라, 유전체 물질에서 이들 좁은 구조들을 올바르게 형성하고 전도성 플러그들이 형성될 때까지 이들을 개방된 채로 유지하는 것이 보다 어려워진다. 진보된 프로세스 노드들에서 접촉들의 신뢰도 및 수율을 개선하기 위한 최근의 접근법은 2레벨 접촉들을 이용하는 것을 포함한다. 이러한 접근법에서, 2레벨의 접촉들은 수직 접촉들을 형성하기 위해 2개의 홀들을 패터닝 및 에칭함으로써 형성된다. 이러한 개념은 Contact-2로서 제 2 레벨을 도시함으로써 도 2에서 예시된다. Contact-2 레벨에서의 접촉들이 Contact-1 층 위에 형성되고, 그리고 Contact-1 층과 물리적으로 접촉하며 Contact-1 층과 실질적으로 정렬된다. 그러나 전도성 경로들이 게이트 전극에 대해 요구될 때, 접촉은 도면에서 Gate-CO로 라벨링되는 게이트 접촉으로서 지칭된다. 게이트 접촉 물질은 Contact-2의 물질과 상이할 수 있지만, 동일할 수 있다. 게이트 접촉(Gate-CO)은 또한 몇몇 프로세스들에서, 게이트 도체들의 최상부 표면에 대한 물리적 및 전기적 접촉을 형성하기 위해 Contact-2보다 더 깊이 연장할 수 있다. Gate-CO 접촉들은 둥근형, 타원형, 직사각형 및 정사각형 또는 다른 형상들로서 성형될 수 있다. 게이트 접촉들은, 게이트 접촉이 게이트 전극 위에 놓인 "단부가 접해지는(butted)" 접촉들 및 로컬 상호연결을 형성하기 위한 부근의 제 1 레벨 접촉(proximate first level contact)을 형성할 수 있다.
나머지 연결들이 도체 트랜치 및 비아 어레인지먼트에서 금속층들로서 도 2에서 도시된다. "M1"로 라벨링된, 기판 위에 형성된 금속 도체일 수 있는 제 1 도체층은 트랜치 어레인지먼트에서 단면으로 도시된다. 구리, 알루미늄 및 이들의 합금이 이용될 수 있다. 제한 없이, 금속층들은 확산 배리어, 및 반사 방지 코팅들을 포함하는 배리어 물질들이 이용될 수 있다. 이러한 수평 도체를 그 아래의 구조들에 연결하는 비아들은 "Via-1"로 라벨링된다. 이들 비아들은 도체 물질로 충전된 개구들 또는 홀들이다. 몇몇 프로세스에서, 비아들은 다마신 프로세스(damascene process)에서 도체들로 형성될 수 있다. 이중 다마신 및 단일 다마신 프로세스들 둘 다가 이용될 수 있고, "선 비아(via first)" 및 "후 비아(via last)" 둘 다의 비아 패터닝 방법들이 이용될 수 있다. 유전체 물질에 의해 금속 1 층으로부터 절연되고 그 위에 놓이는, 기판 위의 제 2 도체층은 도 2에서 금속 2에 대해 "M2"로 라벨링된다. M1 층에 대한 수직 연결이 M2 층 도체로부터 요구될 때, "Via-2" 층 비아가 형성된다. 따라서, M2로부터, 제 2 금속층, 기판에 이르기까지의 연결을 위해, 전도성 경로는 제 2 레벨 비아(Via-2), 제 1 레벨 금속층의 적어도 일부(M1), 제 1 레벨 비아(Via-1), 제 2 접촉층(Contact-2) 및 제 1 층 접촉(Contact-1)을 포함한다. 게이트 전극으로의 연결을 위해, 게이트 접촉(Gate-CO)은 제 2 층 접촉 대신 이용되고, 도 2에서 도시되는 바와 같이, Contact-1이 이용되지 않는다.
반도체 제조에서 이용되는 프로세스 노드들이 계속 축소됨에 따라, 이용되는 리소그라피 장비의 한계들에 도달하였다. 예를 들어, 통상적인 장비는 193 나노미터 포토리소그라피 툴을 이용한다. 이 툴로부터 이용 가능한 최소 피처는 예를 들어, 80-나노미터일 수 있다. 20 나노미터 및 그 미만과 같이 진보된 프로세스 노드들에서, 이 피처 크기는 예를 들어, Contact-1의 접촉 패턴들을 제조하기에 충분히 작은 것은 아니다. 최근의 부가적인 프로세스 진보들이 이른바 다중 패터닝을 요구한다. 정해진 레벨의 피처를 위해 2개 이상의 포토리소그라피 패턴을 이용함으로써, 부가적인 크기 감소들이 가능하다. Contact-1의 접촉에 대해, 예를 들어, 2 패턴 및 2 에칭(two pattern and two etch; 2P2E)이 이용될 수 있다. 반도체 노드들의 최소 피처들을 축소하는데 있어서의 추가의 진보들은 피처들을 형성하기 위해 3P3E 프로세싱과 같은 더 많은 레벨들의 포토리소그라피를 요구할 수 있다. 이들 접근법들은 상당한 비용들을 부가하고 쓰루풋을 감소시킨다. 부가적인 포토마스크들이 요구되고, 패터닝의 각각의 레벨에 대해서, 정렬 및 다른 프로세스 변동들이 주의깊에 제어되어야 한다.
여기서 기술되는 실시예들에서, 2 레벨 접촉들의 이용은 추가로 접촉 종횡비들을 감소시킨다. 실시예들에서, 제 1 레벨 접촉들은 약 3 이하의 홀 높이 대 홀 폭의 비율(접촉 홀의 하부에서 측정됨)을 가질 수 있다. 실시예들에서 제 2 레벨 접촉들은 약 5 이하의 홀 높이 대 홀 폭의 비율(접촉 홀의 하부에서의)을 가질 수 있다. 접촉 종횡비를 낮추는 것은 수율 및 신뢰도를 증가시킨다.
아래에서 기술되는 실시예의 접근법에서, 단일의 패터닝(1P1E) 포토리소그라피 프로세스들이 이중 패터닝에 대한 요구 없이 Contact-2 층들에 대해 이용될 수 있도록 Contact-2 층을 이용하여 형성된 접촉들이 배열되는 SRAM 레이아웃이 제공된다. 이러한 방식으로 상당한 비용 절감이 달성될 수 있다. 다른 실시예에서, 기존의 193 나노미터 툴들에 대한 리소그라피 오정렬 특성들은 공격적인 라인 단부 규칙(aggressive line end rule)으로 접촉들을 형성하기 위해 이중 패터닝(2P2E)과 함께 이용된다. 예시적인 프로세스에서, 2레벨 패터닝을 이용하여 달성될 수 있는 간격(spacing)은 약 10-20 나노미터이다. 이 공격적인 라인 단부 규칙의 이용은 매우 간결한 SRAM 셀을 가능하게 하거나, 또는 SRAM 셀들 내의 부가적인 라우팅 자유도를 위한 라우팅 공간을 생성한다.
진보된 반도체 디바이스들은 점차 finFET 트랜지스터들을 이용한다. finFET 트랜지스터는 2차원 또는 3차원 게이트 구조를 갖는다. 수직 "핀" 위에 유전체 및 도체를 포함하는 게이트 전극을 형성함으로써, 트랜지스터 게이트의 폭(W)(트랜지스터의 성능에 직접적으로 비례함)은 디바이스에 대해 요구되는 표면 영역을 상응하게 증가시키지 않고 핀의 수직 높이를 이용하여 증가될 수 있다. 정해진 W/L 측정을 위해 다른 방식을 적용하면, finFET 디바이스들은 대응하는 W/L 측정을 갖는 종래의 평면 MOS 디바이스들보다 빽빽한(denser) 어레인지먼트로 패킹될 수 있다.
도 3은 실시예들에 이용될 수 있는 하나의 finFET 구조(20)를 단순화된 투시뷰로 도시한다. 도 3에서, 반도체 기판(21)의 바디는 수직 핀(23)을 형성하도록 에칭된 것으로 도시된다. 이 핀(23)은 소스/드레인 영역들(25)을 형성하도록 선택적으로 도핑될 수 있다. MOS 디바이스들에 대해서, 소스 및 드레인 영역들은 보통 물리적으로 동일하며, 소스/드레인 영역들에 대한 용어 "소스" 및 "드레인"의 선택은 트랜지스터가 형성된 이후 제조되는 회로 연결들에 의존한다는 것에 주의한다. 산화물 층은 게이트 유전체를 형성하기 위해 형성된다. 공급 전압은 통상적으로 "소스" 영역에 결합되고 다른 단자가 이어서 트랜지스터에 대한 "드레인"이다. 소스 및 드레인 영역들이 형성된 이후, 게이트는 게이트 유전체 위에 형성될 수 있다. 도 3에서, 핀(23)을 교차하고 그 위에 있는 게이트(27)가 도시된다.
게이트는 예를 들어, 세로 핀 방향에 대해 직각 또는 다른 각도로 형성되는 폴리실리콘일 수 있으며, 여기서 게이트는 핀 위에 놓이고 채널 영역은 핀 내에 형성된다. 따라서 게이트, 소스 및 드레인 영역을 갖는 트랜지스터가 형성된다. 게이트 폭(W)은 핀의 높이("HFin") + 핀의 폭("Wfin")의 2배일 수 있다. 핀이 더 높아지면, 이어서 트랜지스터 게이트 폭(W)은 높이(Hfn)의 2배까지 성장한다. 트랜지스터의 길이(L)는 핀을 가로지르는 게이트 도체(27)의 두께이다. 트랜지스터들에 대한 임계 성능 비율(critical performance ratio)(W/L)은 기판 영역을 상응하게 증가시킬 필요 없이 핀 높이를 감소시킴으로써 증가될 수 있다.
핀의 최상부의 표면이 반도체 프로세스들의 진보들과 함께 또한 축소되기 때문에, 핀에 대한 전기적 접촉을 형성하는 것이 도 2의 Contact-1 층에 대한 부가적인 도전과제들이 된다. 아래에서 추가로 논의되는 바와 같이, 본 출원서에서 제공되는 SRAM 셀들의 실시예들은 성능을 증가시키고 접촉 저항(Rc)을 낮추기 위해 부가적인 접촉 영역을 제공한다.
도 4는 finFET 디바이스(30)를 다른 뷰로 도시한다. 도 4는 예를 들어, 절연체 물질(도시되지 않음) 위의 에피택셜 층으로서 finFET를 제공한다. 핀은 소스 및 드레인 영역들을 형성하는 도핑된 영역들(35 및 33)을 갖는다. 게이트 도체(37)는 핀에 수직인 방향으로 배열되고, 게이트 도체(37)는 채널 영역에서 핀과 교차한다. 도 3에서 도시되는 바와 같이, 게이트의 길이(Lg)는 게이트 도체(37)의 폭이다. 이어서 게이트(W)의 폭은 재차 핀의 최상부의 폭 + 핀 높이 의 2배이다. 이에 따라 핀 높이를 증가시키는 것은 트랜지스터의 W를 편리하게 증가시킨다. 몇몇 finFET 디바이스들에서, 유전체 층이 최상부 표면이 아니라 핀의 수직 측벽들 상에 형성되는데; 이들은 "2차원" 트랜지스터들이라 불릴 수 있다. 이러한 개념들은 일반적으로 양(both) 타입들의 finFET들에 대해 유사하다.
도 5는 실시예들의 피처들을 이용한 예시적인 SRAM 셀 회로(51)에 대한 부분적인 레이아웃을 평면뷰로 도시한다. SRAM 셀(51)은 Y-방향의 Y-피치 및 X-방향의 X-피치를 갖는다. 도 5에서, 도 1의 트랜지스터들이 도시되고 패스 게이트들에 대해 PG1, PG2로, 풀 업 트랜지스터들에 대해 PU1, PU2로, NMOS 풀 다운 트랜지스터에 대해 PD1, PD2로 라벨링된다. 도 1로부터의 노드들이 또한 라벨링되고 데이터 노드(DN) 및 상보적 데이터 노드(DNB)를 도시하며; 또한 노드들(BLN 및 BLBN)이 도시되고, 비트 라인(BL) 및 상보적 비트 라인(BLB)인 노드들은 2개의 패스 게이트들(PG1 및 PG2)의 소스에 연결된다.
패스 게이트들(PG1, PG2)에 대한 게이트 전극들 및 풀-업 디바이스(PU1) 및 풀-다운 디바이스(PD1)를 포함하는 제 1 인버터에 대한 공통 게이트 전극(G1) 및 풀-업 디바이스(PU2) 및 풀-다운 디바이스(PD2)를 포함하는 제 2 인버터에 대한 공통 게이트 전극(G2)은 X-방향으로 배열된다.
트랜지스터들에 대한 소스 및 드레인 영역들을 포함하는 활성 영역들은 소스/드레인(53, 55, 57 및 59)으로서 도시된다. 위에서 기술된 바와 같이, 이들은 finFET 디바이스들에 대한 핀들로서 형성될 수 있다. 핀들은 도 3에서와 같은 벌크 반도체 물질로 형성될 수 있다. 에피택셜적으로 성장된 물질은 도 4에서와 같이 핀으로서 이용될 수 있거나, 또는 핀은 벌크 반도체 물질에서 생성될 수 있다. 대안적으로, 이들 활성 영역들은 평면 MOS 프로세스에서 소스/드레인 확산(diffusion)들로서 형성될 수 있다.
SRAM 셀(51)은 셀 경계(52)를 갖는다. 이 평면뷰에서 도시되지 않지만, SRAM 셀(51)과 동일한 회로 기능들을 갖는 인접한 SRAM 셀들이 SRAM 셀(51)과 단부가 접해질 수 있다. 또한, SRAM 셀(51)은 컬럼들 및 로우들로 배열되는 셀들의 어레이의 부분일 것이며, 통상적으로 셀들은 워드 라인 도체들을 갖는 로우들에 따라 배열되고, 비트 라인들은 컬럼들을 따라 연장한다. 셀들의 어레이에서, 인접하는 SRAM 셀들은 셀 레이아웃들의 미러링(mirroring) 또는 플립핑(flipping)을 이용함으로써 패킹 밀도를 증가시키도록 대칭적으로 배열될 수 있어서, 셀들로 형성되는 SRAM 어레이들에 대한 셀들의 패킹 밀도를 추가로 증가시키도록 비트 라인, 비트 라인 바 및 전력 공급 연결들과 같은 공통 피처들이 인접하는 셀들 사이에서 공유될 수 있다.
트랜지스터들(PU1 및 PD1)에 대한 공통 게이트(G1)가 도시되며, G2는 트랜지스터들(PU2 및 PD2)에 대한 공통 전극이다. 패스 게이트들(PG1 및 PG2)에 대한 게이트 전극들이 또한 도시된다. 도 1의 회로도로부터 알 수 있는 바와 같이, 이들 패스 게이트들(PG1 및 PG2)은 아래에서 기술되는 상위 전도성 층들로 이루어지는 연결들에 의해 워드 라인 도체에 결합될 것이다.
도 1의 회로도에서와 같이 통상적으로 풀 업 트랜지스터들(PU1 및 PU2)인 SRAM 셀(51) 내의 PMOS 트랜지스터들은 N 웰 영역(well region)(Nw1)에서 형성된다. 평면 MOS 레이아웃에 대해서, 기판은 특정한 전도성 타입, 예를 들어, P-타입으로 도핑될 수 있고, 이어서 N 웰(Nw1)은 PMOS 트랜지스터들이 요구되는 경우 선택적으로 형성될 수 있다는 것에 주의한다. 그러나 N 및 P 웰들 둘 다가 형성될 수 있고, 도면에서 도시되는 바와 같이, 2개의 P웰들(Pw1 및 Pw2)은 SRAM 셀에 대해 형성될 수 있다. 또한, finFET 디바이스들이 이용될 때, 핀들은 제 1 전도성 타입의 도핑 물질로 형성될 수 있고, 소스 및 드레인 영역들은 대향하는 전도성 타입으로 도핑될 수 있다. 이들 핀들은 일 예에서, 절연체 상의 실리콘(SOI) 어레인지먼트로 절연체 위에 놓일 수 있다.
SRAM 셀(51)의 부분적인 레이아웃 뷰인 도 5에서, 쉐이딩(shading)에 대한 키(key)가 제공된다. 도시된 층들은 S/D로 라벨링된 소스/드레인 물질, Gate로 라벨링된 게이트 전극들 및 제 1 레벨 접촉들(Contact-1)이다. 도 2에 관하여 위에서 기술된 바와 같이, 기판 또는 핀들을 접촉시키기 위해, 제 1 레벨 접촉(Contact-1)이 형성된다. 예를 들어, 도 5에서, 제 1 층 접촉들은 도 1의 회로도에서 도시된 바와 같은 연결성을 풀 다운 트랜지스터들(PD1 및 PD2)의 소스 단자들에 제공하기 위해 형성되고, 이들은 노드들(CVssN1 및 CVssN2)로 라벨링되고; 이들 노드들은 접지 전압 도체(CVss)에 추후에 기술되는 바와 같이 결합될 것이다. 풀 업 트랜지스터들(PU1 및 PU2)의 소스 단자들은 도 1의 회로도에서 도시되는 바와 같이 노드들(CVddN1 및 CVddN2)로서 라벨링된 접촉들에 결합되고; 이들 노드들은 양의 전압 공급 도체(CVdd)에 결합될 것이다. 패스 게이트 트랜지스터들(PG1 및 PG2)의 소스 단자들은 도 1에서 도시된 바와 같이 제 1 층 접촉들에 의해 BLN 및 BLNB로 라벨링된 노드들에 결합되고, 이들 노드들은 비트 라인들(BL 및 BLB)에 대한 도체들에 결합될 것이다.
셀 경계(52)에 의해 도시되는 바와 같은 SRAM 셀(51)의 중앙 부분내에, 트랜지스터들(PD1 및 PU1)의 공통 드레인들은 긴(long) 제 1 레벨 접촉에 의해 함께 결합되며, 데이터 노드에 대해 DN으로 라벨링된다. 이 노드(DN)는 또한 공통 드레인으로서 패스 게이트(PG1)에 결합된다. 트랜지스터들(PU2 및 PD2)에 대한 공통 드레인 단자들(도 1의 회로도를 참조)은 긴 제 1 레벨 접촉에 의해 함께 결합되며, 데이터 바 노드에 대해 DNB로 라벨링된다. 패스 게이트(PG2)의 드레인은 또한 DNB에 결합된다.
어레이 내의 SRAM 셀(51)의 어레인지먼트의 이해를 위해, 공통 영역들은 패킹 밀도를 개선하도록 배열되는 인접한 SRAM 셀들의 동일한 영역과 조합될 수 있다는 것에 주의하는 것이 중요하다. 예를 들어, 노드들(CVddN2, CVssN2, 및 BLN)은 2개의 인접한 SRAM 셀들에 대해 단일의 제 1 층 접촉(및 상위층들에 대한 대응하는 연결들)을 가질 수 있다. 이는 공통 연결들을 최적화하기 위해 레이아웃 대칭성 및 위치에서 인접한 셀들의 미러링 또는 플립핑을 이용하여 달성될 수 있다. 이들 셀들의 어레이에서 SRAM 셀(51)에 인접한 셀은 이들 제 1 레벨 접촉 연결들을 공유할 수 있다. 유사하게, 노드들(CVssN1, CVddN1, 및 BLBN1)은 SRAM 어레이 내의 인접한 셀들과 공유될 수 있다. 핀들, 또는 소스 드레인 영역들(53, 55, 57, 59)은 공통 연결들을 이용하고, 패킹 밀도를 추가로 증가시키기 위해 SRAM 셀 경계들에 걸쳐서 확장할 수 있다.
도 5에서, 제 1 레벨 접촉들은 다양한 크기들이다. 접촉 저항을 감소시키고 레이아웃을 축소 프로세스들과 호환 가능하게 하기 위해, 몇 개의 접근법들이 이용된다. 제 1 레벨 접촉들은 모두가 간결한 셀 크기를 제공하기 위해 "Y" 방향에서 더 짧은 폭을 갖고 배열되지만, 예를 들어, 게이트들(G1, G2)에 대한 게이트 라우팅과 병렬로, "X" 방향을 따라 늘려진다(lengthened). 특정한 데이터 노드 제 1 레벨 접촉들은 셀 경계(52) 내에 배열되고, 접촉들(41 및 43)은 다른 제 1 레벨 접촉들, 예를 들어, 비트 라인 및 비트 라인 바 노드 접촉들보다 더 늘려진다. 데이터 노드 및 데이터 바 노드 접촉들(41 및 43)은 예를 들어, 이들의 폭보다 적어도 약 2.5배 더 길고, 훨씬 더 길어질 수 있다. 비트 라인 및 비트 라인 바 노드 접촉들, CVddN1 및 CVddN2 접촉들, 및 CVssN1 및 CVssN2 접촉들을 포함하는 셀 경계(52) 상의 접촉들은 모두가 인접한 SRAM 셀들(도시도지 않음)과 공유되고, 이는 추가로 셀 밀도를 증가시킨다. 노드들(CVssN1 및 CVssN2)에서의 Vss 연결들을 위한 제 1 레벨 접촉들은 또한 늘려지고 이들의 폭보다 적어도 약 3배 더 길게 될 수 있다. 이는 부가적인 라우팅 자유도 및 낮춰진 접촉 저항을 제공한다.
도 5의 레이아웃은 도면들의 가독성을 증가시키도록 제시되는 부분적인 뷰이다. 도 6에서, 도 5의 피처들이 재차 반복되고, 제 2 층 접촉들 및 게이트 층 접촉들이 부가되어서, SRAM 셀 구조에 대한 수직 연결 패턴들을 알 수 있다. 도 5의 피처들 대부분은 도 6에서 또한 도시되고, 이에 따라 이들 엘리먼트들에 대한 라벨들이 반복된다.
도 6에서, SRAM 셀(51)의 평면뷰는 이제, 도시되는 제 2 레벨 접촉 층들(Contact-2A) 및 게이트 접촉 층들(Gate-CO)과 함께 도시된다. 비트 라인 및 비트 라인 바 노드들(BL 및 BLB)에서, 제 2 층 접촉이 도시되고, 타입 접촉(2A)과 같은 키(key)에 의해 표시된다. 이러한 Contact-2A 층은 단일의 패터닝 포토리소그라피를 이용하여 형성된다. 1P1E와 같은 단일의 패턴 포토리소그라피는 이중 패터닝보다 덜 고가이지만, 간격 규칙들은 획득될 수 있는 피처들이 더 크다(보다 많은 공간이 요구됨)는 것을 고려해야 한다. 노드들(CVddN1, CVssN1, CVddN2, CVssN2)은 또한 각각 Contact 2A와 더불어 도시되는데, 즉 제 2 층 접촉은 제 1 층 접촉 위에 형성된다. 도 2에서 도시되는 바와 같이, 도체들에 대한 수직 연결들을 형성하기 위해, 제 1 층 접촉은 제 2 층 접촉에 결합되고, 그 후 아래에서 기술되는 바와 비아에 결합된다. 이 실시예에서 도시되는 제 2 레벨 접촉들은 모두가 셀 경계(52)에서 형성되고, 모두가 G1 및 G2와 같은 게이트 라우팅과 병렬로, X 방향을 따라 배열된다. 도 6의 제 2 레벨 접촉들(Contact-2A)은 또한 일반적으로 아래 놓이는 제 1 레벨 접촉들과 동일한 크기이거나 또는 약간 작다. 제 2 레벨 접촉들은 예를 들어, 아래 놓이는 제 1 레벨 접촉들보다 면적이 0-5% 더 작을 수 있다.
또한, 게이트 레벨 접촉들(Gate-CO)이 도시된다. 이들 게이트 레벨 접촉들은 패스 게이트(PG1 및 PG2)로의 게이트 도체 연결들에 대응하는 WLC1 및 WLC2로 라벨링되는 2개의 워드 라인 접촉 영역들에서 형성된다. 또한, 로컬 상호연결들을 형성하는 단부가 접해지는 접촉들(butted contact)이 도시되고 노드들(DN 및 DNB)의 제 1 레벨 접촉들(41 및 43)을 PU2 및 PD2(노드 DN)에 의해 형성되는 인버터의 게이트(G2) 및 트랜지스터들(PU1 및 PD1)(노드 DNB)에 의해 형성되는 인버터의 게이트(G1)에 결합한다. 이들 단부가 접해지는 접촉들은 게이트 도체들을 제 1 레벨 접촉들에 결합하지만, 어떠한 추가의 연결들도 요구되지 않기 때문에, SRAM 셀(51)의 중앙 부분은 비아들이 없다. 층(Contact-2A)에서의 제 2 층 접촉은 모두가 셀 경계에서 형성되는데, 이는 레이아웃 밀도에 추가로 원조한다. 이들 접촉들은 인접한 셀들과 공유될 수 있다. SRAM 셀들의 내부 부분들은 Contact-2A 층에 형성되는 제 2 레벨 접촉들이 없지만, Gate-CO 층에 4개의 게이트 접촉들(패스 게이트들(PG1 및 PG2)의 게이트들에 결합된 노드들(WLC1 및 WLC2)에 2개, 그리고 노드들(DN 및 DNB)의 제 1 레벨 접촉들과 게이트 전극들(G2 및 G1) 사이의 게이트 접촉 레벨에 2개의 단부가 접해진 접촉들)을 갖는다. 게이트 레벨 접촉들(Gate-CO)은 예를 들어, 2 레벨 포토리소그라피(2P2E)를 이용하여 형성될 수 있다.
라인 단부 간격(도 6에서 도시된 바와 같이 공간(SP1)으로 라벨링됨)에 대해 더 넓은 간격의 이용은 이 실시예들의 특징이다. 빽빽한 패킹이 가능하지만, 이 실시예에서와 같이 접촉2 - 접촉2 단부 간격에 대해 완화된(relaxed) 라인 단부 규칙을 이용하는 것은 제 2 레벨 접촉들에 대한 제 2 패터닝 단계를 요구함 없이 SRAM 셀(51)에 대한 제 2 접촉들을 형성하기 위해 더 저렴한 단일의 패터닝 프로세스들의 이용을 가능하게 한다. 이러한 더 단순한 포토리소그라피 프로세스는 마스크 레벨들 및 패터닝 및 에칭 단계들을 감소시킴으로써 비용들을 절감하고 쓰루풋을 증가시킨다. 트레이드오프(tradeoff)는 SRAM 셀(51)의 영역이 더 넓은 라인 단부 간격 규칙을 수용하기 위해 약간 증가된다는 것이다. 동일한 라인 단부 간격 규칙은 SRAM 셀(51)의 상위 부분에서, 노드들(BLN 및 CVddN2) 사이에 이용된다. 아래에서 추가로 기술되는 바와 같이, 대안적인 실시예들에서, SRAM 셀(51)의 영역을 감소시키거나, 또는 대안적으로 부가적인 라우팅 영역을 생성하기 위해 보다 공격적인 라인 단부 간격 규칙이 이용될 수 있는 상이한 접근법이 이용될 수 있다.
도 7은 SRAM 셀(51)의 금속 또는 "백 엔드 라인(back end of the lien)" 층들을 평면뷰로 예시한다. 도 7에서, GaTe-CO로 라벨링된 게이트 접촉들 및 Contact-2A로 라벨링된 제 2 층 접촉들은 재차 도 7을 이해하는데 도움을 주도록 도 6에서와 동일한 위치들에서 도시된다. 이 비-제한적인 예에서 "X" 방향으로 배열되는, 워드 라인(WL)에 결합된 층(M1)의 제 1 레벨 금속층 도체에 수직 연결성을 제공하는 제 1 레벨 비아(쉐이딩 키(shading key)에서 Via-1로 라벨링됨)와 더불어 워드 라인 접촉들(WLC1 및 WLC2)이 도시된다. 데이터 노드(DN) 및 데이터 노드(DNB)의 단부가 접해진 게이트 레벨 접촉은 SRAM 셀(51)에서 하위 레벨 연결들 및 디바이스들을 가시적으로 발견하는데 도움을 주도록 도시되며, 예를 들어, 이들은 도 6에서 도시된다. "Y" 방향으로 연장하고 병렬로 배치되는 스트립(strip)들인 제 2 레벨 금속(M2)은 전압 공급 도체들(CVss1, CVdd, 및 CVss2)을 제공하고, 이들은 층의 제 2 레벨 비아들(Via-2), Via-2 비아들을 하위 레벨들에 결합하도록 제공되는 M1 층 "랜딩 패드들(landing pads)" 및 Contact-2A 층 접촉들인 접촉들을 결합하기 위한 층의 비아들(Via-1)에 의해 도 5 및 도 6에서 도시된 노드들에 결합다. 도 6에 도시된 하위 층들 위에 도 7에서 도시된 바와 같이 금속 층들을 중첩함으로써, SRAM 셀(51)의 레이아웃이 완전히 예시된다.
따라서, 이 실시예에서, 제 1 및 제 2 레벨 접촉들을 배치하는데 있어 특정한 라인 단부 간격 규칙을 이용함으로써, 그리고 SRAM 셀(51)의 제 2 레벨 접촉들을 패터닝하기 위해 단일의 패터닝이 이용될 수 있도록 충분한 공간을 생성함으로써, 셀은 리소그라피 및 피처 크기들에 관한 대응하는 제한들과 더불어 기존의 포토리소그라피 툴들을 이용하여 22 나노미터, 20 나노미터 및 14 나노미터 및 그 미만을 포함해서 28 나노미터 미만과 같이 진보된 반도체 프로세스 노드들에서 제조될 수 있고, 이에 따라 낮춰진 비용으로 생산된다.
도 8은 SRAM 셀(61)을 위한 대안적인 실시예에 대한 부분적인 레이아웃을 평면뷰로 예시한다. SRAM 셀(61)의 레이아웃은 몇 개의 관련부에서 도 5 내지 도 7에서 도시된 레이아웃과 상이하지만, 구현된 예시적인 회로는 재차 도 1에서 도시된 예시적인 6T SRAM 셀이다. 다수의 엘리먼트들은 예를 들어, 도 5에서와 동일하며, 유사한 참조 라벨들 및 번호들은 유사한 엘리먼트들을 위해 이용된다.
도면들의 이해를 쉽게 하기 위해, 도 8은 제 1 레벨 접촉 층(Contact-1) 까지의 층들을 예시하며, 추후의 도면들에서 부가적인 피처들이 도시된다. 도 8에서, 트랜지스터들(PU1, PD1, 및 PU2, PD2)에 대한 게이트들이 재차 도시되며, 여기서 소스 드레인 핀 또는 활성 영역들은 게이트 전극들(G1 및 G2)을 각각 교차한다. 이들 4개의 트랜지스터들로 형성되는 교차 결합된 래치의 내부 데이터 노드들은 재차 DN 및 DNB로 라벨링된다. 패스 게이트들(PG1 및 PG2)이 재차 라벨링되며, 이들 트랜지스터들은 비트 라인 노드(BLN) 및 비트 라인 바 노드(BLBN)를 각각 데이터 노드들(DN 및 DNB)에 결합한다. DN에 위치되는 층의 제 1 레벨 접촉(Contact-1)은 트랜지스터들(PD1, PU1)의 공통 드레인들을 함께 결합하고, 제 2의 제 1 레벨 접촉(Contact-1)은 노드(DNB)에서 트랜지스터들(PU2, PD2)의 공통 드레인을 함께 결합한다. 전압 노드들은 도 5에서와 같이 앞서와 같이 트랜지스터들의 소스에서 도시된다. 셀은 SRAM 셀, 예를 들어, 도 1에서 도시되는 셀에 대한 것과 같은 회로 동작들을 수행한다. SRAM 셀(61)은 앞서와 같이 X-피치 및 Y-피치를 갖는다.
재차, 층의 제 1 레벨 접촉들(Contact-1)은 게이트 라우팅 방향 또는 X 방향에 병렬로 길이 방향으로 배열된다. 데이터 노드들(DN 및 DNB)의 제 1 레벨 접촉들(41 및 43)은 위에서 기술된 바와 같이 늘려지고, 그들의 폭보다 약 2.5배 더 길다. 노드들(CVssN1, 및 CVssN2)의 제 1 레벨 접촉들은 또한 다른 제 1 레벨 접촉들에 비해 늘려지고, 길이가 그들의 폭보다 약 3배이다.
도 9는 도 8의 SRAM 셀 실시예(61)의 레이아웃 구조를 예시하고, 제 2 층 접촉 구조들을 부가적으로 포함한다. 도 9에서, 비트 라인 노드(BLN) 및 비트 라인 바 노드(BLBN)에서의 접촉들은 및 Vss 접촉 노드들(CVssN1, 및 CVssN2)은 앞서와 같이 Contact-2A로 라벨링된 단일 단계 패터닝 층으로 형성된다. 또한, 앞서와 같이, 게이트 접촉 층(Gate-CO)은 패스 게이트들(PG1 및 PG2)의 게이트들에 대한 워드 라인 접촉들(WLC1 및 WLC2)을 형성하는데 이용된다. 또한, 게이트 접촉층(Gate-CO)은 재차 드레인 영역들을 포함하고, 제 1 층 접촉과 게이트(G2) 사이의 노드(DN)에서 그리고 제 1 레벨 접촉과 게이트(G1) 사이의 노드(DNB)에서 단부가 접해지는 접촉들을 형성하는데 이용된다. 게이트 접촉들은 또한 Y 방향으로 배열되는 반면에, 제 1 및 제 2 레벨 접촉들 모두는 게이트 라우팅 방향과 병렬로, 셀의 X-방향으로 배열된다.
도 9에서, VDD 노드들(CVddN2, 및 CVddN1)을 위해 이용되는 적어도 제 2 레벨 접촉들은 이제 2레벨 패터닝 방법들을 이용하여 형성되고, 타입 Contact-2B로서 도시된다. 이들 접촉들은 훨씬 더 공격적인 설계 규칙들로 형성될 수 있다. 28나노미터 프로세스와 같은 예시적인 프로세스에 대해, 피처들은 이제 단일 패터닝을 위해 필요한 훨씬 더 큰 간격, 약 80나노미터 대신에 연속적인 패턴들 사이의 리소그라피 간격, 약 10-20나노미터만큼 이격될 수 있다. 따라서 노드들(CVddN2 및 CVddN1)에서의 제 2 레벨 접촉들이 2레벨 패터닝 리소그라피 프로세스를 이용하여 형성될 때 이용되는 라인 단부 규칙은 훨씬 더 작을 수 있고, 이는 특별한 라우팅 기능을 위해 SRAM 셀(61) 내의 공간을 가능하게 하거나, 또는 더 작은 셀 크기 및 증가된 밀도를 허용한다. 도 9의 R1 및 R2로 라벨링된 영역들은 도 9에서 도시된 키에서 Contact-2B로 라벨링된 제 2 레벨 접촉을 위해 다수의 패터닝 포토리소그라피를 포함하는 설계 규칙들을 이용하여 서로 가까이 밀어질 수 있는 라인 단부 부분들을 예시한다. 이점들은, 부가적인 포토마스크들의 비용이 들고, 프로세싱 단계들이 부가되고 쓰루풋이 낮춰지지만, 다수의 패터닝의 이용은 셀들이 공격적인 설계 규칙들로 형성되도록 허용한다. 노드들(BLN, BLBN, CVssN2, CVssN1)에서의 나머지의 제 2 레벨 접촉들은 또한 제 2 레벨 접촉들에 대한 다수의 패터닝이 이용되면, 다수의 패터닝을 이용하여 형성될 수 있다.
도 10은 도 9의 SRAM 셀 실시예(61)에 대한 레이아웃을 완성하기 위해 필요한 비아들 및 제 1 및 제 2 금속층들에 대한 금속층들을 평면뷰로 예시한다. 도 10에서, 게이트 접촉층(Gate-CO) 및 제 2 레벨 접촉들(Contact-2A 및 Contact-2B)은 예시들이 쉽게 이해되도록 하기 위해 도 9로부터 반복된다. 도 9에 도시된 층들 상에 도 10의 피처들을 중첩함으로써, SRAM 셀(61)의 레이아웃이 완전히 도시된다.
도 10에서 보여지는 바와 같이, 비트 라인 도체들(BL 및 BLB) 및 전압 공급 도체들(CVss1, CVss2, 및 CVdd)이 제 1 금속층(M1)에서 Y 방향으로 형성되는 것으로 도시되지만, 병렬 M1 스트립들로 형성될 수 있다. M1에 비트 라인 도체들(BL, BLB)을 형성함으로써, 비트 라인들(BL, BLB) 상의 로딩 커패시턴스(loading capacitance)는 제 2 금속 층(M2)에 비트 라인을 형성하는 다른 레이아웃들과 비교하면 감소된다. M1 비트 라인들을 패스 게이트 도체들에 결합하는 것이 Via-1 레벨에서 단일의 비아를 요구하고, 이 경로는 이에 따라 짧아지기 때문에 낮춰진 커패시턴스 결과들은 제 2 금속(M2) 및 부가적인 비아들을 요구하는 대응하는 경로보다 낮은 커패시턴스를 갖는다.
도 10의 워드 라인(WL)은 제 2 레벨 금속(M2)에서 "X" 방향으로 형성되고 예를 들어, 도 1의 패스 게이트들(PG1 및 PG2)을 제어하기 위해 워드 라인 접촉들(WLC1 및 WLC2)에 연결된다. M2 WL에 대한 수직 연결들은 Via-2 비아, 제 1 레벨 금속(M1) 랜딩 패드, Via-1 비아, 층의 제 2 레벨 접촉(Contact-2A) 및 패스 게이트들(PG1 및 PG2)의 게이트 전극들에 대한 게이트 접촉(Gate-CO)을 포함한다.
이 실시예의 SRAM 셀(61)에서, SRAM 셀의 내부에는 재차 비아들이 없고, 게이트 접촉(Gate-CO) 및 제 1 층 접촉(Contact-1)은 SRAM 셀의 내부 부분들 내에서 이용된다. 제 2 레벨 접촉들(Contact-2A 및 Contact-2B)은 모두가 셀 경계에 있다. 재차, 전압 공급 도체들 및 비트 라인 및 비트 라인 바 도체들에 대한 이들 접촉들은 SRAM 어레이의 패킹 밀도를 증가시키기 위해 인접한 SRAM 셀들(도시되지 않음)과 공유될 수 있다.
도 11은 위에서 기술된 바와 같은 SRAM 셀들(51 또는 61)을 로우들 및 컬럼들로 배열함으로써 형성되는 집적 회로의 SRAM 어레이(70)를 단순화된 블록도로 도시한다. 여기서 컬럼들(C1 내지 Cn)이 도시된다. 수천개(Many thousand) 또는 심지어 수백만개의 SRAM 셀들이 집적 회로 상의 하나 이상의 SRAM 어레이들(70)에 형성될 수 있다. SRAM 어레이들이 예를 들어, 용량성 로딩(capacitive loading)을 감소시키고 회로 속도를 강화하기 위해 분할된 워드 라인들 및 비트 라인들을 갖는 서브-어레이들로 분리될 수 있다. 몇몇 애플리케이션들에서, SRAM 집적 회로가 형성될 수 있는 반면에, 보다 통상적으로, SRAM 어레이(70)는 사용자 정의 로직, 마이크로프로세서들, DSP들, 트랜시버들, 또는 SOC를 형성하기 위한 다른 기능들을 갖는 집적 회로에 포함될 수 있다.
위의 도 7에서 도시되는 바와 같이, 비트 라인 및 비트 라인 바 도체들(BL, BLB) 및 CVss 및 CVdd와 같은 접지 및 양의 전압들을 공급하는 도체들을 포함하는 SRAM 셀을 동작시키기 위해 필요한 다양한 신호들 및 전압들은 "Y" 방향들에서 또는 셀 컬럼들을 따라 공급될 수 있다. 또한, 워드 라인들은 도면들에서 도시되는 바와 같이 "X" 방향들에서 또는 로우들을 따라 공급될 수 있다. 도 7에서 도시된 바와 같이, 컬럼 라인들은 제 2 레벨 금속(M2) 상에 또는 더 높이 형성될 수 있고, 워드 라인들은 예를 들어, 제 1 레벨 금속(M1) 상에 형성될 수 있다. 피대(Strap)들은 신호들을 컬럼 도체들 및 로우 도체들에 공급하기 위해 부가적인 전류 및 더 낮은 저항을 제공하도록 높은 금속 레벨들에서 이용될 수 있다.
도 10에서 도시된 바와 같이, 대안적인 실시예에서, 비트 라인들(BL 및 BLB) 및 공급원(CVdd 및 CVss)은 재차 컬럼 방식으로 배열되지만, 이들 도체들은 더 낮은 레벨 금속층(M1)에서 도시된다. 워드 라인(WL)은 제 2 금속 레벨층(M2)에서 도시된다. 셀들에 가까이 비트 라인 도체들을 배치하고 금속 2 층으로부터 비트 라인들을 제거함으로써, 비트 라인들(BL 및 BLB) 상의 커패시턴스는 감소되고, 이는 SRAM 셀에 대한 판독 속도를 증가시키는데 도움을 준다. 판독 동안, 컬럼 상의 활성 셀은 비트 라인들(BL 및 BLB 도체들) 상에 차동 데이터를 위치시킬 것이다. 차동 신호는 이어서 감지 증폭기에 의해 감지될 수 있다. 비트 라인 데이터를 감지하는데 필요한 시간은 비트 라인들의 커패시턴스에 의존할 것이고, 이에 따라 커패시턴스를 감소시킴으로써 더 나은 성능이 달성된다. 도 11에서, SRAM 어레이(70)는 도 10의 레이아웃이 SRAM 셀들(61)에 대해 이용되는 경우 더 나은 성능을 위해 제 1 금속 비트 라인들을 이용하여 배열될 수 있다.
도 12는 방법 실시예를 흐름도로 도시한다. 도 12에서, 단계(71)에서, 반도체 프로세스에서 어레이가 형성될 SRAM 셀 회로들을 포함하는 회로 설계가 수신된다. 단계(73)에서, SRAM 셀들에서의 제 2 레벨 접촉들을 위해 2 레벨 포토리소그라피 패터닝을 이용할지에 관한 판단이 내려진다. 이 판단은 이용 가능한 포토리소그라피 툴들, 프로세스 노드의 최소 피처 크기, 추가 포토마스크들 및 리소그라피와 연관된 비용들, 및 요구되는 SRAM 셀 밀도에 기초한다. 제 2 레벨 접촉들에 대해 2레벨 포토리소그라피를 이용하는 것으로 판단이 내려지는 경우, 방법은 셀들에 대한 레이아웃이 접촉들에 대한 공격적인 라인 단부 규칙들을 이용하여 형성되는 단계(75)에서 도시된다. 다음 단계(77)는 반도체 기판상에 SRAM 셀들을 형성하기 위해 공격적인 라인 단부 규칙들을 이용한 레이아웃을 이용하는 것을 예시한다.
단계(73)에서, SRAM 셀들의 제 2 레벨 접촉들에 대해 2 레벨 패터닝을 이용하지 않는 것으로 판단이 내려지는 경우, 다음 단계(79)는 특정한 프로세스 툴들을 이용한 단일의 패터닝과 호환 가능한 완화된 라인 단부 규칙들을 이용하여 SRAM 셀들에 대한 레이아웃을 생성하는 것을 도시한다. 레이아웃을 이용하고 제 2 레벨 접촉들에 대해 단일의 패터닝 포토리소그라피를 수행하고, 이들 접촉들에 대해 이중 패터닝을 수행하지 않는 단계(81)에서, SRAM 셀들이 반도체 기판 상에 형성된다.
일 실시예에서, SRAM 셀 어레이 구조는 복수의 SRAM 셀들을 포함한다. SRAM 셀들 각각은 제 1 레벨 접촉층 및 제 2 레벨 접촉층을 포함하는 구조를 갖는다. 제 1 레벨 접촉들은 SRAM 셀들을 형성하는 MOSFET 트랜지스터들의 소스/드레인 영역에 연결될 수 있다. 제 2 레벨 접촉들은 상위 레벨 금속층들에 대한 제 1 레벨 접촉들 사이의 연결 경로, 비아 또는 금속층 중 어느 하나로서 역할한다. SRAM 셀들 각각은 비트-라인, 비트-라인 바, 워드 라인, CVdd 라인 및 CVss 라인에 대한 연결들을 갖는다. SRAM 셀들 각각은 CVdd 노드들, CVss 노드들, 비트-라인 노드, 비트-라인 바 노드, 데이터 노드 및 데이터 바 노드를 포함하는 노드들을 가지며, 여기서 CVdd, CVss, 비트-라인 및 비트-라인 바의 노드들은 거기에 형성된 제 1 레벨 접촉 및 제 2 레벨 접촉들 둘 다를 포함한다. 데이터 노드 및 데이터 바 노드의 노드들에는 제 1 레벨 접촉들이 형성되고 제 2 레벨 접촉들이 형성되지 않는다.
추가의 실시예의 SRAM 구조에서, 위에서 기술된 SRAM 셀들 각각이 제공되며 제 2 레벨 접촉들과 실질적으로 동일 평면인 게이트 접촉층을 추가로 포함한다. 게이트 접촉들은 직사각형 형상들, 타원 형상들, 또는 원형 형상들을 포함하고 이들의 조합을 포함할 수 있다. 게이트 접촉들은 MOSFET 디바이스들의 게이트 단자들에 또는 제 1 레벨 접촉에 또는 그 조합에 연결될 수 있다. SRAM 셀들 각각은 적어도 4개의 게이트 접촉들(제 1 게이트 접촉, 제 2 게이트 접촉, 제 3 게이트 접촉 및 제 4 게이트 접촉)을 포함한다. 제 1 게이트 접촉은 데이터 노드에서의 제 1 레벨 접촉에 그리고 인버터의 게이트 전극에 연결될 수 있다. 제 2 게이트 접촉은 데이터 바 노드에서의 제 2의 제 1 레벨 접촉에 그리고 제 2 인버터의 게이트 전극에 연결될 수 있다. 제 3 게이트 접촉은 제 1 패스 게이트 디바이스의 게이트 단자에 연결될 수 있다. 제 4 게이트 접촉은 제 2 패스 게이트 디바이스의 게이트 단자에 연결될 수 있다.
다른 실시예에서, SRAM 셀들 각각은 2개의 교차-결합된 인버터들 및 2개의 패스 게이트 디바이스들 포함한다. 인버터들 각각의 적어도 하나의 풀 업 디바이스 및 하나의 풀 다운 디바이스를 포함하고, 인버터들은 양 디바이스들에 대한 공통 게이트 전극들을 갖는다. 트랜지스터 디바이스들 각각은 드레인 단자, 소스 단자 및 게이트 단자를 포함한다. 데이터 노드들 각각은 제 1 풀-다운 디바이스 및 제 1 풀-업 디바이스의 드레인 노드들에 함께 결합하고 양 단자들을 함께 전기적으로 연결하기 위해 노드들에 형성된 제 1 레벨 접촉을 갖는다. 데이터 바 노드들은 제 2 풀-다운 디바이스 및 제 2 풀-업 디바이스의 드레인 노드들에 결합하고 양 단자들을 함께 전기적으로 연결하는 제 2의 제 1 레벨 접촉을 갖는다. SRAM 셀들에서, CVdd는 풀-업 디바이스의 소스 영역에 위치된다. CVss 노드는 풀-다운 디바이스들의 소스 영역들에 위치된다. 비트 라인 노드는 제 1 패스 게이트 디바이스의 드레인 영역에 위치된다. 비트 라인 바 노드는 제 2 패스 게이트 디바이스의 드레인 영역에 위치된다.
SRAM 셀들의 추가의 실시예에서, CVss 노드에 형성된 접촉들의 접촉 형상은 제 1 레벨 접촉 및 제 2 레벨 접촉 둘 다에 대한 다른 접촉들에 비해서 늘려지고 약 3보다 큰 길이 대 폭 비율을 갖는다. CVss 노드에서의 제 2 레벨 접촉의 총 길이는 제 1 레벨 접촉 길이의 적어도 5% 만큼 제 1 레벨 접촉보다 짧다.
SRAM 셀 구조의 다른 실시예에서, SRAM 셀은 제 1 및 제 2 레벨 접촉들에 대해 형성되는 비트 라인 및 비트 라인 바 접촉들을 갖는다. 비트-라인 노드 및 비트-라인 바 노드의 제 1 레벨 접촉들은 실질적으로 동일한 크기이다. SRAM 셀들을 갖는 SRAM 셀 어레이 실시예에서, 비트-라인 노드 및 비트-라인 바 노드의 제 1 레벨 접촉은 CVdd 노드, CVss 노드 및 SRAM 셀들에 대한 내부 데이터 노드들을 포함하는 다른 노드들에 대한 SRAM 셀들의 다른 제 1 레벨 접촉들에 비교하면 최단 제 1 레벨 접촉 길이를 갖는다.
다른 실시예에서, SRAM 셀 구조는 셀 구조 위에 놓인 적어도 제 1 및 제 2 상위 금속층들을 갖는다. 일 실시예에서, 제 1 레벨 금속층은 제 1 레벨 금속층 및 제 1 레벨 접촉들에 대한 제 2 레벨 접촉들 사이의 연결 경로로서 역할하는 제 1 레벨 비아들에 의해 셀 구조에 결합된다. 워드-라인 도체는 제 1 레벨 금속층에 위치되고 제 1 레벨 비아들로 셀 구조에 접촉한다. SRAM 셀은 제 2 레벨 금속층에 결합하는 제 2 레벨 비아를 추가로 포함한다. 제 2 레벨 비아들은 제 1 레벨 금속층과 제 2 레벨 금속층 사이의 연결 경로로서 역할한다. 비트-라인, 비트-라인 바, CVdd 및 CVss 라인들은 제 2 레벨 금속층에 위치되고 제 2 레벨 비아들을 이용하여 SRAM 셀 구조를 제 1 금속층 도체, 제 1 금속층과 제 2 레벨 접촉 사이의 제 1 레벨 비아들, SRAM 셀 구조의 활성 부분들과 제 2 레벨 접촉들 사이의 제 1 레벨 접촉들에 결합한다.
다른 실시예에서, SRAM 셀 구조에는 구조 위에 놓인 제 1 및 제 2 층 금속 도체들이 제공된다. 제 1 레벨 비아들은 제 1 금속 층에 대한 제 2 레벨 접촉들 사이의 연결 경로로서 역할한다. SRAM 셀은 제 1 금속층에 위치되는 비트-라인, 비트-라인 바, CVdd 및 CVss 라인들을 포함한다. SRAM 셀 퓨처(future)는 제 2 금속층의 도체들 및 제 2 레벨 비아들을 포함한다. 제 2 레벨 비아들은 제 2 금속층과 제 1 금속층의 부분들 사이의 연결 경로로서 역할한다. SRAM 셀은 제 2 금속층에 위치된 워드-라인을 포함한다.
대안적인 실시예는 SRAM 비트 셀 구조를 포함한다. SRAM 비트 셀은 X 방향의 제 1 피치 및 Y 방향의 제 2 피치를 갖고 접지 전압을 수신하기 위한 제 1 및 제 2 CVss 노드들, 양의 공급 전압을 수신하기 위한 제 1 및 제 2 CVdd 노드, 데이터 노드 및 데이터 바 노드, 비트-라인 노드 및 비트 라인 바 노드, 및 제 1 레벨 셀 접촉들 및 제 2 레벨 접촉들로 형성되는 복수의 접촉들을 포함한다. SRAM 비트 셀 구조는 실질적으로 X 방향에 따른 제 1 라우팅 방향에 따라 배열되고 개별 노드들의 활성 영역에 연결되는 몇몇 제 1 레벨 접촉들을 포함하고, 및 제 1 레벨 접촉은 제 1 CVdd 노드 상에 위치되고, 제 1 레벨 접촉은 제 2 CVdd 노드 상에 위치되고, 제 3의 제 1 레벨 접촉은 제 1 CVss 노드 상에 위치되고, 제 4의 제 1 레벨 접촉은 제 2 CVss 노드 상에 위치된다. SRAM 셀 구조는 제 1 비트-라인 노드 상에 위치되는 제 1 레벨 접촉을 추가로 포함한다. 제 1 레벨 접촉은 제 1 비트-라인 바 노드 상에 위치되고, 더 긴(longer) 제 1 레벨 접촉은 데이터 바 노드 상에 위치되고, 및 더 긴 제 1 레벨 접촉은 데이터 바 노드 상에 위치된다. 이 실시예의 SRAM 셀 구조에서, 더 긴 접촉들은 약 2.5보다 큰 길이 대 폭 비율을 갖는다.
다른 실시예에서, SRAM 셀 구조는 홀 또는 제 1 금속층을 통해 제 1 접촉 레벨과 상위층 사이의 연결 경로로서 역할하는 제 1 레벨 접촉들 상에 위치되는 제 2 레벨 접촉들을 포함하고, 구조는 CVss 노드들, CVdd 노드들, 비트 라인 노드 및 비트 라인 바 노드에 대응하는 노드들에 대한 제 1 레벨 접촉 상에 위치되는 제 1의 제 2 레벨 접촉을 포함한다. 데이터 노드 및 데이터 바 노드 상의 제 1 레벨 접촉들에 대해서, 제 2 레벨 접촉들은 이들 제 1 레벨 접촉들 상에 형성되지 않는다.
다른 실시예에서, CVdd 노드들, CVss 노드들 및 비트 라인 및 비트 라인 바 노드들을 포함하는 노드들에서의 제 1 레벨 접촉들 상에 형성되는 제 2 레벨 접촉들을 갖는 SRAM 구조는 모두가 SRAM 구조에 대한 셀 경계에 위치되고 인접한 SRAM 비트 셀들과 공유될 수 있다.
추가의 실시예에서, SRAM 구조들에서, 각각의 셀은 2개의 교차 결합된 인버터들 및 2개의 패스 게이트 디바이스들로부터 형성된 래치를 포함하는 회로를 갖고, 이들은 비트-라인, 비트-라인 바, 워드 라인, CVdd 라인 및 CVss 라인을 수신하기 위한 노드들에 결합된다. 교차-결합된 인버터들 각각은 적어도 하나의 풀 업 디바이스 및 하나의 풀 다운 디바이스를 추가로 포함하고 인버터의 디바이스들은 공통 게이트 전극을 갖는다. 제 1 인버터는 그의 출력부에서 데이터 바 노드를 갖고 제 1 레벨 접촉은 게이트 바 노드에 결합된다. 제 2 인버터는 그의 출력에서 데이터 노드를 갖고, 제 1 레벨 접촉은 데이터 노드에 결합된다. 데이터 노드 및 데이터 바 노드에서의 제 1 레벨 접촉들은 셀 구조의 다른 제 1 레벨 접촉들보다 더 길다. SRAM 셀 구조는 게이트 전극들 위에 형성된 2개의 단부가 접해진 접촉들을 추가로 포함하고, 제 2 레벨 접촉들과 동일 평면이다. 각각의 셀에서, 제 1의 단부가 접해진 접촉은 데이터 노드에서 더 긴 제 1 레벨 접촉 및 제 2 인버터의 게이트 전극에 연결된다. 제 2의 단부가 접해진 접촉은 데이터 바 노드에서 더 긴 제 1 레벨 접촉 및 제 1 인버터의 게이트 전극에 연결된다. 제 1 및 제 2 단부가 접해진 접촉들은 각각 SRAM 구조 내의 N-웰 영역 상에 위치된다.
SRAM 구조에서, 다른 대안적인 실시예에서, 제 1 라우팅 방향은 워드-라인 라우팅 방향과 동일하고 X-축 방향에 따른다. 데이터 노드 및 데이터 바 노드에서의 제 2 레벨 접촉에 대해서, 제 2 레벨 접촉 레이아웃 형상은 약 2.5보다 큰 길이 대 폭 비율을 갖는 더 긴 접촉이고, 제 2 레벨 접촉들은 실질적으로 상기 제 1 라우팅 방향에 따라 배열된다.
다른 실시예에서, SRAM 구조들에서, 제 1 레벨 접촉들은 약 3보다 작은 종횡비(접촉 홀 높이 대 홀 하부 폭)를 갖는다.
SRAM 구조들의 다른 실시예에서, 제 2 레벨 접촉들은 5 미만인 종횡비(홀 높이 대 홀 하부 폭)를 갖는다.
다른 실시예에서, 위에서 기술된 바와 같은 SRAM 셀 구조는 제 1 금속층에 대한 제 2 레벨 접촉들 사이의 연결 경로로서 역할하는 제 1 레벨 비아; SRAM 셀 구조 위에 놓인 제 2 레벨 금속층들과 제 2 레벨 비아들을 포함한다. 제 2 레벨 바이들은 제 1 레벨 금속층과 제 2 레벨 금속층 사이의 연결 경로로서 역할하고, 각각의 셀은 워드 라인, 데이터 입력/출력 신호 도체들로서 비트-라인 및 비트-라인 바 신호들; 및 전력 도체 라인들에 대한 CVss 및 CVdd 신호들을 추가로 포함하며, 여기서 워드 라인 도체는 제 1 금속층에 위치된다. 비트-라인, 비트-라인 바, CVdd 및 CVss 라인들은 제 2 금속층에 위치된다.
또 다른 대안적인 실시예에서, SRAM 셀 구조는 제 2 레벨 접촉들과 제 1 금속층 사이의 연결 경로로서 역할하는 제 1 레벨 비아들, 제 2 레벨 비아들 및 제 2 레벨 금속 라인들을 추가로 포함한다. 제 2 레벨 비아들은 제 1 금속층과 제 2 금속층 사이의 연결 경로로서 역할하고, 각각의 셀은 워드 라인, 데이터 입력/출력 신호 도체들로서 비트-라인 및 비트-라인 바 및 전력 도체 라인들에 대한 CVss 및 CVdd를 더 포함하며, 여기서 비트-라인, 비트-라인 바, CVdd 및 CVss 라인들은 제 1 금속층에 위치되고, 워드 라인 신호는 제 2 레벨 금속층에 위치된다.
다른 실시예는 셀 경계 및 제 1 X-피치, 제 1 Y-피치, 워드 라인, 데이터 입력/출력 신호 도체들로서 비트-라인 및 비트-라인 바, 및 전력 도체 라인들에 대한 CVss 및 CVdd를 포함하는 SRAM 셀 레이아웃이다. 제 1 X-피치는 X-축 방향에서 위치되고, 제 1 Y-피치는 Y-축 방향에서 위치된다. 워드-라인 라우팅 방향은 X-축을 따라 배열되고, 비트-라인 및 비트-라인 바는 Y-축 방향을 따라 배열된다.
위의 SRAM 셀에서, 접촉들이 활성 영역들에 형성된다. 접촉들은 SRAM 셀 내의 디바이스들에 대한 소스 또는 드레인 노드 연결들로서 역할하도록 제 1 레벨 접촉 층에 위치되는 접촉들의 제 1 그룹을 포함한다. 접촉들의 제 2 그룹은 제 2 레벨 접촉 층에 위치되고, 이들은 홀 또는 금속층을 통해 제 1 레벨 접촉 층과 상위층 사이의 연결 경로들로서 역할한다. SRAM 셀에서, 접촉들의 제 1 그룹은 셀 경계 및 셀 내부 데이터 노드 둘 다에 위치된다. 접촉들의 제 2 그룹은 셀 경계에 위치되고 인접한 셀들과 공유된다.
추가의 대안적인 실시예에서, SRAM 셀들은 2개의 교차-결합된 인버터들 및 2개의 패스 게이트 디바이스들을 포함한다. 인버터들 각각은 적어도 하나의 풀 업 디바이스 및 하나의 풀 다운 디바이스 및 양 디바이스들에 대한 공통 게이트 전극을 포함한다. 이들 디바이스들 각각은 드레인 단자, 소스 단자 및 게이트 단자를 포함한다. SRAM 셀에 대한 데이터 노드는 제 1 풀-다운 디바이스 및 제 1 풀-업 디바이스의 드레인 노드들을 포함하고, 접촉들의 제 1 그룹의 제 1 접촉은 양 드레인 단자들을 함께 전기적으로 연결한다. 데이터 바 노드는 제 2 풀-다운 디바이스 및 제 2 풀-업 디바이스로 형성되는 제 2 인버터의 드레인 노드들을 포함하고, 접촉들의 제 1 그룹의 제 2 접촉은 양 단자들을 함께 전기적으로 연결한다. CVdd 노드는 풀-업 디바이스들의 소스 영역에 위치된다. CVss 노드는 풀-다운 디바이스들의 소스 영역에 위치된다. 비트 라인 노드는 제 1 패스 게이트 디바이스의 드레인 영역에 위치된다. 비트 라인 바 노드는 제 2 패스 게이트 디바이스의 드레인 영역에 위치된다.
SRAM 셀들의 또 다른 실시예에서, 각각의 SRAM 셀은 접촉들의 제 2 그룹과 실질적으로 동일 평면으로 형성되는 제 3 그룹 접촉들을 포함한다. 접촉들의 제 3 그룹의 형상들은 직사각형, 타원형, 원형 또는 조합들을 포함한다. 제 3 그룹 접촉들은 디바이스의 게이트 단자, 또는 제 1 그룹 접촉 또는 조합에 연결된다. 일 실시예에서, SRAM 셀은 적어도 4개의 제 3 그룹 접촉들을 포함할 수 있다. 첫 번째 제 3 그룹 접촉은 데이터 노드에서 제 1 그룹 접촉에 그리고 제 2 인버터의 게이트 전극 둘 다에 연결된다. 두 번째 제 3 그룹 접촉은 게이트 바 노드에서 제 1 그룹 접촉에 그리고 제 1 인버터의 게이트 전극 둘 다에 연결된다. 세 번째 제 3 그룹 접촉은 제 1 패스 게이트 디바이스의 게이트 단자에 연결된다. 네 번째 제 3 그룹 접촉은 제 2 패스 게이트 디바이스의 게이트 단자에 연결된다.
일 실시예에서, 위에서 기술된 SRAM 구조들에서 제 1 그룹 접촉들에 대한 제조 프로세스들은 CVdd 노드들, 비트 라인 및 비트 라인 바 노드 및 CVss 노드들에 형성된 제 1 레벨 접촉들에 대한 제 1 리소그라피 프로세스를 갖고 데이터 노드 및 데이터 바 노드에 형성된 제 1 레벨 접촉들에 대한 제 2 리소그라피 프로세스를 포함하는 2패턴 리소그라피 프로세스를 적어도 포함한다.
다른 실시예에서, 위에서 기술된 SRAM 구조들에 대해, 제 2 그룹 접촉들의 제조 프로세스는 적어도 2패턴 포토리소그라피 프로세스를 포함한다. 2개의 인접한 CVdd 노드들 및 CVss 노드들에 형성되는 제 2 그룹 접촉들은 2개의 상이한 리소그라피 단계들에 의해 형성된다.
다른 실시예에서, 반도체 기판의 부분에 형성되는 적어도 하나의 SRAM 셀을 포함하는 장치가 제공되며, 이 장치는 자신의 출력에 데이터 노드를 갖는 제 1 인버터로서, 제 1 인버터는 제 1 양의 공급 CVdd 노드와 데이터 노드 사이에 결합된 제 1 풀 업 디바이스 및 제 1 접지 공극 CVss 노드와 데이터 노드 사이에 결합된 제 1 풀 다운 디바이스를 추가로 포함하고, 제 1 풀-업 및 제 1 풀-다운 디바이스들의 공통 게이트 전극은 데이터 바 노드에 결합되는, 상기 제 1 인버터; 자신의 출력에 데이터 바 노드를 갖는 제 2 인버터로서, 상기 제 2 인버터는 제 2 양의 공급 CVdd 노드와 데이터 바 노드 사이에 결합된 제 2 풀 업 디바이스 및 제 2 접지 공급 CVss 노드와 상기 데이터 바 노드 사이에 결합된 제 2 풀 다운 디바이스를 추가로 포함하고, 제 2 풀-업 및 제 2 풀-다운 디바이스들의 공통 게이트 전극은 데이터 노드에 결합되는, 상기 제 2 인버터; 비트 라인 노드와 데이터 노드 사이에 결합된 제 1 패스 게이트; 비트 라인 바 노드와 데이터 바 노드 사이에 결합된 제 2 패스 게이트; 제 1 및 제 2 CVdd 노드들, 제 1 및 제 2 CVss 노드들, 비트 라인 노드, 비트 라인 바 노드, 데이터 노드 및 데이터 바 노드에 형성되는 제 1 레벨 접촉들; 및 제 1 및 제 2 CVss 노드들, 제 1 및 제 2 CVss 노드들, 비트 라인 노드 및 비트 라인 바 노드의 제 1 레벨 접촉들 각각 상에 형성되는 제 2 레벨 접촉들을 포함하고, 데이터 노드 및 데이터 바 노드에 형성되는 제 1 레벨 접촉들은 제 2 레벨 접촉이 그 위에 형성되지 않는다.
다른 실시예에 따라, 레이아웃이 SRAM 구조에 제공되며, 이 SRAM 구조는, 셀 경계를 갖고, X- 방향의 X-피치, Y 방향의 Y-피치를 갖는 반도체 기판 상에 형성된 셀을 포함하고, 상기 셀은 제 1 인버터의 제 1 풀-업 디바이스의 소스의 제 1 CVdd 노드 상에 형성되고 제 1 인버터의 제 1 풀-다운 디바이스의 소스의 제 1 CVss 노드 상에 형성되고, 제 2 인버터의 제 2 풀-업 디바이스의 소스의 제 2 CVdd 노드 상에 형성되고 제 2 인버터의 제 2 풀-다운 디바이스의 소스의 제 2 CVss 상에 형성되고, 제 1 패스 게이트의 소스의 비트 라인 노드에 형성되고 제 2 패스 게이트의 소스의 비트 라인 바 노드에 형성되는 레벨 접촉들을 포함하는 디바이스들의 활성 영역들에 결합된 제 1 레벨 접촉들의 제 1 그룹으로서, 상기 제 1 레벨 접촉들의 이들 제 1 그룹 각각은 셀 경계에 형성되고, X 방향으로 배열되는 길이를 갖고, 이들 제 1 레벨 접촉들 각각은 인접한 SRAM 셀과 공유되는, 상기 제 1 레벨 접촉들의 제 1 그룹; 제 1 패스 게이트 및 제 1 풀-다운 디바이스의 공통 드레인의 데이터 노드에 형성되고 데이터 노드를 제 1 풀-업 디바이스의 드레인에 결합하는 접촉들 및 데이터 바 노드에 형성되고, 제 2 패스 게이트 및 제 2 풀-다운 디바이스의 공통 드레인을 제 2 풀-업 디바이스의 드레인에 결합하는 접촉을 포함하는 제 1 레벨 접촉들의 제 2 그룹으로서, 상기 제 1 레벨 접촉들의 제 2 그룹은 X 방향으로 길이를 가지고 배열되고 2.5보다 큰 길이 대 폭 비율을 갖는, 상기 제 1 레벨 접촉들의 제 2 그룹; 및 제 1 레벨 접촉들의 제 1 그룹 상에 형성되고 제 1 레벨 접촉들을 위에 놓인 제 1 레벨 비아에 결합하는 제 2 레벨 접촉들의 제 1 그룹으로서, 상기 제 2 레벨 접촉들의 제 1 그룹은 X-방향으로 길이를 가지고 배열되고 셀 경계에 배치되며 인접한 SRAM 셀들과 공유되는, 상기 제 2 레벨 접촉들의 제 1 그룹을 포함한다.
다른 실시예에서, 반도체 기판 상에 SRAM 셀들의 어레이를 형성하기 위한 SRAM 회로 설계를 수신하는 단계; SRAM 셀에서 제 2 레벨 접촉들에 대해 이중 포토리소그라피 프로세스가 이용되는지의 여부를 결정하는 단계; 이 결정에 기초하여, SRAM 셀들에 대해 2개 층의 제 2 레벨 접촉들을 포함하는 셀 레이아웃을 선택하거나, 또는 단일층의 제 2 레벨 접촉들을 갖는 셀 레이아웃을 선택하는 단계; 및 반도체 기판 상에 SRAM 셀들의 어레이를 형성하는 단계를 포함하는 방법이 제공된다.
본 발명의 예시적인 실시예들 및 그의 이점들이 상세히 기술되었지만, 다양한 변경들, 대체들, 및 변화들은 첨부된 청구항들에서 정의된 바와 같은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, 본 방법들은 본 발명의 범위 내로 유지되면서 변경될 수 있다는 것이 당업자들에 의해 쉽게 이해될 것이다.
또한, 본 출원의 범위는 본 명세서에서 방법들 및 단계들의 특정한 실시예들로 제한되도록 의도되지 않는다. 본 발명의 개시로부터 당업자가 쉽게 인지하는 바와 같이, 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스들 또는 단계들이 본 발명에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들 또는 단계들을 그의 범위 내에 포함하도록 의도된다.
Claims (10)
- 반도체 기판의 일부에 형성된 적어도 하나의 SRAM 셀
을 포함하고,
상기 적어도 하나의 SRAM 셀은,
출력에서 데이터 노드를 갖는 제 1 인버터로서, 제 1 양의 공급 CVdd 노드와 상기 데이터 노드 사이에 결합된 제 1 풀 업(pull up) 디바이스, 및 제 1 접지 공급 CVss 노드와 상기 데이터 노드 사이에 결합된 제 1 풀 다운(pull down) 디바이스, 및 데이터 바 노드(data bar node)에 결합된 상기 제 1 풀 업 및 제 1 풀 다운 디바이스의 공통 게이트 전극을 더 포함하는 상기 제 1 인버터;
출력에서 상기 데이터 바 노드를 갖는 제 2 인버터로서, 제 2 양의 공급 CVdd 노드와 상기 데이터 바 노드 사이에 결합된 제 2 풀 업 디바이스, 및 제 2 접지 공급 CVss 노드와 상기 데이터 바 노드 사이에 결합된 제 2 풀 다운 디바이스, 및 상기 데이터 노드에 결합된 상기 제 2 풀 업 및 제 2 풀-다운 디바이스의 공통 게이트 전극을 더 포함하는 상기 제 2 인버터;
비트 라인 노드와 상기 데이터 노드 사이에 결합된 제 1 패스 게이트(pass gate);
비트 라인 바 노드와 상기 데이터 바 노드 사이에 결합된 제 2 패스 게이트;
상기 제 1 및 제 2 CVdd 노드, 상기 제 1 및 제 2 CVss 노드, 상기 비트 라인 노드, 상기 비트 라인 바 노드, 상기 데이터 노드 및 상기 데이터 바 노드에서 형성되는 제 1 레벨 접촉; 및
상기 제 1 및 제 2 CVdd 노드, 상기 제 1 및 제 2 CVss 노드, 상기 비트 라인 노드 및 상기 비트 라인 바 노드에서의 상기 제 1 레벨 접촉 각각 상에 형성되는 제 2 레벨 접촉
을 포함하고,
상기 데이터 노드 및 상기 데이터 바 노드에서 형성되는 상기 제 1 레벨 접촉 상에는 제 2 레벨 접촉이 형성되지 않는 것인 장치. - 제 1 항에 있어서,
상기 적어도 하나의 SRAM 셀은 셀 경계를 갖고,
상기 제 1 및 제 2 CVss 노드, 상기 제 1 및 제 2 CVdd 노드 및 상기 비트 라인 및 비트 라인 바 노드을 위한 상기 제 1 레벨 접촉은 상기 셀 경계를 따라 배열되는 것인 장치. - 제 2 항에 있어서,
상기 제 1 및 제 2 CVss 노드, 상기 제 1 및 제 2 CVdd 노드, 상기 비트 라인 및 비트 라인 바 노드를 위한 상기 제 1 레벨 접촉 상에 형성된 상기 제 2 레벨 접촉은 상기 셀 경계를 따라 형성되는 것인 장치. - 제 1 항에 있어서,
상기 제 2 레벨 접촉과 동일 평면으로 형성되는 게이트 접촉
을 더 포함하고,
상기 형성된 게이트 접촉은 상기 데이터 노드에서의 제 1 레벨 접촉을 상기 제 1 인버터의 공통 게이트 전극에 결합하고, 상기 데이터 바 노드에서의 제 1 레벨 접촉을 상기 제 2 인버터의 공통 게이트 전극에 결합하고, 상기 제 1 및 제 2 패스 게이트의 게이트에 형성되는 것인 장치. - 제 4 항에 있어서,
상기 적어도 하나의 SRAM 셀 위에 놓이고, 제 1 레벨 비아 및 게이트 접촉을 이용하여 상기 제 1 및 제 2 패스 게이트의 게이트 단자에 결합된 워드 라인을 형성하는 제 1 금속층; 및
상기 적어도 하나의 SRAM 셀 위에 놓이고, 비트 라인, 비트 라인 바, 양의 공급 전압(CVdd), 및 접지 공급 전압(CVss)에 대한 도체를 형성하는 제 2 금속층으로서, 상기 제 2 금속층의 도체 각각은 제 2 레벨 비아, 상기 제 1 금속층의 부분들, 및 상기 제 2 레벨 접촉에 결합된 제 1 금속 비아에 의해 상기 비트 라인 노드, 상기 비트 라인 바 노드, 상기 제 1 및 제 2 CVdd 노드 및 상기 제 1 및 제 2 CVss 노드를 포함한 대응하는 노드에 결합되는 것인, 상기 제 2 금속층
을 더 포함하는 장치. - 제 4 항에 있어서,
상기 적어도 하나의 SRAM 셀 위에 놓이고, 비트 라인, 비트 라인 바, 양의 공급 전압(CVdd) 및 접지 공급 전압(CVss)에 대한 도체를 형성하는 제 1 금속층으로서, 제 1 금속층의 도체 각각은 상기 제 1 레벨 접촉 상에 형성된 제 2 레벨 접촉에 위한 제 1 레벨 비아에 의해 상기 비트 라인 노드, 상기 비트 라인 바 노드, 상기 제 1 및 제 2 CVdd 노드 및 상기 제 1 및 제 2 CVss 노드를 포함하는 대응하는 노드에 결합되는 것인, 상기 제 1 금속층; 및
상기 SRAM 셀 위에 놓이고, 워드 라인에 대한 도체를 형성하는 제 2 금속층으로서, 상기 제 2 금속층 워드 라인은 제 2 레벨 비아, 상기 제 1 금속층의 부분들, 상기 제 1 및 제 2 패스 게이트에 대한 게이트 접촉에 결합된 제 1 금속 비아에 결합되는, 상기 제 2 금속층
을 더 포함하는 장치. - 제 1 항에 있어서,
상기 비트 라인 및 비트 라인 바 노드의 제 1 레벨 접촉은 상기 적어도 하나의 SRAM 셀에서 나머지 제 1 레벨 접촉 중 어떤 제 1 레벨 접촉의 길이 대 폭 비율보다도 작은 길이 대 폭 비율을 갖는 것인 장치. - 셀 경계를 갖고, X- 방향의 X-피치, Y 방향의 Y-피치를 갖는 반도체 기판 상에 형성된 셀
을 포함하고,
상기 셀은,
제 1 인버터의 제 1 풀-업 디바이스의 소스의 제 1 CVdd 노드 상에 형성되고, 상기 제 1 인버터의 제 1 풀-다운 디바이스의 소스의 제 1 CVss 노드 상에 형성되고, 제 2 인버터의 제 2 풀-업 디바이스의 소스의 제 2 CVdd 노드 상에 형성되고, 상기 제 2 인버터의 제 2 풀-다운 디바이스의 소스의 제 2 CVss 상에 형성되고, 제 1 패스 게이트의 소스의 비트 라인 노드에 형성되고, 제 2 패스 게이트의 소스의 비트 라인 바 노드에 형성되는 제 1 레벨 접촉을 포함하는 디바이스의 활성 영역에 결합된 제 1 레벨 접촉의 제 1 그룹으로서, 상기 제 1 레벨 접촉의 제 1 그룹 각각은 상기 셀 경계에 형성되고, 각각의 제 1 레벨 접촉은 상기 X 방향으로 배열되는 길이를 갖고, 상기 제 1 레벨 접촉 중 적어도 하나는 인접한 SRAM 셀에 의해 공유되는, 상기 제 1 레벨 접촉의 제 1 그룹;
상기 제 1 패스 게이트 및 상기 제 1 풀-다운 디바이스의 공통 드레인의 데이터 노드에 형성되고 상기 데이터 노드를 상기 제 1 풀-업 디바이스의 드레인에 결합하는 접촉들, 및 데이터 바 노드에 형성되고 상기 제 2 패스 게이트 및 상기 제 2 풀-다운 디바이스의 공통 드레인을 상기 제 2 풀-업 디바이스의 드레인에 결합하는 접촉을 포함하는 제 1 레벨 접촉의 제 2 그룹으로서, 상기 제 1 레벨 접촉의 제 2 그룹은 상기 X 방향에서 길이를 가지고 배열되고 2.5보다 큰, 길이 대 폭 비율을 갖는 것인, 상기 제 1 레벨 접촉의 제 2 그룹; 및
상기 제 1 레벨 접촉의 제 1 그룹 상에 형성되고 상기 제 1 레벨 접촉을 위에 놓인 제 1 레벨 비아에 결합하는 제 2 레벨 접촉의 제 1 그룹으로서, 상기 제 2 레벨 접촉의 제 1 그룹은 상기 X-방향으로 길이를 가지고 배열되고 상기 셀 경계에 배치되며 상기 제 2 레벨 접촉의 제 1 그룹 중 적어도 하나는 인접한 SRAM 셀과 공유되는 것인, 상기 제 2 레벨 접촉의 제 1 그룹
을 포함하는 것인, SRAM 구조. - 반도체 기판 상에 SRAM 셀의 어레이를 형성하기 위한 SRAM 회로 설계를 수신하는 단계;
상기 SRAM 셀의 제 2 레벨 접촉에 대해 이중 레벨 포토리소그라피 프로세스가 이용되는지의 여부를 결정하는 단계;
상기 결정에 기초하여, 상기 SRAM 셀을 위한 제 2 레벨 접촉에 대해 이중 레벨 패터닝 프로세스를 포함한 셀 레이아웃을 선택하거나, 또는 제 2 레벨 접촉에 대한 단일 레벨 패터닝 프로세스를 갖는 셀 레이아웃을 선택하는 단계; 및
상기 선택된 레이아웃을 이용하여, 상기 반도체 기판 상에 상기 SRAM 셀의 어레이를 형성하는 단계
를 포함하는 방법. - 제 9 항에 있어서,
상기 셀 레이아웃을 선택하는 단계는 단일층 패터닝 프로세스를 갖는 상기 제 2 레벨 접촉에 대해 완화된 라인 단부 규칙(relaxed line end rule)을 갖는 셀 레이아웃을 선택하는 단계
를 더 포함하는 방법.
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