CN114784007A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN114784007A
CN114784007A CN202210392184.5A CN202210392184A CN114784007A CN 114784007 A CN114784007 A CN 114784007A CN 202210392184 A CN202210392184 A CN 202210392184A CN 114784007 A CN114784007 A CN 114784007A
Authority
CN
China
Prior art keywords
wiring
wiring layer
insulating film
power supply
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210392184.5A
Other languages
English (en)
Inventor
良田雄太
薮内诚
横山佳巧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN202210392184.5A priority Critical patent/CN114784007A/zh
Publication of CN114784007A publication Critical patent/CN114784007A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种半导体器件。本发明基于想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的基本思想，在第3布线层产生的空间配置辅助线(AL)，使该辅助线(AL)与字线(WL)电连接。由此，实现基于字线电压的上升时间受到字线的布线电阻的影响很大这一新见解的对策(研究)，由此能够实现使用了FINFET的SRAM的高速动作。

Description

半导体器件
本发明申请是国际申请日为2015年3月26日、国际申请号为PCT/JP2015/059514、进入中国国家阶段的国家申请号为201580048810.7、发明名称为“半导体器件”的发明申请的分案申请。
技术领域
本发明涉及半导体器件，例如涉及有效应用于具有FINFET的半导体器件中的技术。
背景技术
在日本特开2013-26594号公报(专利文献1)中记载了一种与SRAM(Static RandomAccess Memory，静态随机存储器)的单元布局有关的技术。
在日本特开平11-111860号公报(专利文献2)中记载了一种与在具有存储单元的半导体器件中能够在谋求动作高速化的同时实现高集成化的半导体器件有关的技术。
现有技术文献
专利文献
专利文献1：日本特开2013-26594号公报
专利文献2：日本特开平11-111860号公报
发明内容
例如，使用以往的平面型(planar)MISFET((Metal Insulator SemiconductorField Effect Transistor，金属绝缘体半导体场效应晶体管)来作为SRAM(Static RandomAccess Memory)。在这种SRAM中，形成有例如配置于平面型MISFET上方的第1布线层(接触用布线)、第2布线层(位线/电源线)、第3布线层(字线/电源线)、第4布线层(电源线)和第5布线层(电源线)。
近年来，在使用了硅的LSI(Large Scale Integration，大规模集成电路)中，作为其构成要素的MISFET的尺寸，特别是栅电极的栅极长度日趋缩小。虽然这种MISFET的缩小是以遵循比例法则(scaling rule)的形式推进的，但每当器件的更新换代时都会遇到各种问题，很难兼顾抑制MISFET的短沟道效应和确保高电流驱动力。因此，正在积极推展针对取代以往的平面型MISFET的新型构造器件的研究开发。
FINFET是上述的新型构造器件之一，是与平面型MISFET不同的三维构造的MISFET。近年来，这种FINFET作为重要的器件候选而备受瞩目。
FINFET具有加工半导体层而形成的鳍片。该鳍片是呈细长条状(长方体状)的形状的区域，使用该鳍片的两侧面部作为FINFET的沟道。而且，FINFET的栅电极以跨过鳍片的方式形成于鳍片的两侧面部上方，为所谓的双栅极构造。根据像这样构成的FINFET，与以往的单栅极构造的MISFET相比，栅电极对沟道区域的电位控制性更好。因此，若采用FINFET，则具有源极区域与漏极区域之间的耐击穿性高，即使栅极长度再短也能够抑制短沟道效应的优点。而且，在FINFET中，由于使用鳍片的两侧面部作为沟道，所以能够增大流过电流的沟道区域的面积，能够得到高电流驱动力。即，若采用FINFET，则可期待能够兼顾抑制短沟道效应和确保高电流驱动力。
而且，在使用FINFET的情况下，由于能够比平面型MISFET更加微型化，所以能够在与第1布线层的下层的FINFET同一层形成最下层布线层。因此，使用了FINFET的SRAM能够由最下层布线(第0布线层)、第1布线层(位线/电源线)、第2布线层(字线/电源线)、第4布线层(电源线)和第5布线层(电源线)构成。即，在使用了FINFET的SRAM中，由于在第3布线层形成空间，所以希望有效利用成为空间的第3布线层。
本发明的其他课题和新颖的特征通过本说明书的表述及附图而变明朗。
一实施方式的半导体器件具有：FINFET，其包括形成于半导体衬底上方的栅电极；最下层布线层，其包括与栅电极上方相接的正上方布线和形成于半导体衬底上方的衬底上方布线。此时，由于在最下层布线层内，正上方布线与衬底上方布线能够电连接而形成布线网，所以在上方的布线层形成空间，出于谋求提高半导体器件的性能的观点，有效利用形成成为该空间的上方的布线层。
发明效果
根据一实施方式，能够实现半导体器件的性能提高。
附图说明
图1是示出半导体芯片的布局结构的图。
图2是概略地示出SRAM的整体结构的俯视框图。
图3是示出SRAM的存储单元的等效电路图。
图4的(a)是示出平面型FET的示意性构造的剖视图，图4的(b)是示出FINFET的示意性构造的剖视图。
图5的(a)是示出在使用了平面型FET的SRAM中所用的布线层的表，图5的(b)是示出在使用了FINFET的SRAM中所用的布线层的表。
图6是示出SRAM在读出时的字线电压与读出时间之间的关系的波形图。
图7的(a)是示出半导体衬底内和第0布线层的布局结构的俯视图，图7的(b)是示出第1布线层～第3布线层的布局结构的俯视图。
图8是沿着图7的(b)的A-A线进行剖切而得到的剖视图。
图9是沿着图7的(b)的B-B线进行剖切而得到的剖视图。
图10是示出与图8对应的变形例的剖视图。
图11是示出与图9对应的变形例的剖视图。
图12的(a)是示出使用了平面型FET的SRAM的外围电路中的布线层的表，图12的(b)是示出使用了FINFET的SRAM的外围电路中的布线层的表。另外，图12的(c)是示出在引入了实施方式2的基本思想的情况下，使用了FINFET的SRAM的外围电路中的布线层的表。
图13是示出实施方式2的存储模块的布局结构的俯视图。
图14是沿着图13的A-A线进行剖切而得到的剖视图。
图15是沿着图13的B-B线进行剖切而得到的剖视图。
图16是示出存储单元阵列与字驱动器之间的连接关系的一例的剖视图。
图17是示出存储单元阵列与I/O电路之间的连接关系的一例的剖视图。
图18是示出I/O电路与控制电路部之间的连接关系的一例的剖视图。
图19是示出字驱动器与控制电路部之间的连接关系的一例的剖视图。
图20是示出实施方式3中的存储模块的布局结构的俯视图。
图21是示出双端口SRAM的存储单元的等效电路图。
图22的(a)是示出半导体衬底内和第0布线层的布局结构的俯视图，图22的(b)是示出第1布线层～第3布线层的布局结构的俯视图。
图23是沿着图22的(b)的A-A线进行剖切而得到的剖视图。
图24是沿着图22的(b)的B-B线进行剖切而得到的剖视图。
具体实施方式
在以下的实施方式中，为了方便，在必要时会分成多个章节或者实施方式进行说明，但除了特别明示了的情况以外，上述多个章节或者实施方式并非彼此无关，而是存在一个是另一个的一部分或者全部的变形例、详细内容、互补说明等的关系。
另外，在以下的实施方式中，在提及要素的数等(包括个数、数值、数量、范围等)的情况下，除了特别明示了的情况及在原理上明确地被限定于特定的数的情况等以外，并不限定于该特定的数，可以是特定的数以上，也可以是特定的数以下。
而且，在以下的实施方式中，其构成要素(也包括要素步骤等)除了特别明示了的情况及认为在原理上明显是必须的情况等以外，当然并非是必须的。
同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示了的情况及认为在原理上明显并非如此的情况等以外，包括实质上与该形状等近似或者类似的形状等。这一点针对上述数值及范围方面也是同样的。
另外，在用于说明实施方式的全部附图中，对相同的构件，在原则上标注相同的附图标记，并省略其重复的说明。此外，为了易于理解附图，即使是俯视图，有时也会标注阴影线。
(实施方式1)
半导体芯片的布局结构
参照附图，对本实施方式1的半导体器件进行说明。首先，针对形成有包含微型计算机在内的系统的半导体芯片的布局结构进行说明。图1是示出本实施方式1的半导体芯片CHP的布局结构的图。半导体芯片CHP具有CPU(Central Processing Unit，中央处理器)1、RAM(Random Access Memory，随机存取存储器)2、逻辑电路3、EEPROM(ElectricallyErasable Programmable Read Only Memory，电可擦除可编程只读存储器)4、快闪存储器5及I/O(Input/Output，输入/输出)电路6。
CPU(电路)1也被称为中央运算处理装置，相当于计算机等的心脏部分。该CPU1从存储装置读出命令并解读，基于该命令来进行多种多样的运算或者控制。
RAM(电路)2是能够随机存取存储信息、即随时读出所存储的存储信息或者重新写入存储信息的存储器，也被称为能够随时写入读出的存储器。作为IC存储器的RAM，有使用动态电路的DRAM(Dynamic RAM，动态随机存取存储器)和使用静态电路的SRAM(StaticRAM，静态随机存取存储器)这两种。DRAM是需要进行存储保持动作的随时写入读出存储器，SRAM是不需要进行存储保持动作的随时写入读出存储器。在本实施方式1中，用SRAM构成RAM2。
逻辑电路3是处理随时间而连续变化的电压和/或电流的信号，即处理逻辑信号的电路，并由例如放大电路、转换电路、调制电路、振荡电路、电源电路等构成。
EEPROM4和快闪存储器5是无论写入动作还是擦除动作均可的、能够电改写的非易失性存储器的一种，也称为电可擦除可编程只读存储器。该EEPROM4和快闪存储器5的存储单元由存储(存储器)用的例如MONOS(Metal Oxide Nitride Oxide Semiconductor，金属氧化物氮化物氧化物半导体)型晶体管或者MNOS(Metal Nitride Oxide Semiconductor，金属氮化物氧化物半导体)型晶体管构成。EEPROM4和快闪存储器5的写入动作和擦除动作是利用了例如福勒-诺德海姆(Fowler-Nordheim)型隧穿现象。此外，还能够使用热电子或者热空穴来进行写入动作或者擦除动作。EEPROM4与快闪存储器5的不同点在于，EEPROM4是例如能够以字节为单位进行擦除的非易失性存储器，与其相对，快闪存储器5则是例如能够以字线为单位进行擦除的非易失性存储器。通常，在快闪存储器5中存储有用于通过CPU1执行各种处理的程序等。与此相对，在EEPROM4中存储有改写频率高的各种数据。
I/O电路6是输入输出电路，是用于从半导体芯片CHP内向与半导体芯片CHP的外部连接的设备输出数据、从与半导体芯片CHP的外部连接的设备向半导体芯片内输入数据的电路。
本实施方式1中的半导体芯片CHP的布局以上述方式构成，以下，针对构成RAM2的SRAM进行说明。
SRAM的结构
图2是概略地示出SRAM的整体结构的俯视框图。以下，针对图2所示的SRAM的整体结构进行说明。该SRAM具有存储器簇(memory mat)电路MM、I/O电路(输入输出电路)100、字驱动器WD、行解码器RD、控制电路部CU、列解码器CD、字线WL、构成位线对的位线BL和互补位线/BL、单元电源线ARVDD以及本地接地线ARVSS。其中，优选位线对(BL、/BL)、单元电源线ARVDD和本地接地线ARVSS分别有多个。
存储器簇电路MM具有存储单元阵列MCA、接地线开关电路ARGSw1和接地线开关电路ARGSw2。存储单元阵列MCA具有纵横排列配置的多个存储单元MC。
I/O电路100具有列选择开关电路CSS、单元电源电压线控制电路ARVC、读出放大器电路SA和写驱动器电路WDC。
接着，针对图2所示的SRAM的构成要素的连接关系进行说明。单元电源电压线控制电路ARVC与存储单元MC经由单元电源线ARVDD连接。在此，沿着图2中的横向配置的多个存储单元MC与例如同一单元电源线ARVDD连接。另外，沿着图2中的纵向配置的多个存储单元MC经由同一本地接地线ARVSS接地。
列选择开关电路CSS与存储单元MC经由位线对(BL、/BL)连接。在此，例如，沿着图2中的横向配置的多个存储单元MC经由同一位线BL连接，且也经由同一互补位线/BL连接。
字驱动器WD与存储单元MC经由字线WL连接。在此，例如，沿着图2中的纵向配置的多个存储单元MC与同一字线WL连接。
接下来，针对图2所示的SRAM的动作进行说明。控制电路部CU输入芯片使能信号CEN、写使能信号WEN和地址信号Add。在芯片使能信号CEN处于未激活状态的情况下，控制电路部CU处于关闭状态。在芯片使能信号CEN处于激活状态的情况下，控制电路部CU处于开启状态，并进行SRAM的读动作和写动作。
在写使能信号WEN指示数据写入的情况下，控制电路部CU激活写驱动器电路WDC。写驱动器电路WDC在进行写动作时被激活，将输入数据信号Din传输至列选择开关电路CSS。写驱动器电路WDC在除了进行写动作时以外的情况下处于未激活状态。
在写使能信号WEN指示数据读取的情况下，控制电路部CU激活读出放大器电路SA。读出放大器电路SA在进行读动作时被激活，将从列选择开关电路CSS传输来的微弱的读出数据信号放大并生成输出数据信号Dout。读出放大器电路SA在除了进行读动作时以外的情况下处于未激活状态。
控制电路部CU基于地址信号Add，生成行地址RAdd和列地址CAdd。
行解码器RD输入行地址RAdd并解码，基于其解码结果来控制字驱动器WD。字驱动器WD具有与多个行分别对应的多个字驱动器。与行地址RAdd的解码结果所表示的行对应的字驱动器激活，来驱动对应的字线WL。
列解码器CD输入列地址CAdd并解码，基于其解码结果来控制列选择开关电路CSS和单元电源电压线控制电路ARVC。
列选择开关电路CSS选择与多个列分别对应的多个位线对(BL、/BL)中的、与列地址CAdd对应的位线对(BL、/BL)。所选的位线对(BL、/BL)在进行读动作时与读出放大器电路SA连接，在进行写动作时与写驱动器电路WDC连接。此外，所选的位线对(BL、/BL)在执行读动作或者写动作之前，被未图示的位线预充电电路充电至外部电源电压Vdd的电平。
单元电源电压线控制电路ARVC针对每一列控制设于每一列的单元电源线ARVDD的电压电平。在进行写动作时，单元电源电压线控制电路ARVC使所选的列的单元电源线ARVDD的电压从外部电源电压Vdd电平下降，使其他列的单元电源线ARVDD的电压维持在外部电源电压Vdd电平。另外，在进行读动作时及待机时，单元电源电压线控制电路ARVC使全部单元电源线ARVDD的电压维持在外部电源电压Vdd的电平。
SRAM的存储单元的结构
接着，针对构成SRAM的存储单元MC的等效电路进行说明。图3是示出本实施方式1中的SRAM的存储单元MC的等效电路图。如图3所示，该存储单元MC配置于一对互补性位线(位线BL、位线/(斜杠)BL)与字线WL的交叉部，由一对驱动用MISFET(Qd1、Qd2)、一对负载用MISFET(Qp1、Qp2)及一对传输用MISFET(Qt1、Qt2)构成。驱动用MISFET(Qd1、Qd2)及传输用MISFET(Qt1、Qt2)由n沟道型MISFET构成，负载用MISFET(Qp1、Qp2)由p沟道型MISFET构成。
构成存储单元MC的上述6个MISFET中的驱动用MISFETQd1和负载用MISFETQp1构成CMOS反相器INV1，驱动用MISFETQd2和负载用MISFETQp2构成CMOS反相器INV2。这一对CMOS反相器INV1、INV2彼此的输入输出端子(积累节点A、B)交叉结合，构成了作为存储1比特的信息的信息存储部的触发器电路。另外，该触发器电路的一个输入输出端子(积累节点A)与传输用MISFETQt1的源极区域、漏极区域中的一者连接，另一个输入输出端子(积累节点B)与传输用MISFETQt2的源极区域、漏极区域中的一者连接。
而且，传输用MISFETQt1的源极区域、漏极区域中的另一者与位线BL连接，传输用MISFETQt2中的源极区域、漏极区域中的另一者与位线/BL连接。另外，触发器电路的一端(负载用MISFETQp1、Qp2的各源极区域)与电源电压(Vcc)连接，另一端(驱动用MISFETQd1、Qd2的各源极区域)与基准电压(Vss)连接。
对上述电路的动作进行说明，在一个CMOS反相器INV1的积累节点A是高电位(“H”)时，驱动用MISFETQd2变为导通(ON)，从而另一个CMOS反相器INV2的积累节点B变成低电位(“L”)。因此，驱动用MISFETQd1变成关断(OFF)，积累节点A保持在高电位(“H”)。即，利用使一对CMOS反相器INV1、INV2交叉结合而成的闩锁电路来保持彼此的积累节点A、B的状态，在施加有电源电压的期间内保存信息。
字线WL与传输用MISFETQt1、Qt2各自的栅电极连接，通过该字线WL来控制传输用MISFETQt1、Qt2的导通和非导通。即，在字线WL是高电位(“H”)时，由于传输用MISFETQt1、Qt2导通(ON)，闩锁电路与互补性位线(位线BL、斜杠BL)电连接，所以积累节点A、B的电位状态(“H”或者“L”)反映至位线DL、/DL，并作为存储单元MC的信息而被读出。
为了向存储单元MC写入信息，将字线WL设置为“H”电位电平，将传输用MISFETQt1、Qt2设置为导通(ON)状态，将位线BL、/BL的信息传送至积累节点A、B。以如上所述的方式，能够使SRAM动作。
实施方式1的基本思想
接下来，对本实施方式1的基本思想进行说明。图4是说明本实施方式1的基本思想的图。图4的(a)是示出平面型FET的示意性构造的剖视图，图4的(b)是示出FINFET的示意性构造的剖视图。
首先，在图4的(a)中，就平面型FET而言，在半导体衬底上方隔着栅极绝缘膜形成有栅电极GE，以覆盖该栅电极GE的方式形成有接触层间绝缘膜CIL。而且，在接触层间绝缘膜CIL形成有贯通接触层间绝缘膜CIL的插塞PLG，该插塞PLG与配置于接触层间绝缘膜CIL上方的布线L1连接。在具有如此构成的平面型FET的半导体器件中，不在接触层间绝缘膜CIL形成布线。因此，在具有平面型FET的半导体器件中，最下层布线层是包含配置在接触层间绝缘膜CIL上方的布线L1的第1布线层。
另一方面，在图4的(b)中，FINFET具有在半导体衬底1S上方形成的鳍片FIN。该鳍片FIN是呈细长条状(长方体状)的形状的区域，使用该鳍片FIN的两侧面部作为FINFET的沟道。而且，FINFET的栅电极GE以跨过鳍片FIN的形状形成于鳍片FIN的两侧面部上，形成所谓的双栅极构造。根据像这样构成的FINFET，与以往的单栅极构造(平面构造)的MISFET相比，栅电极GE对沟道区域的电位控制性更好。因此，若采用FINFET，则具有源极区域与漏极区域之间的耐击穿性高，即使栅极长度再短也能够抑制短沟道效应的优点。而且，在FINFET中，由于使用鳍片FIN的两侧面部作为沟道，能够增大流过电流的沟道区域的面积，能够得到高电流驱动力。即，若采用FINFET，则能够兼顾抑制短沟道效应和确保高电流驱动力。
在如此构成的FINFET中，与平面型FET相比，由于栅电极GE逐步微型化，所以能够在接触层间绝缘膜形成与栅电极GE上方相接的正上方布线PO，并且能够在半导体衬底1S上方设置衬底上方布线OD。而且，在具有FINFET的半导体器件中，与FINFET的微型化对应地，能够使正上方布线PO与衬底上方布线OD在接触层间绝缘膜的内部电连接。即，在具有FINFET的半导体器件中，能够在接触层间绝缘膜的内部形成由正上方布线PO和衬底上方布线OD构成的布线网。而且，如图4的(b)所示，正上方布线PO和衬底上方布线OD分别经由插塞PLG与布线L1电连接。
由此，在具有FINFET的半导体器件中，由形成于接触层间绝缘膜的内部的正上方布线PO和衬底上方布线OD构成的布线网是最下层布线层。即，在具有FINFET的半导体器件中，最下层布线层是形成于接触层间绝缘膜的内部，包含正上方布线PO和衬底上方布线OD的第0布线层。
根据以上说明，由于FINFET比平面型FET微型，所以在具有FINFET的半导体器件中，能够以由正上方布线PO和衬底上方布线OD构成的布线网作为第0布线层设于接触层间绝缘膜的内部。而且，本实施方式1的基本思想基于在具有FINFET的半导体器件中能够设置第0布线层这一点。
以下，针对这一点进行说明。图5的(a)是示出在使用了平面型FET的SRAM中所用的布线层的表。如图5的(a)所示，在使用了平面型FET的SRAM中，由于无法设置第0布线层(M0)，所以使用第1布线层(M1)～第5布线层(M5)。具体地，在第1布线层(M1)配置有接触用布线，在第2布线层(M2)配置有位线及电源线。而且，在第3布线层(M3)配置有字线和电源线，在第4布线层(M4)和第5布线层(M5)配置有电源线。
与此相对，图5的(b)是示出在使用了FINFET的SRAM中所用的布线层的表。如图5的(b)所示，在使用了FINFET的SRAM中，由于能够设置第0布线层(M0)，所以能够使用第0布线层(M0)～第5布线层(M5)。具体地，在第0布线层(M0)配置有接触用布线，在第1布线层(M1)配置有位线和电源线。而且，在第2布线层(M2)配置有字线和电源线，在第4布线层(M4)及第5布线层(M5)配置有电源线。因此，在使用了FINFET的SRAM中，由于通过使FINFET微型化而能够设置第0布线层，所以如图5的(b)所示，例如未使用第3布线层(M3)。换言之，在使用了FINFET的SRAM中，在第3布线层(M3)会产生空间。
本实施方式1的基本思想在于有效利用该空间。即，本实施方式1的基本思想是：想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的思想。即，本实施方式1的基本思想是有效利用不需要作为构成SRAM的布线层的第3布线层的思想，特别是，出于谋求提高半导体器件的性能的观点，而利用在第3布线层产生的空间。
以下，针对具体实现本实施方式1的基本思想的例子进行说明。具体地，基于本发明的发明人提出的新见解，出于谋求提高半导体器件的性能的观点，针对有效利用在第3布线层产生的空间的结构例进行说明。
对改进的研究
在使用了FINFET的SRAM中，期待高速动作。在此，图6是示出SRAM在读出时的字线电压与读出时间之间的关系的波形图。在图6中，(1)示出配置于字驱动器的近端部的存储单元的波形，(2)示出配置于字驱动器的远端部的存储单元的波形。如图6所示可知，配置于字驱动器的远端部的存储单元与配置于字驱动器的近端部的存储单元相比，字线电压上升所花的时间更长。由此，为了充分地确保位线电位差，必须使读出定时推迟，这成为妨碍SRAM高速动作的主要原因。
关于这一点，本发明的发明人首先，为了改善该妨碍主要原因，而研究了提高构成字驱动器的晶体管的驱动能力，但该对策并没有改善字线电压的波形。因此，本发明的发明人锐意研究的结果是，发现字线的布线电阻会影响到波形的圆钝(waveform rounding)。即，本发明的发明人得出字线电压的上升时间在很大程度上受到字线的布线电阻影响的新见解。因此，本发明的发明人基于该重新发现的见解，发现了若能够降低字线的电阻，则能够消除字线电压的波形的圆钝，由此，找到了能够实现SRAM的高速动作的方向。因此，在本实施方式1中，基于能够降低字线的电阻来实现SRAM的高速动作这样的新见解，为了实现降低字线的电阻，研究如何有效利用在第3布线层产生的空间。以下，针对该研究出的本实施方式1的技术的思想进行说明。
存储单元的平面布局结构
图7是示出本实施方式1的SRAM的存储单元的平面布局结构的俯视图。特别是，图7的(a)是示出半导体衬底内和第0布线层的布局结构的俯视图，图7的(b)是示出第1布线层～第3布线层的布局结构的俯视图。此外，虽然在SRAM的存储单元中也存在第4布线层和第5布线层，但由于这些布线层与本实施方式1的技术的思想的关系不大，所以在以下所示的说明书的记载及附图的图示中省略示出。
例如图7的(a)所示，SRAM的存储单元由形成于半导体衬底的一对驱动用MISFET(Qd1、Qd2)、一对负载用MISFET(Qp1、Qp2)及一对传输用MISFET(Qt1、Qt2)这6个晶体管(FINFET)构成。此时，一对驱动用MISFET(Qd1、Qd2)及一对传输用MISFET(Qt1、Qt2)由n沟道型MISFET构成，一对负载用MISFET(Qp1、Qp2)由p沟道型MISFET构成。
如图7的(a)所示，在半导体衬底形成有元件隔离区域，用该元件隔离区域划分出有源区域ACT1n、ACT1p、ACT2n、ACT2p。具体地，由元件隔离区域划分出的有源区域ACT1n以在x方向上延伸的方式形成，有源区域ACT1p在该有源区域ACT1n的旁边隔着元件隔离区域以在x方向上延伸的方式形成。而且，有源区域ACT2p在有源区域ACT1p的旁边隔着元件隔离区域以在x方向上延伸的方式形成。而且，有源区域ACT2n在有源区域ACT2p的旁边隔着元件隔离区域以在x方向上延伸的方式形成。像这样，在SRAM中，如图7的(a)所示，隔着元件隔离区域而在y方向上并排形成有有源区域ACT1n、ACT1p、ACT2p、ACT2n，各个有源区域ACT1n、ACT1p、ACT2p、ACT2n以在x方向上延伸的方式形成。
有源区域ACT1n、ACT2n是向半导体衬底内导入了磷或砷等n型杂质的半导体区域，有源区域ACT1p、ACT2p是向半导体衬底内导入了硼等p型杂质的半导体区域。
首先，着眼于有源区域ACT1n，以与在x方向上延伸的有源区域ACT1n立体交叉的方式形成有栅电极GE1和栅电极GE3。即，栅电极GE1和栅电极GE3配置成彼此并行，且在y方向上延伸。此时，通过栅电极GE1和形成于栅电极GE1两侧的有源区域ACT1n形成了传输用MISFETQt1。在该传输用MISFETQt1中，形成于栅电极GE1两侧的有源区域ACT1n成为源极区域和漏极区域，在成为源极区域或者漏极区域的有源区域ACT1n上方配置有衬底上方布线OD。
另一方面，传输用MISFETQt1的栅电极GE1从有源区域ACT1n上方延伸到元件隔离区域上方。
而且，着眼于存储单元内的有源区域ACT1n，通过栅电极GE3和形成于栅电极GE3两侧的有源区域ACT1n形成了驱动用MISFETQd1。在该驱动用MISFETQd1中，形成于栅电极GE3两侧的有源区域ACT1n成为源极区域和漏极区域，在成为源极区域或者漏极区域的有源区域ACT1n上方配置有衬底上方布线OD。像这样，在有源区域ACT1n形成有传输用MISFETQt1和驱动用MISFETQd1。
接下来，着眼于有源区域ACT1p，以与在x方向上延伸的有源区域ACT1p立体交叉的方式形成有栅电极GE3。即，配置于有源区域ACT1n上方的栅电极GE3进一步在y方向上延伸，一直形成到有源区域ACT1p上方。通过栅电极GE3和形成于栅电极GE3两侧的有源区域ACT1p形成了负载用MISFETQp1。因此，可知，栅电极GE3因与有源区域ACT1n的关系而发挥驱动用MISFETQd1的栅电极的功能，并且因与有源区域ACT1p的关系而发挥负载用MISFETQp1的栅电极的功能。
在负载用MISFETQp1中，在形成于栅电极GE3的一侧的有源区域ACT1p上方配置有衬底上方布线OD，在存储单元内中，在与有源区域ACT1p的左端部接近的位置配置有栅电极GE4的端部。而且，形成有与栅电极GE4上方相接的正上方布线PO，该正上方布线PO与配置于有源区域ACT1p上方的衬底上方布线OD连接。
接着，着眼于有源区域ACT2p，以与在x方向上延伸的有源区域ACT2p立体交叉的方式形成有栅电极GE4。该栅电极GE4被配置为接近有源区域ACT1p的左端部，并且形成为在y方向上延伸且与有源区域ACT2p立体交叉。由该栅电极GE4和形成于栅电极GE4两侧的有源区域ACT2p形成了负载用MISFETQp2。
在负载用MISFETQp2中，在形成于栅电极GE4的一侧的有源区域ACT2p上方配置有衬底上方布线OD，该衬底上方布线OD与正上方布线PO连接。而且，正上方布线PO被配置为与栅电极GE3上方相接。
而且，着眼于有源区域ACT2n，以与在x方向上延伸的有源区域ACT2n立体交叉的方式形成有栅电极GE4和栅电极GE2。即，栅电极GE4与栅电极GE2配置成彼此并行，且在y方向上延伸。此时，通过栅电极GE4和形成于夹着栅电极GE4两侧的有源区域ACT2n形成了驱动用MISFETQd2。在该驱动用MISFETQd2中，形成于栅电极GE4两侧的有源区域ACT2n成为源极区域和漏极区域，在成为源极区域和漏极区域的有源区域ACT2上方配置有衬底上方布线OD。此时，栅电极GE4的一端部配置在接近有源区域ACT1p的左端部的位置，并且在y方向上延伸且以与有源区域ACT2p、有源区域ACT2n这两者立体交叉的方式延伸。因此，栅电极GE4在一端部与正上方布线PO连接。而且，可知，栅电极GE4因与有源区域ACT2p的关系发挥负载用MISFETQp2的栅电极的功能，并且因与有源区域ACT2n的关系发挥驱动用MISFETQd2的栅电极的功能。
另一方面，通过栅电极GE2和形成于夹着栅电极GE2的两侧的有源区域ACT2n形成了传输用MISFETQt2。在该传输用MISFETQt2中，形成于栅电极GE2两侧的有源区域ACT2n成为源极区域和漏极区域，成为源极区域和漏极区域的有源区域ACT2n上方配置有衬底上方布线OD。另外，传输用MISFETQt2的栅电极GE2从有源区域ACT2n上方延伸到元件隔离区域上方。以如上所述的方式，构成半导体衬底内和第0布线层的布局。
接下来，使用图7的(b)，针对第1布线层～第3布线层的布局结构进行说明。如图7的(b)所示，在配置于第1布线层的多个布线L1中包含例如电源线VSS、电源线VDD、位线BL、互补位线/BL。而且，这些布线彼此在y方向上并排配置，并且分别在x方向上延伸。而且，如图7的(b)所示，在配置于第3布线层的布线L3中包含例如辅助线AL和电源线VL，这些布线彼此在x方向上并排配置，并且分别在y方向上延伸。此外，在图7的(b)中，配置于第2布线层的布线由于与配置于第3布线层的布线L3重叠，所以在图7的(b)中未示出。以如上所述的方式，构成了第1布线层～第3布线层的布局。
存储单元的截面结构
以下，图8是沿着图7的(b)的A-A线进行剖切而得到的剖视图。在图8中，在半导体衬底1S上方配置有栅电极GE2、栅电极GE4及衬底上方布线OD，以覆盖栅电极GE2、栅电极GE4及衬底上方布线OD的方式形成有接触层间绝缘膜CIL。另一方面，在半导体衬底内形成有扩散层DL。而且，在接触层间绝缘膜CIL形成有插塞PLG1及电源线VSS，例如，衬底上方布线OD与电源线VSS通过插塞PLG1电连接。接下来，在包括电源线VSS上方的接触层间绝缘膜CIL上方形成有层间绝缘膜IL1，在该层间绝缘膜IL1形成有插塞PLG2、电源线VL2、字线WL。此时，电源线VSS与电源线VL2通过插塞PLG2电连接。
以下，在包括电源线VL2上方及字线WL上方的层间绝缘膜IL1上方形成有层间绝缘膜IL2，在层间绝缘膜IL2形成有电源线VL3、辅助线AL、插塞PLG3A、插塞PLG3B。而且，电源线VL2与电源线VL3通过插塞PLG3A电连接，字线WL与辅助线AL通过插塞PLG3B电连接。
图9是沿着图7的(b)的B-B线进行剖切而得到的剖视图。如图9所示，在半导体衬底1S上方形成有鳍片FIN和栅电极GE2，以覆盖栅电极GE2的方式形成有接触层间绝缘膜CIL。而且，在接触层间绝缘膜CIL形成有多个布线L1，在多个布线L1中包含电源线VSS、位线BL、互补位线/BL、电源线VDD。
接下来，在包括多个布线L1上方在内的接触层间绝缘膜CIL上方形成有层间绝缘膜IL1，在该层间绝缘膜IL1形成有字线WL。而且，在包括字线WL上方在内的层间绝缘膜IL1上方形成有层间绝缘膜IL2，在该层间绝缘膜IL2形成有多个插塞PLG3B和辅助线AL。此时，字线WL与辅助线AL通过多个插塞PLG3B电连接。同样地，在图9中虽未图示，但例如图8所示的电源线VL2与电源线VL3通过多个插塞PLG3A电连接。
以如上所述的方式，构成了本实施方式1的存储单元。即，本实施方式1的半导体器件包括存储单元形成区域，该存储单元形成区域形成有存储信息的存储单元。此时，在存储单元形成区域形成有：半导体衬底；FINFET，其包括形成于半导体衬底上方的栅电极；以及最下层布线层，其包括与栅电极上方相接的正上方布线和形成于半导体衬底上方的衬底上方布线。而且，在存储单元形成区域形成有形成于上述最下层布线层上方的第1布线层、形成于第1布线层上方且包含字线的第2布线层、形成于第2布线层的上方且包含第1布线的第3布线层。其中，在最下层布线层内正上方布线与衬底上方布线电连接，在最下层布线层内形成有包含正上方布线和衬底上方布线在内的布线网。
实施方式1的特征
以下，针对本实施方式1的特征点进行说明。本实施方式1的第1特征点在于，例如图8及图9所示，形成于第2布线层的字线WL与形成于第3布线层的辅助线AL电连接。由此，根据本实施方式1，能够谋求降低字线WL电阻。即，通过使形成于第2布线层的字线WL与形成于第3布线层的辅助线AL电连接，能够使形成于第3布线层的辅助线AL也发挥字线的功能。这意味着发挥字线的功能的布线增加，意味着在这种结构的情况下，与仅使用形成于第2布线层的字线WL的情况相比，能够降低字线整体的电阻值。即，通过利用并联连接的字线WL和辅助线AL构成字线，能够谋求降低字线整体的电阻。其结果是，即使是对配置于远离字驱动器的位置的存储单元，也能够改善字线电压的上升波形的圆钝，由此，能够提高读出速度。即，根据本实施方式1，能够实现使用了FINFET的SRAM的高速动作。
像这样，在本实施方式1中，基于想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生空间的基本思想，采用将辅助线AL配置于第3布线层产生的空间并使该辅助线AL与字线WL电连接的结构。由此，实现了基于字线电压的上升时间受字线的布线电阻的影响很大这一新见解的对策(研究)，能够实现使用了FINFET的SRAM的高速动作。即，在本实施方式1中，出于实现降低字线WL的电阻的观点，通过利用本实施方式1的基本思想，实现提高具有FINFET的SRAM的性能。
特别是，根据谋求降低字线整体的电阻的观点，例如图9所示，优选将形成于第2布线层的字线WL与形成于第3布线层的辅助线AL通过多个插塞PLG3B电连接。这是因为，通过使用多个插塞PLG3B来使字线WL与辅助线AL电连接，与通过单一的插塞PLG3B使字线WL与辅助线AL连接相比，能够实现降低字线整体的电阻。因此，通过至少使字线WL与辅助线AL电连接，能够实现因降低字线整体的电阻而带来的SRAM的高速动作，但为了谋求进一步降低字线整体的电阻来改善SRAM的高速动作性，优选使用多个插塞PLG3B使字线WL与辅助线AL电连接。
接下来，本实施方式1的第2特征点在于，例如图8及图9所示，将形成于第2布线层的电源线VL2与形成于第3布线层的电源线VL3电连接。由此，根据本实施方式1，能够提高电源线的稳定性。具体地，通过将形成于第2布线层的电源线VL2与形成于第3布线层的电源线VL3电连接，能够降低电源线整体的电阻值。这样能够抑制电源线上的功率下降(电压下降)。其结果是，能够提高SRAM的动作稳定性。
特别是，在使用了FINFET的SRAM中，随着FINFET的微型化，能够降低在SRAM中使用的电源电压，由此能够削减SRAM的消耗功率。另一方面，电源电压降低也意味着容易受到功率下降的影响，在这种情况下，若功率下降变大，则SRAM无法正常动作的危险度上升。关于这一点，在本实施方式1中，由于将形成于第2布线层的电源线VL2与形成于第3布线层的电源线VL3并联连接，所以能够降低电源线整体的电阻值。这意味着，本实施方式1的电源线整体上抑制基于寄生电阻(布线电阻)的功率下降，由此，能够提高SRAM的动作稳定性。即，根据本实施方式1，通过将微型化了的FINFET用在SRAM中，能够谋求基于电源电压的下降的消耗功率的削减，并且由于采用本实施方式1的第2特征点，能够谋求降低电源线整体的电阻，所以能够消除因功率下降引起的SRAM的动作不稳定性。即，根据本实施方式1，能够得到降低SARM的消耗功率并且提高SRAM的动作稳定性这样良好的效果。
此外，出于谋求降低电源线整体的电阻的观点，优选通过多个插塞PLG3A使电源线VL2及电源线VL3电连接。这是因为，通过利用多个插塞PLG3A使电源线VL2与电源线VL3电连接，与通过单一的插塞PLG3A使电源线VL2与电源线VL3电连接的构成相比，能够实现降低电源线整体的电阻。在这种情况下，由于能够进一步实现降低电源线整体的电阻，所以难以发生功率下降，由此能够更进一步提高SRAM的动作稳定性。
如以上所述，在本实施方式1中，出于实现降低字线整体的电阻的观点(第1特征点)和实现降低电源线整体的电阻的观点，利用本实施方式1的基本思想。具体地，为了谋求降低字线整体的电阻，在第3布线层产生的空间配置与字线WL电连接的辅助线AL(第1特征点)，且为了谋求降低电源线整体的电阻，在第3布线层产生的空间配置与电源线VL2电连接的电源线VL3(第2特征点)。其结果是，根据本实施方式1，能够谋求提高具有FINFET的SRAM的性能。
变形例
以下，针对实施方式1的变形例进行说明。图10是与图8对应的图，是本变形例的存储单元的一个剖视图。同样地，图11是与图9对应的图，是本变形例的存储单元的一个剖视图。
如图10及图11所示，本变形例的特征点在于，在剖视图及俯视图中任一者中，形成于第2布线层的字线WL与形成于第3布线层的辅助线AL虽未电连接但均配置成重叠。由此，能够使字线WL难以受到来自外部的噪声的影响。即，字线WL与辅助线AL配置为重叠的结果是，辅助线AL发挥保护字线WL不受外部噪声影响的屏蔽线的功能，由此能够提高字线WL的抗噪声性。由此，根据本变形例，由于能够抑制因噪声叠加至字线WL而引起的SRAM的误动作，所以能够提高SRAM的动作可靠性。
如以上所述，在本变形例中，出于提高字线WL的抗噪声性的观点，利用实施方式1的基本思想。具体地，为了谋求提高字线WL的抗噪声性，在第3布线层产生的空间配置与字线WL在俯视及剖视时重叠的辅助线AL。其结果是，根据本变形例，能够使辅助线AL发挥保护字线WL不受外部噪声影响的屏蔽线的功能，由此，能够提高字线WL的抗噪声性。即，根据本变形例，能够提高具有FINFET的SRAM的动作可靠性。
(实施方式2)
实施方式2的基本思想
图12的(a)是示出使用了平面型FET的SRAM的外围电路的布线层的表。如图12的(a)所示，在使用了平面型FET的外围电路中，由于无法设置第0布线层(M0)，所以使用第1布线层(M1)～第4布线层(M4)。具体地，在第1布线层(M1)配置有接触用布线、信号布线和电源线，在第2布线层(M2)配置有信号布线及电源线。而且，在第3布线层(M3)配置有信号布线和电源线，在第4布线层(M4)配置有电源线。
与此相对，图12的(b)是示出使用了FINFET的SRAM的外围电路的布线层的表。如图12的(b)所示，在使用了FINFET的外围电路中，由于能够设置第0布线层(M0)，所以使用第0布线层(M0)～第4布线层(M4)。具体地，在第0布线层(M0)配置有接触用布线、信号布线和电源线，在第1布线层(M1)配置有信号布线及电源线。而且，在第2布线层(M2)配置有信号布线和电源线，在第4布线层(M4)配置有电源线。因此，在使用了FINFET的外围电路中，由于通过使FINFET微型化而设置第0布线层，所以如图12的(b)所示，例如第3布线层(M3)处于未使用的状态。换言之，在使用了FINFET的外围电路中，在第3布线层(M3)产生空间。
在此，在第0布线层(M0)还形成有FINFET的栅电极，需要避开FINFET的栅电极来配置构成第0布线层的多个布线。即，由于在第0布线层还存在FINFET的栅电极，所以与其他第1布线层～第4布线层相比，在第0布线层的布线的布局上存在限制。由此，在使用了FINFET的外围电路中，在第0布线层～第2布线层及第4布线层形成有构成外围电路的信号布线、电源线和接触用布线的情况下，与在使用了平面型FET的外围电路中在第1布线层～第4布线层形成有构成外围电路的信号布线、电源线和接触用布线的情况相比，关于布局的限制更多。其结果是，在使用了FINFET的外围电路中，若第0布线层～第2布线层及第4布线层形成有构成外围电路的信号布线、电源线和接触用布线，则外围电路的占有面积变大。即，即使使用比平面型FET更微型的FINFET，也无法将外围电路的占有面积减到足够小。
因此，在本实施方式2中，为了减小外围电路的占有面积，有效利用在第3布线层产生的空间。即，本实施方式2的基本思想是，想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的思想。即，本实施方式2的基本思想是，有效利用不需要用作构成外围电路的布线层的第3布线层的思想，特别是，处于谋求减小外围电路的面积的观点，利用在第3布线层产生的空间。具体地，在使用了FINFET的外围电路中，如图12的(c)所示，不仅使用第0布线层～第2布线层、第4布线层，还使用产生了空间的第3布线层，来形成构成外围电路的信号布线、电源线和接触用布线。由此，由于能够增加可配置外围电路所需的布线的布线层的数量，所以能够减小外围电路的平面尺寸(布局面积)。即，图12的(c)是示出在采纳了本实施方式2的基本思想的情况下，使用了FINFET的SRAM的外围电路的布线层的表。如图12的(c)所示可知，在本实施方式2中，不仅使用第0布线层～第2布线层、第4布线层，还使用产生了空间的第3布线层。在这一点上体现了本实施方式2的基本思想，以下，将该基本思想具体化来实现外围电路的布局。以下，针对将本实施方式2的基本思想具体化的例子来进行说明。具体地，出于减小SRAM的外围电路的占有面积的观点，针对有效利用在第3布线层产生的空间的结构例进行说明。
存储模块的布局结构
图13是示出本实施方式2的存储模块的布局结构的俯视图。如图13所示，本实施方式2的存储模块具有存储单元阵列MCA、I/O电路100、控制电路部CU、和字驱动器WD。在图13中可知，构成外围电路的I/O电路100、控制电路部CU和字驱动器WD分别由形成于第0布线层的衬底上方布线OD、形成于第1布线层的布线L1、形成于第2布线层的布线L2、形成于第3布线层的布线L3形成，反映了本实施方式2的基本思想。
特别是，在图13所示的布局中，在作为外围电路的最下层布线层的第0布线层，由在与字线并行的方向(y方向)上延伸的衬底上方布线OD形成。这是因为，虽在图13中未图示，但在第0布线层还形成有FINFET的栅电极，第0布线层受到存在该栅电极的限制，而仅由与FINFET的栅电极的延伸方向(y方向)并行的衬底上方布线OD构成。另外，在图13中，形成于第1布线层的多个布线L1分别在x方向上延伸，在多个布线L1中包括信号布线和电源线。而且，在图13中，形成于第2布线层的多个布线L2也分别在x方向上延伸，在多个布线L2中包括信号布线和电源线。因此，在本实施方式2中，形成于第1布线层的布线L1与形成于第2布线层的布线L2都配置为在x方向上延伸。
接下来，在图13中，形成于第3布线层的多个布线L3分别在y方向上延伸，在多个布线L3中包括信号布线和电源线。根据以上说明，例如，形成于第2布线层的信号布线与形成于第3布线层的信号布线在彼此交叉的方向上延伸。另外，形成于第2布线层的信号布线与形成于第3布线层的信号布线能够以不电连接的方式构成，也能够以电连接的方式构成。
外围电路的截面结构
图14是沿着图13的A-A线进行剖切而得到的剖视图。如图14所示，在半导体衬底1S内形成有作为半导体区域的扩散层DL，在半导体衬底1S上方形成有FINFET的栅电极GE和衬底上方布线OD。而且，以覆盖栅电极GE及衬底上方布线OD的方式形成有接触层间绝缘膜CIL，在该接触层间绝缘膜CIL形成有插塞PLG1和布线L1。例如，衬底上方布线OD与布线L1通过插塞PLG1电连接。
接着，如图14所示，在包括布线L1上方的接触层间绝缘膜CIL上方形成有层间绝缘膜IL1，在该层间绝缘膜IL1形成有插塞PLG2和布线L2。而且，布线L1与布线L2通过例如多个插塞PLG2而彼此电连接。进一步地，如图14所示，在包括布线L2上方的层间绝缘膜IL1上方形成有层间绝缘膜IL2，在该层间绝缘膜IL2形成有插塞PLG3和布线L3。例如，布线L2与布线L3通过插塞PLG3电连接。
图15是沿着图13的B-B线进行剖切而得到的剖视图。如图14所示，在半导体衬底1S上方形成有FINFET的鳍片FIN及栅电极GE。而且，以覆盖栅电极GE的方式形成有接触层间绝缘膜CIL，在该接触层间绝缘膜CIL形成有布线L1。
接着，如图14所示，在包括布线L1上方的接触层间绝缘膜CIL上方形成有层间绝缘膜IL1，在该层间绝缘膜IL1形成有插塞PLG2和布线L2。而且，布线L1与布线L2通过例如多个插塞PLG2而彼此电连接。而且，如图14所示，包括布线L2上方的层间绝缘膜IL1上方形成有层间绝缘膜IL2，在该层间绝缘膜IL2形成有插塞PLG3和布线L3。例如，布线L2与布线L3通过插塞PLG3电连接。
以如上所述的方式，可知在本实施方式2中，在第3布线层形成有布线L3。即，在本实施方式2中，通过在成为空间的第3布线层形成布线L3，来有效利用空间。其结果是，在本实施方式2的外围电路中，使用第0布线层～第4布线层，配置信号布线和电源布线。因此，与不使用第3布线层的情况相比，能够降低外围电路的布局面积(平面面积)，由此，能够减小存储模块整体的占有面积。这意味着能够实现半导体芯片(例如，参照图1)的小型化，由此，能够实现具有半导体芯片的半导体器件的小型化。另外，能够缩小半导体芯片的尺寸就意味着可增加能够从半导体晶圆取得的半导体芯片数，这意味着能够降低每个半导体芯片的制造成本。因此，根据本实施方式2，还能够得到能够削减半导体器件的制造成本的效果。
存储模块的构成要素间的连接关系
(1)存储单元阵列MCA与字驱动器WD之间的连接关系
图16是示出存储单元阵列MCA与字驱动器WD之间的连接关系的一例的剖视图。如图16所示，存储单元阵列MCA与字驱动器WD能够通过例如形成于第2布线层的布线L2及形成于第3布线层的布线L3电连接。
(2)存储单元阵列MCA与I/O电路100之间的连接关系
图17是示出存储单元阵列MCA与I/O电路100之间的连接关系的一例的剖视图。如图17所示，存储单元阵列MCA与I/O电路100能够使例如存储单元阵列MCA的形成于第1布线层的布线L1以及I/O电路100的形成于第1布线层的布线L1，经由插塞PLG2与形成于第2布线层的布线L2电连接。
(3)I/O电路100与控制电路部CU之间的连接关系
图18是示出I/O电路100与控制电路部CU之间的连接关系的一例的剖视图。如图18所示，I/O电路100与控制电路部CU能够通过例如形成于第3布线层的布线L3电连接。
(4)字驱动器WD与控制电路部CU之间的连接关系
图19是示出字驱动器WD与控制电路部CU之间的连接关系的一例的剖视图。如图19所示，字驱动器WD与控制电路部CU能够通过例如形成于第2布线层的布线L2电连接。
(实施方式3)
存储模块的布局结构
图20是示出本实施方式3的存储模块的布局结构的俯视图。在图20中，在存储单元阵列MCA的第3布线层形成有：布线HL1，其以与形成于第2布线层的字线重叠的方式在y方向上延伸；布线HL2，其以与布线HL1配置于同一直线上并与字线重叠的方式在y方向上延伸；以及布线HL3，其在俯视时，在与字线交叉的x方向上延伸。此时，布线HL1的一端部与布线HL2的一端部在俯视时彼此分开地相对配置，布线HL3在俯视时从布线HL1的一端部与布线HL2的一端部之间通过，在与字线交叉的x方向上延伸。即，在本实施方式3中，以与字线局部重叠的方式在第3布线层形成布线HL1及布线HL2，并在布线HL1与布线HL2之间的空间配置有在与字线交叉的x方向上延伸的布线HL3。由此，根据本实施方式3，既能够在第3布线层配置在与字线交叉的x方向上延伸的布线HL3，又能够在第3布线层形成与字线电连接的布线HL1及布线HL2。由此，即使在第3布线层存在沿与字线交叉的x方向延伸的布线HL3的情况下，也能够通过在俯视时以夹着布线HL3的方式配置于字线上方的布线HL1及布线HL2，来实现降低字线整体的电阻。另外，配置于字线上方的布线HL1及布线HL2，即使不与字线电连接，但只要配置为在俯视时与字线重叠，就能够发挥保护字线不受外部噪声影响的屏蔽线的功能。
例如，在与字线交叉的x方向上延伸的布线HL3被用作生成与I/O电路100连接的负升压电路的负电位的布线电容。此外，布线HL3的宽度不需要与布线HL1的宽度或者布线HL2的宽度相同，可以更细，也可以更粗。另外，布线HL3也可以存在多个。
(实施方式4)
存储单元的等效电路
图21是示出双端口(dual port)SRAM的存储单元的等效电路图。如图21所示，双端口SRAM具有一对互补性位线(ABL、/ABL)、一对互补性位线(BBL、/BBL)、两条字线AWL及字线BWL。而且，双端口SRAM的存储单元由一对驱动用MISFET(Qd1、Qd2)、一对负载用MISFET(Qp1、Qp2)、一对传输用MISFET(Qt1A、Qt2A)及一对传输用MISFET(Qt1A、Qt2A)构成。驱动用MISFET(Qd1、Qd2)及传输用MISFET(Qt1A、Qt2A、Qt1B、Qt2B)由n沟道型MISFET构成，负载用MISFET(Qp1、Qp2)由p沟道型MISFET构成。
像这样构成的双端口SRAM设有两个用于输入输出数据的信号的出入口(端口)，能够在从一个端口读出数据，同时从另一个端口写入数据，具有能够高速进行数据处理的优点。
存储单元的布局结构
图22是示出存储单元的布局结构的俯视图。特别是，图22的(a)是示出半导体衬底内和第0布线层的布局结构的俯视图，图22的(b)是示出第1布线层～第3布线层的布局结构的俯视图。此外，在SRAM的存储单元中还存在第4布线层及第5布线层，这些布线层在以下所示的说明书的记载及附图的图示中省略。
例如图22的(a)所示，SRAM的存储单元由形成于半导体衬底的一对驱动用MISFET(Qd1、Qd2)、一对负载用MISFET(Qp1、Qp2)、一对传输用MISFET(Qt1A、Qt2A)及一对传输用MISFET(Qt1B、Qt2B)的8个晶体管(FINFET)构成。此时，一对驱动用MISFET(Qd1、Qd2)、一对传输用MISFET(Qt1A、Qt2A)及一对传输用MISFET(Qt1B、Qt2B)由n沟道型MISFET构成，一对负载用MISFET(Qp1、Qp2)由p沟道型MISFET构成。
另外，如图22的(a)所示，在半导体衬底上方形成第0布线层，该第0布线层具有正上方布线PO和衬底上方布线OD，通过将正上方布线PO与衬底上方布线OD电连接，而在第0布线层形成了布线网。以如上所述的方式，构成半导体衬底内和第0布线层的布局。
接下来，使用图22的(b)，针对第1布线层～第3布线层的布局结构进行说明。如图22的(b)所示，在配置于第1布线层的多个布线L1中包括例如电源线VSS、电源线VDD、位线(ABL、BBL)、互补位线(/ABL、/BBL)。而且，这些布线彼此在y方向上并排配置，并且分别在x方向上延伸。而且，如图22的(b)所示，在配置于第2布线层的布线L2中，包括在x方向上排列并且在y方向上延伸的字线AWL和字线BWL。而且，在配置于第3布线层的布线L3包括例如辅助线AL1和辅助线AL2，这些布线彼此在x方向上并排配置，并且分别在y方向上延伸。在此，字线AWL与辅助线AL2电连接，且字线BWL与辅助线AL1电连接，在俯视时，辅助线AL1与辅助线AL2彼此错开地配置。以如上所述的方式，构成第1布线层～第3布线层的布局。
存储单元的截面结构
以下，图23是沿着图22的(b)的A-A线进行剖切而得到的剖视图。在图23中，在半导体衬底1S内形成有扩散层，另一方面，在半导体衬底1S上方配置栅电极GE和衬底上方布线OD，以覆盖栅电极GE及衬底上方布线OD的方式形成有接触层间绝缘膜CIL。而且，在接触层间绝缘膜CIL形成有插塞PLG1及电源线VSS，例如，衬底上方布线OD与电源线VSS通过插塞PLG1电连接。接下来，在包括电源线VSS上方的接触层间绝缘膜CIL上方形成有层间绝缘膜IL1，在该层间绝缘膜IL1形成有字线AWL和字线BWL。
接着，在包括字线AWL上方及字线BWL上方的层间绝缘膜IL1上方形成有层间绝缘膜IL2，在层间绝缘膜IL2形成有辅助线AL1和插塞PLG3。而且，字线BWL与辅助线AL1通过插塞PLG3电连接。
图24是沿着图22的(b)的B-B线进行剖切而得到的剖视图。如图24所示，在半导体衬底1S上方形成有鳍片FIN和栅电极GE，以覆盖栅电极GE的方式形成有接触层间绝缘膜CIL。而且，在接触层间绝缘膜CIL形成有多个布线L1。
接下来，在包括多个布线L1上方的接触层间绝缘膜CIL上方形成有层间绝缘膜IL1，在该层间绝缘膜IL1形成有字线AWL。而且，在包括字线AWL上方的层间绝缘膜IL1上方形成有层间绝缘膜IL2，在该层间绝缘膜IL2形成有多个插塞PLG3和辅助线AL2。此时，字线AWL与辅助线AL2通过多个插塞PLG3电连接。
实施方式4的特征
在本实施方式4中，以具有多个进行信息的写入或者读出的端口的双端口SRAM的存储单元为前提。而且，例如图22所示，本实施方式4的特征点在于，具有与字线AWL电连接的辅助线AL2和与字线BWL电连接的辅助线AL1，在俯视时，辅助线AL1与辅助线AL2彼此错开地配置。
由此，首先，在本实施方式4中，由于设有与字线AWL电连接的辅助线AL2，所以能够实现降低字线AWL的电阻。同样地，在本实施方式4中，由于设有与字线BWL电连接的辅助线AL1，所以能够实现降低字线BWL的电阻。因此，在本实施方式4中，能够实现降低位于双端口SRAM的存储单元的两条字线AWL及字线BWL各自的电阻。在此，由于双端口SRAM本身能够利用两个端口来同时进行读出动作及写入动作，所以具有能够高速进行数据处理的优点。由此，本实施方式4的双端口SRAM也具有上述优点，而且，根据本实施方式4，由于能够实现降低两条字线AWL及字线BWL各自的电阻，由此，能够实现更高速的动作。
在此，出于谋求降低两条字线AWL及字线BWL各自的电阻的观点，能够考虑优选使辅助线AL2在字线AWL上方的整个范围内延伸，并且使辅助线AL1在字线BWL上方的整个范围内延伸。关于这一点，在本实施方式4中，并非以这种方式构成，例如图22的(b)所示，在俯视时，彼此错开地配置了辅助线AL1和辅助线AL2。这是因为以下所示的理由。即，由于双端口SRAM利用两个端口来同时进行读出动作及写入动作，所以可考虑向彼此相邻的两条字线AWL及字线BWL同时施加电压。在这种情况下，在彼此相邻的两条字线AWL及字线BWL之间会产生串扰。即，在俯视时，在不彼此错开配置辅助线AL1和辅助线AL2的情况下，在彼此相邻的两条字线AWL及字线BWL之间产生串扰，并且在辅助线AL1与辅助线AL2之间也产生串扰。其结果是，双端口SRAM的动作可靠性下降。因此，在本实施方式4中，具有与字线AWL电连接的辅助线AL2和与字线BWL电连接的辅助线AL1，并在俯视时，使辅助线AL1和辅助线AL2彼此错开地配置。其结果是，根据本实施方式4，能够通过辅助线AL1及辅助线AL2的存在，来实现降低字线AWL及字线BWL各自的电阻，并且通过彼此错开地配置辅助线AL1和辅助线AL2，能够抑制辅助线AL1与辅助线AL2之间的串扰。
根据以上说明，根据本实施方式4的双端口SRAM，既能够抑制因串扰引起的动作可靠性的下降，又能够实现由降低两条字线(AWL、BWL)的电阻来达到高速动作。
以上，基于本发明的实施方式，具体地说明了由本发明的发明人作出的发明，然而本发明并不限定于上述实施方式，当然在不脱离其宗旨的范围内能够进行各种变更。
附图标记说明
1S 半导体衬底
AL 辅助线
CIL 接触层间绝缘膜
DL 扩散层
GE2 栅电极
GE4 栅电极
IL1 层间绝缘膜
IL2 层间绝缘膜
OD 衬底上方布线
PLG1 插塞
PLG2 插塞
PLG3A 插塞
PLG3B 插塞
PO 正上方布线
VL2 电源线
VL3 电源线
VSS 布线
WL 字线。

Claims (6)

1.一种半导体器件，其包括：
半导体衬底(1S)；
形成在所述半导体衬底(1S)上的第1鳍片(FIN)以及第2鳍片(FIN)；
第1栅电极(GE)，其桥接在所述第1鳍片(FIN)上，并沿第1方向延伸；
第2栅电极(GE)，其桥接在所述第2鳍片(FIN)上，并沿所述第1方向延伸；
第1FINFET，其包括所述第1鳍片(FIN)以及所述第1栅电极(GE)；
第2FINFET，其包括第2鳍片(FIN)以及所述第2栅电极(GE)；
SRAM存储单元(MC)，其包括所述第1FINFET；
存储阵列(MCA)，其包括所述SRAM存储单元(MC)、连接于所述SRAM存储单元(MC)的位线对(BL、/BL)、连接于所述SRAM存储单元(MC)并且包括第6布线(WL、L2)以及第7布线(AL、L3)的字线(WL)、和连接于所述第1栅电极(GE)的第1布线(PO)；
I/O电路(100)，其构成为对所述SRAM存储单元(MC)进行读动作和写动作，该I/O电路(100)包括所述第2FINFET、连接于所述第2栅电极(GE)的第2布线(PO)、连接于所述第2布线(PO)的第3布线(L1)、连接于所述第3布线(L1)的第4布线(L2)、和连接于所述第4布线(L2)的第5布线(L3)；
接触层间绝缘膜(CIL)，其形成在所述半导体衬底(1S)上，并且覆盖所述第1栅电极(GE)以及所述第2栅电极(GE)；
最下侧布线层(M0)，其形成在所述接触层间绝缘膜(CIL)内，并包括形成在所述半导体衬底(1S)上的所述第1布线(PO)、所述第2布线(PO)、和衬底上方布线(OD)，所述第1布线(PO)以及所述衬底上方布线(OD)在所述最下侧布线层(M0)的内部彼此电连接；
第1布线层(M1)，其形成在所述接触层间绝缘膜(CIL)内，并且形成在所述最下侧布线层(M0)上；
形成在所述接触层间绝缘膜(CIL)上的第1绝缘膜(IL1)；
形成在所述第1绝缘膜(IL1)内的第2布线层(M2)；
形成在所述第1绝缘膜(IL1)上的第2绝缘膜(IL2)；以及
形成在第3布线层(M3)内的所述第2绝缘膜(IL2)，
所述位线对(BL、/BL)形成在所述第1布线层(M1)内，并沿与所述第1方向交叉的第2方向延伸，
所述第3布线(L1)形成在所述第1布线层(M1)内，并沿所述第2方向延伸，
所述半导体器件还包括形成在所述第1布线层(M1)内并沿所述第2方向延伸的第1电源线(VSS)以及第2电源线(VDD)，
所述第4布线(L2)形成在所述第2布线层(M2)内，并沿所述第1方向延伸，
所述第5布线(L3)形成在所述第3布线层(M3)内，并沿所述第2方向延伸，
所述第6布线(WL、L2)形成在所述第2布线层(M2)内，并沿所述第1延伸，
所述第7布线(AL、L3)形成在所述第3布线层(M3)内，并沿所述第1方向延伸，
所述第6布线(WL、L2)以及所述第7布线(AL、L3)经由形成在所述第2绝缘膜(IL2)内的第1插塞(PLG3B)而彼此电连接。
2.根据权利要求1所述的半导体器件，其中，
在所述存储阵列(MCA)之上，所述第7布线(AL、L3)包括第1局部布线(HL1)以及第2局部布线(HL2)，该第1局部布线(HL1)以及第2局部布线(HL2)在所述第1方向上配置于一条直线上，并且在俯视时在所述第1方向上彼此分开，
所述半导体器件还包括配置在所述第3布线层(M3)内的交叉布线(HL3)，
所述交叉布线(HL3)沿所述第2方向延伸，并且在所述第1方向上从所述第1局部布线(HL1)与所述第2局部布线(HL2)之间通过。
3.根据权利要求1所述的半导体器件，其中，
所述I/O电路(100)包括经由所述第6布线(WL、L2)以及所述第7布线(AL、L3)与所述SRAM存储单元(MC)连接的字驱动器，
所述第6布线(WL、L2)以及所述第7布线(AL、L3)经由形成在所述第2绝缘膜(IL2)内的多个第2插塞(PLG3)而彼此电连接。
4.根据权利要求1所述的半导体器件，其中，
还包括第1电源线，该第1电源线连接于所述SRAM存储单元(MC)，并且向所述SRAM存储单元(MC)供给第1电压，
所述第1电源线包括第8布线(VL2)，该第8布线(VL2)沿所述第1方向延伸，并且配置在所述第2布线层(M2)内。
5.根据权利要求4所述的半导体器件，其中，
所述第1电源线还包括第9布线(VL3)，该第9布线(VL3)沿所述第1方向延伸，并且配置在所述第3布线层(M3)内，
所述第8布线以及所述第9布线经由形成在所述第2绝缘膜(IL2)内的第3插塞(PLG3A)而彼此电连接。
6.根据权利要求5所述的半导体器件，其中，
所述第8布线以及所述第9布线经由形成在所述第2绝缘膜(IL2)内的多个第4插塞(PLG3A)而彼此电连接。
CN202210392184.5A 2015-03-26 2015-03-26 半导体器件 Pending CN114784007A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210392184.5A CN114784007A (zh) 2015-03-26 2015-03-26 半导体器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
PCT/JP2015/059514 WO2016151866A1 (ja) 2015-03-26 2015-03-26 半導体装置
CN201580048810.7A CN106716625A (zh) 2015-03-26 2015-03-26 半导体器件
CN202210392184.5A CN114784007A (zh) 2015-03-26 2015-03-26 半导体器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201580048810.7A Division CN106716625A (zh) 2015-03-26 2015-03-26 半导体器件

Publications (1)

Publication Number Publication Date
CN114784007A true CN114784007A (zh) 2022-07-22

Family

ID=56979060

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201580048810.7A Pending CN106716625A (zh) 2015-03-26 2015-03-26 半导体器件
CN202210392184.5A Pending CN114784007A (zh) 2015-03-26 2015-03-26 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201580048810.7A Pending CN106716625A (zh) 2015-03-26 2015-03-26 半导体器件

Country Status (7)

Country Link
US (2) US10424575B2 (zh)
EP (1) EP3276653A4 (zh)
JP (1) JPWO2016151866A1 (zh)
KR (1) KR20170127401A (zh)
CN (2) CN106716625A (zh)
TW (1) TW201705376A (zh)
WO (1) WO2016151866A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3276653A4 (en) * 2015-03-26 2018-11-21 Renesas Electronics Corporation Semiconductor device
CN108886020B (zh) * 2016-03-28 2022-09-09 株式会社索思未来 半导体集成电路装置
TWI691050B (zh) * 2018-07-31 2020-04-11 日商東芝記憶體股份有限公司 半導體記憶裝置
JP7163250B2 (ja) 2019-06-26 2022-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2021153169A1 (ja) * 2020-01-27 2021-08-05 株式会社ソシオネクスト 半導体記憶装置
CN111965523B (zh) * 2020-08-14 2023-05-09 上海兆芯集成电路有限公司 芯片测试方法
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
US11877445B2 (en) 2021-01-15 2024-01-16 Micron Technology, Inc. Integrated assemblies and semiconductor memory devices
US11594536B2 (en) * 2021-03-10 2023-02-28 Micron Technology, Inc. Integrated assemblies and semiconductor memory devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111860A (ja) 1997-10-06 1999-04-23 Mitsubishi Electric Corp 半導体装置
JP3159191B2 (ja) * 1998-12-09 2001-04-23 日本電気株式会社 半導体装置
JP2004040042A (ja) * 2002-07-08 2004-02-05 Fujitsu Ltd 半導体記憶装置
JP3920804B2 (ja) 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
KR100615085B1 (ko) * 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
US7830703B2 (en) 2004-06-04 2010-11-09 Nec Corporation Semiconductor device and manufacturing method thereof
JP2006310467A (ja) * 2005-04-27 2006-11-09 Renesas Technology Corp 半導体記憶装置
US7738282B2 (en) 2007-02-15 2010-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure of dual port SRAM
US8445883B2 (en) 2008-10-30 2013-05-21 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
JP5705053B2 (ja) 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US8987831B2 (en) 2012-01-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells and arrays
US9036404B2 (en) * 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US8830732B2 (en) * 2012-11-30 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
JP6034764B2 (ja) 2013-08-05 2016-11-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2015019411A1 (ja) * 2013-08-06 2015-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
EP3276653A4 (en) * 2015-03-26 2018-11-21 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
KR20170127401A (ko) 2017-11-21
US10811405B2 (en) 2020-10-20
CN106716625A (zh) 2017-05-24
US20170301664A1 (en) 2017-10-19
WO2016151866A1 (ja) 2016-09-29
EP3276653A1 (en) 2018-01-31
JPWO2016151866A1 (ja) 2017-06-08
TW201705376A (zh) 2017-02-01
US10424575B2 (en) 2019-09-24
EP3276653A4 (en) 2018-11-21
US20190355712A1 (en) 2019-11-21

Similar Documents

Publication Publication Date Title
US10811405B2 (en) Semiconductor device
US10902918B2 (en) Semiconductor storage device
KR102058216B1 (ko) 2 포트 sram 구조물
TWI720514B (zh) 半導體裝置及半導體記憶裝置
US7274617B2 (en) Non-volatile semiconductor memory
US6885609B2 (en) Semiconductor memory device supporting two data ports
US20080049484A1 (en) Semiconductor memory device where write and read disturbances have been improved
US6995436B2 (en) Nonvolatile semiconductor memory device
JP2006032577A (ja) 半導体装置
KR20040034433A (ko) 불휘발성 반도체 기억 장치
TW202211434A (zh) 半導體記憶裝置
US6977834B2 (en) Semiconductor integrated circuit device
JP5159289B2 (ja) 不揮発性半導体記憶装置
US7312503B2 (en) Semiconductor memory device including MOS transistors each having a floating gate and a control gate
TWI614761B (zh) 半導體記憶裝置
JP2010109232A (ja) 半導体集積回路装置
US20230083158A1 (en) Semiconductor device
JP6596120B2 (ja) 半導体装置
CN112447212B (zh) 包括高速缓存锁存电路的半导体存储器装置
US20230410908A1 (en) Semiconductor memory device
US20230298673A1 (en) Memory device
US12009032B2 (en) Semiconductor storage device
US11783888B2 (en) Semiconductor memory device having memory chip bonded to a CMOS chip including a peripheral circuit
JP2019117881A (ja) 不揮発性ｓｒａｍメモリセル及び不揮発性半導体記憶装置
US11805635B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination