TW201705376A - 半導體裝置 - Google Patents

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TW201705376A
TW201705376A TW104143214A TW104143214A TW201705376A TW 201705376 A TW201705376 A TW 201705376A TW 104143214 A TW104143214 A TW 104143214A TW 104143214 A TW104143214 A TW 104143214A TW 201705376 A TW201705376 A TW 201705376A
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Taiwan
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gate electrode
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TW104143214A
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Inventor
Yuta Yoshida
Makoto Yabuuchi
Yoshisato Yokoyama
Original Assignee
Renesas Electronics Corp
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract

本發明係欲有效活用利用藉由FINFET之微細化而能夠存在之第0配線層(M0)而於第3配線層(M3)所產生之空間，基於此種基本思想，於第3配線層所產生之空間配置輔助線AL，並將該輔助線AL與字元線WL電性連接。藉此，實現基於字元線電壓之上升時間大幅受到字元線之配線電阻的影響之新見解之對策(手法)，可實現使用FINFET之SRAM之高速動作。

Description

半導體裝置
本發明係關於一種半導體裝置，例如，關於應用於包含FINFET(Fin Field-Effect Transistor：鰭式場效電晶體)之半導體裝置而有效之技術。
於日本專利特開2013-26594號公報(專利文獻1)，記載有關於SRAM(Static Random Access Memory：靜態隨機存取記憶體)之胞佈局之技術。
於日本專利特開平11-111860號公報(專利文獻2)，記載有於具備記憶體胞之半導體裝置中，謀求動作之高速化之同時可高積體化之半導體裝置相關之技術。
[先前技術文獻] [專利文獻]
專利文獻1：日本專利特開2013-26594號公報
專利文獻2：日本專利特開平11-111860號公報
例如，於SRAM(Static Random Access Memory)，使用先前之平面型(planar型)MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效電晶體)。於該SRAM中，例如，形成有配置於平面型MISFET之上方之第1配線層(接觸用配線)、第2配 線層(位元線/電源線)、第3配線層(字元線/電源線)、第4配線層(電源線)、及第5配線層(電源線)。
近年來，於使用了矽之LSI(Large Scale Integration：大型積體電路)中，其構成要件即MISFET之尺寸，尤其閘極電極之閘極長度不斷縮小。雖然該MISFET之縮小化以依據比例定律之形態進行，但每次器件更新換代會發現多種問題，難以使MISFET之短通道效應之抑制與高電流驅動力之確保兩者並立。因此，積極推進對取代先前之平面型MISFET之新穎構造器件之研究開發。
FINFET係上述之新穎構造器件之一者，即與平面型MISFET不同之三維構造之MISFET。近年來，該FINFET作為重要之器件候選而受到關注。
FINFET具有加工半導體層形成之鰭片。該鰭片係設為細條帶狀(長方體狀)之形狀之區域，將該鰭片之兩側面部作為FINFET之通道使用。且，FINFET之閘極電極以如跨越鰭片之形態形成於鰭片之兩側面部上，採用所謂之雙閘極構造。根據如此般構成之FINFET，與先前之單閘極構造之MISFET相比，藉由閘極電極對通道區域之電位控制性變得良好。因此，根據FINFET，源極區域與汲極區域之間之穿通耐性較高，有直至更小之閘極長度時亦可抑制短通道效應之優點。且，於FINFET中，因將鰭片之兩側面部作為通道使用，故可增大流通電流之通道區域之面積，可獲得較高之電流驅動力。即，期待利用FINFET，可使短通道效應之抑制與高電流驅動力之確保兩者並立。
且，使用FINFET之情形時，因可較平面型MISFET更微細化，故可與第1配線層之下層之FINFET同層地形成最下層配線層。根據此種情況，使用了FINFET之SRAM可包含最下層配線(第0配線層)、第1配線層(位元線/電源線)、第2配線層(字元線/電源線)、第4配線層(電源線)、及第5配線層(電源線)。即，於使用了FINFET之SRAM中，因於 第3配線層形成空間，故期望有效活用成為空間之第3配線層。
其他問題與新穎之特徵應可自本說明書之記述及附加圖式而明瞭。
一實施形態之半導體裝置具備：FINFET，其包含形成於半導體基板上之閘極電極；及最下層配線層，其包含與閘極電極上相接之正上方配線與形成於半導體基板上之基板上配線。此時，因可於最下層配線層內，將正上方配線與基板上配線電性連接而形成配線網路，故於上方之配線層形成空間，且根據謀求半導體裝置之性能提高之觀點，有效活用成為該空間之上方之配線層。
根據一實施形態，可謀求半導體裝置之性能提高。
1‧‧‧CPU
1S‧‧‧半導體基板
2‧‧‧RAM
3‧‧‧類比電路
4‧‧‧EEPROM
5‧‧‧快閃記憶體
6‧‧‧I/O電路
100‧‧‧I/O電路
A‧‧‧蓄積節點
ABL‧‧‧位元線
ACT1n‧‧‧主動區域
ACT1p‧‧‧主動區域
ACT2n‧‧‧主動區域
ACT2p‧‧‧主動區域
Add‧‧‧位址信號
AL‧‧‧輔助線
AL1‧‧‧輔助線
AL2‧‧‧輔助線
ARGSw1‧‧‧接地線開關電路
ARGSw2‧‧‧接電線開關電路
ARVC‧‧‧胞電源電壓線控制電路
ARVDD‧‧‧胞電源線
ARVSS‧‧‧局部接地線
AWL‧‧‧字元線
A-A‧‧‧線
B‧‧‧蓄積節點
BBL‧‧‧位元線
BL‧‧‧位元線
BWL‧‧‧字元線
B-B‧‧‧線
CAdd‧‧‧行位址
CD‧‧‧行解碼器
CEN‧‧‧晶片啟動信號
CHP‧‧‧半導體晶片
CIL‧‧‧接觸層間絕緣膜
CSS‧‧‧行選擇開關電路
CU‧‧‧控制電路部
Din‧‧‧輸入資料信號
DL‧‧‧擴散層
Dout‧‧‧輸出資料信號
FIN‧‧‧鰭片
GE‧‧‧閘極電極
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GE3‧‧‧閘極電極
GE4‧‧‧閘極電極
HL1‧‧‧配線
HL2‧‧‧配線
HL3‧‧‧配線
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
INV1‧‧‧CMOS反相器
INV2‧‧‧CMOS反相器
L1‧‧‧配線
L2‧‧‧配線
L3‧‧‧配線
M0~M5‧‧‧配線層
MC‧‧‧記憶體胞
MCA‧‧‧記憶體胞陣列
MM‧‧‧記憶體墊電路
OD‧‧‧基板上配線
PLG‧‧‧插塞
PLG1‧‧‧插塞
PLG2‧‧‧插塞
PLG3‧‧‧插塞
PLG3A‧‧‧插塞
PLG3B‧‧‧插塞
PO‧‧‧正上方配線
Qd1‧‧‧驅動用MISFET
Qd2‧‧‧驅動用MISFET
Qp1‧‧‧負載用MISFET
Qp2‧‧‧負載用MISFET
Qt1‧‧‧傳送用MISFET
Qt2‧‧‧傳送用MISFET
Qt1A‧‧‧傳送用MISFET
Qt2A‧‧‧傳送用MISFET
Qt1B‧‧‧傳送用MISFET
Qt2B‧‧‧傳送用MISFET
RAdd‧‧‧列位址
RD‧‧‧列解碼器
SA‧‧‧感測放大器電路
Vcc‧‧‧電源電壓
VDD‧‧‧電源線
Vdd‧‧‧外部電源電壓
VL2‧‧‧電源線
VL3‧‧‧電源線
VSS‧‧‧電源線
Vss‧‧‧基準電壓
WD‧‧‧字元驅動器
WDC‧‧‧寫入驅動器電路
WEN‧‧‧寫入啟動信號
WL‧‧‧字元線
x‧‧‧軸
y‧‧‧軸
/ABL‧‧‧互補位元線
/BBL‧‧‧互補位元線
/BL‧‧‧互補位元線
圖1係顯示半導體晶片之佈局構成之圖。
圖2係概略性顯示SRAM之整體構成之平面方塊圖。
圖3係顯示SRAM之記憶體胞之等價電路圖。
圖4(a)係顯示平面型FET之示意性構造之剖視圖，(b)係顯示FINFET之示意性構造之剖視圖。
圖5(a)係顯示使用了平面型FET之SRAM所使用之配線層之表，(b)係顯示使用了FINFET之SRAM所使用之配線層之表。
圖6係顯示SRAM之讀取時之字元線電壓與讀取時間之關係之波形圖。
圖7(a)係顯示半導體基板內與第0配線層之佈局構成之俯視圖，(b)係顯示第1配線層~第3配線層之佈局構成之俯視圖。
圖8係以圖7(b)之A-A線切斷之剖視圖。
圖9係以圖7(b)之B-B線切斷之剖視圖。
圖10係顯示與圖8對應之變化例之剖視圖。
圖11係顯示與圖9對應之變化例之剖視圖。
圖12(a)係顯示使用了平面型FET之SRAM之周邊電路之配線層之表，(b)係顯示使用了FINFET之SRAM之周邊電路之配線層之表。又，(c)係顯示採用實施形態2之基本思想之情形時，使用了FINFET之SRAM之周邊電路之配線層之表。
圖13係顯示實施形態2之記憶體模組之佈局構成之俯視圖。
圖14係以圖13之A-A線切斷之剖視圖。
圖15係以圖13之B-B線切斷之剖視圖。
圖16係顯示記憶體胞陣列與字元驅動器之連接關係之一例之剖視圖。
圖17係顯示記憶體胞陣列與I/O電路之連接關係之一例之剖視圖。
圖18係顯示I/O電路與控制電路部之連接關係之一例之剖視圖。
圖19係顯示字元驅動器與控制電路部之連接關係之一例之剖視圖。
圖20係顯示實施形態3之記憶體模組之佈局構成之俯視圖。
圖21係顯示雙埠SRAM之記憶體胞之等價電路圖。
圖22(a)係顯示半導體基板內與第0配線層之佈局構成之俯視圖，(b)係顯示第1配線層~第3配線層之佈局構成之俯視圖。
圖23係以圖22(b)之A-A線切斷之剖視圖。
圖24係以圖22(b)之B-B線切斷之剖視圖。
於以下實施形態中，為了方便起見，於有必要時，分割成複數之部分或實施形態進行說明，但除了特別明示之情形，其等並非彼此無關係者，為一方係另一方之一部分或全部之變化例、細節、補充說 明等之關係。
又，於以下實施形態中，提及要件之數量等(包含個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上明確限定於特定之數量之情形等以外，並非限定於該特定之數量，亦可為特定之數量以上或以下。
再者，當然於以下實施形態中，其構成要件(亦包含要件步驟等)係除了特別明示之情形及認為原理上明確為必需之情形等以外，並非必需。
同樣地，於以下實施形態中，提及構成要件等之形狀、位置關係等時，除了特別明示之情形及認為原理上明確並非如此之情形等以外，設為包含實質上與該形狀等近似或類似者等。此種情況對上述數值及範圍而言亦為相同。
又，於用於說明實施形態之所有圖中，對相同之構件原則上標註相同之符號，並省略其重複之說明。另，為了使圖式易於理解，即使為俯視圖亦有標註陰影線之情形。
(實施形態1)
<半導體晶片之佈局構成>
關於本實施形態1之半導體裝置，一面參照圖式一面加以說明。首先，對形成有包含微電腦之系統之半導體晶片之佈局構成進行說明。圖1係顯示本實施形態1之半導體晶片CHP之佈局構成之圖。半導體晶片CHP具有CPU(Central Processing Unit：中央處理單元)1、RAM(Random Access Memory：隨機存取記憶體)2、類比電路3、EEPROM(Electrically Erasable Programmable Read Only Memory：電子可抹除可程式化唯讀記憶體)4、快閃記憶體5及I/O(Input/Output：輸入輸出)電路6。
CPU(電路)1亦稱為中央運算處理裝置，相當於電腦等之心臟 部。該CPU1係自記憶裝置讀取命令並解讀，且基於其進行多種多樣之運算或控制者。
RAM(電路)2係可隨機地讀取記憶資訊，即隨時記憶之記憶資訊，或新寫入記憶資訊之記憶體，亦稱為可隨時寫入讀取之記憶體。於作為IC(Integrated Circuit：積體電路)記憶體之RAM，有使用動態電路之DRAM(Dynamic RAM：動態隨機存取記憶體)與使用靜態電路之SRAM(Static RAM：靜態隨機存取記憶體)之2種。DRAM為需要記憶保持動作之隨時寫入讀取記憶體，SRAM為無需記憶保持動作之隨時寫入讀取記憶體。於本實施形態1中，RAM2包含SRAM。
類比電路3係處理時間性連續變化之電壓或電流之信號、即類比信號之電路，包含例如放大電路、轉換電路、調變電路、振盪電路、電源電路等。
EEPROM4及快閃記憶體5係寫入動作及抹除動作均可電性重寫之非揮發性記憶體之一種，亦稱為可電性抹除之可程式化讀取專用記憶體。該EEPROM4及快閃記憶體5之記憶體胞包含記憶(記憶體)用之例如MONOS(Metal Oxide Nitride Oxide Semiconductor：金屬氧化物氮氧化物半導體)型電晶體或MNOS(Metal Nitride Oxide Semiconductor：金屬氮氧化物半導體)型電晶體。於EEPROM4及快閃記憶體5之寫入動作及抹除動作，例如利用福勒-諾德漢型穿隧現象。另，亦可使用熱電子或熱電洞進行寫入動作或抹除動作。EEPROM4與快閃記憶體5之不同點在於，EEPROM4為例如可以位元組單位抹除之非揮發性記憶體，與此相對，快閃記憶體5為例如可以字元線單位抹除之非揮發性記憶體之點。一般而言，於快閃記憶體5記憶有用以以CPU1執行各種處理之程式等。與此相對，於EEPROM4記憶有重寫頻率較高之各種資料。
I/O電路6為輸入輸出電路，即用以進行自半導體晶片CHP內向連 接於半導體晶片CHP之外部之機器之資料輸出、或自連接於半導體晶片CHP之外部之機器向半導體晶片內之資料輸入之電路。
本實施形態1之半導體晶片CHP之佈局係如上述般構成，以下對構成RAM2之SRAM進行說明。
<SRAM之構成>
圖2係概略性顯示SRAM之整體構成之平面方塊圖。於以下，對圖2所示之SRAM之整體構成進行說明。該SRAM具有記憶體墊電路MM、I/O電路(輸入輸出電路)100、字元驅動器WD、列解碼器RD、控制電路部CU、行解碼器CD、字元線WL、構成位元線對之位元線BL及互補位元線/BL、胞電源線ARVDD、及局部接地線ARVSS。此處，期望位元線對(BL、/BL)、胞電源線ARVDD、及局部接地線ARVSS分別為複數。
記憶體墊電路MM具有記憶體胞陣列MCA、接地線開關電路ARGSw1、及接地線開關電路ARGSw2。記憶體胞陣列MCA具有以縱橫排列配置之複數之記憶體胞MC。
I/O電路100具有行選擇開關電路CSS、胞電源電壓線控制電路ARVC、感測放大器電路SA、及寫入驅動器電路WDC。
其次，對圖2所示之SRAM之構成要件之連接關係進行說明。胞電源電壓線控制電路ARVC、與記憶體胞MC係經由胞電源線ARVDD而連接。此處，圖2中配置於橫向之複數之記憶體胞MC係例如連接於相同之胞電源線ARVDD。又，圖2中配置於縱向之複數之記憶體胞MC係經由相同之局部接地線ARVSS而接地。
行選擇開關電路CSS與記憶體胞MC係經由位元線對(BL、/BL)而連接。此處，例如，圖2中配置於橫方向之複數之記憶體胞MC係經由相同之位元線BL連接，且亦經由相同之互補位元線/BL而連接。
字元驅動器WD與記憶體胞MC係經由字元線WL而連接。此處， 例如，圖2中配置於縱方向之複數之記憶體胞MC係連接於相同之字元線WL。
接著，對圖2所示之SRAM之動作進行說明。控制電路部CU輸入晶片啟動信號CEN、寫入啟動信號WEN、及位址信號Add。於晶片啟動信號CEN為非活性狀態之情形時，控制電路部CU成為斷開狀態。於晶片啟動信號CEN為活性狀態之情形時，控制電路部CU成為接通狀態，進行SRAM之讀取動作及寫入動作。
於寫入啟動信號WEN指示資料寫入之情形時，控制電路部CU將寫入驅動器電路WDC活化。寫入驅動器電路WDC係於寫入動作時活化，將輸入資料信號Din傳送至行選擇開關電路CSS。寫入驅動器電路WDC於寫入動作時以外之情形時成為非活性狀態。
於寫入啟動信號WEN指示資料讀取之情形時，控制電路部CU將感測放大器電路SA活化。感測放大器電路SA係於讀取動作時活化，放大自行選擇開關電路CSS傳送之微弱之讀取資料信號，並產生輸出資料信號Dout。感測放大器電路SA於讀取動作時以外之情形時成為非活性狀態。
控制電路部CU係基於位址信號Add，產生列位址RAdd、與行位址CAdd。
列解碼器RD係輸入列位址RAdd進行解碼，並基於該解碼結果而控制字元驅動器WD。字元驅動器WD具有與複數列分別對應之複數之字元驅動器。與列位址RAdd之解碼結果所示之列對應之字元驅動器活化，驅動對應之字元線WL。
行解碼器CD係輸入行位址CAdd進行解碼，並基於該解碼結果而控制行選擇開關電路CSS、胞電源電壓線控制電路ARVC。
行選擇開關電路CSS係於與複數行分別對應之複數之位元線對(BL、/BL)中，選擇與行位址CAdd對應之位元線對(BL、/BL)。所選 擇之位元線對(BL、/BL)於讀取動作時連接於感測放大器電路SA，於寫入動作時連接於寫入驅動器電路WDC。另，所選擇之位元線對(BL、/BL)於執行讀取動作或寫入動作前，藉由未圖示之位元線預充電電路而預充電至外部電源電壓Vdd之位準。
胞電源電壓線控制電路ARVC於每行控制設置於每行之胞電源線ARVDD之電壓位準。於寫入動作時，胞電源電壓線控制電路ARVC使所選擇之行之胞電源線ARVDD之電壓自外部電源電壓Vdd位準下降，且將其他行之胞電源線ARVDD之電壓維持於外部電源電壓Vdd位準。又，於讀取動作時及待機時，胞電源電壓線控制電路ARVC將所有胞電源線ARVDD之電壓維持於外部電源電壓Vdd之位準。
<SRAM之記憶體胞之構成>
其次，對構成SRAM之記憶體胞MC之等價電路進行說明。圖3係顯示本實施形態1之SRAM之記憶體胞MC之等價電路圖。如圖3所示，該記憶體胞MC配置於一對互補性位元線(位元線BL、位元線/(斜槓)BL)與字元線WL之交叉部，藉由一對驅動用MISFET(Qd1、Qd2)、一對負載用MISFET(Qp1、Qp2)及一對傳送用MISFET(Qt1、Qt2)構成。驅動用MISFET(Qd1、Qd2)及傳送用MISFET(Qt1、Qt2)係以n通道型MISFET構成，負載用MISFET(Qp1、Qp2)係以p通道型MISFET構成。
於構成記憶體胞MC之上述6個MISFET中，驅動用MISFETQd1及負載用MISFETQp1構成CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)反相器INV1，驅動用MISFETQd2及負載用MISFETQp2構成CMOS反相器INV2。該等一對CMOS反相器INV1、INV2之彼此之輸入輸出端子(蓄積節點A、B)係交叉耦合，構成作為記憶1位元之資訊之資訊蓄積部之正反器電路。又，該正反器電路之一者之輸入輸出端子(蓄積節點A)係連接於傳送 用MISFETQt1之源極區域、汲極區域之一者，另一者之輸入輸出端子(蓄積節點B)係連接於傳送用MISFETQt2之源極區域、汲極區域之一者。
再者，傳送用MISFETQt1之源極區域、汲極區域之另一者係連接於位元線BL，傳送用MISFETQt2之源極區域、汲極區域之另一者係連接於位元線/BL。又，正反器電路之一端(負載用MISFETQp1、Qp2之各源極區域)係連接於電源電壓(Vcc)，另一端(驅動用MISFETQd1、Qd2之各源極區域)係連接於基準電壓(Vss)。
若說明上述電路之動作，則於一者之CMOS反相器INV1之蓄積節點A為高電位(“H”)時，驅動用MISFETQd2變為ON(接通)，因而另一者之COMS反相器INV2之蓄積節點B變為低電位(“L”)。因此，驅動用MISFETQd1變為OFF(斷開)，保持蓄積節點A之高電位(“H”)。即，藉由使一對COMS反相器INV1、INV2交叉耦合之閂鎖電路，保持彼此之蓄積節點A、B之狀態，於施加電源電壓之期間保存資訊。
於傳送用MISFETQt1、Qt2之各者之閘極電極連接有字元線WL，藉由該字元線WL而控制傳送用MISFETQt1、Qt2之導通、非導通。即，於字元線WL為高電位(“H”)時，傳送用MISFETQt1、Qt2變為ON，閂鎖電路與互補性位元線(位元線BL、斜槓BL)電性連接，因而蓄積節點A、B之電位狀態(“H”或“L”)顯現於位元線DL、/DL，作為記憶體胞MC之資訊而被讀取。
對記憶體胞MC寫入資訊時，將字元線WL設為“H”電位位準，傳送用MISFETQt1、Qt2設為ON狀態，而將位元線BL、/BL之資訊傳遞至蓄積節點A、B。如以上所述，可使SRAM動作。
<實施形態1之基本思想>
接著，對本實施形態1之基本思想進行說明。圖4係說明本實施形態1之基本思想之圖。圖4(a)係顯示平面型FET之示意性構造之剖視 圖，圖4(b)係顯示FINFET之示意性構造之剖視圖。
首先，於圖4(a)中，於平面型FET中，於半導體基板上介隔閘極絕緣膜形成有閘極電極GE，以覆蓋該閘極電極GE之方式形成有接觸層間絕緣膜CIL。且，於接觸層間絕緣膜CIL形成有貫通接觸層間絕緣膜CIL之插塞PLG，該插塞PLG與配置於接觸層間絕緣膜CIL上之配線L1連接。於包含如此般構成之平面型FET之半導體裝置中，未於接觸層間絕緣膜CIL形成配線。因此，於包含平面型FET之半導體裝置中，最下層配線層為包含配置於接觸層間絕緣膜CIL上之配線L1之第1配線層。
另一方面，於圖4(b)中，FINFET具有形成於半導體基板1S上之鰭片FIN。該鰭片FIN係設為細條帶狀(長方體狀)之形狀之區域，將該鰭片FIN之兩側面部作為FINFET之通道使用。且，FINFET之閘極電極GE以如跨越鰭片FIN之形態形成於鰭片FIN之兩側面部上，採用所謂之雙閘極構造。根據如此般構成之FINFET，與先前之單閘極構造(平面構造)之MISFET相比，藉由閘極電極GE對通道區域之電位控制性變得良好。因此，根據FINFET，源極區域與汲極區域之間之穿通耐性較高，有直至更小之閘極長度時亦可抑制短通道效應之優點。且，於FINFET中，因將鰭片FIN之兩側面部作為通道使用，故可增大流通電流之通道區域之面積，可獲得較高之電流驅動力。即，利用FINFET，可使短通道效應之抑制與高電流驅動力之確保兩者並立。
於如此般構成之FINFET中，與平面型FET相比，因閘極電極GE之微細化精進，故可於接觸層間絕緣膜形成與閘極電極GE上相接之正上方配線PO，且可於半導體基板1S上設置基板上配線OD。且，於包含FINFET之半導體裝置中，可與FINFET之微細化對應，將正上方配線PO與基板上配線OD於接觸層間絕緣膜之內部電性連接。即，於包含FINFET之半導體裝置中，可於接觸層間絕緣膜之內部形成包含 正上方配線PO與基板上配線OD之配線網路。且，如圖4(b)所示，正上方配線PO及基板上配線OD之各者係經由插塞PLG，而與配線L1電性連接。
根據此種情況，於包含FINFET之半導體裝置中，包含形成於接觸層間絕緣膜之內部之正上方配線PO與基板上配線OD之配線網路成為最下層配線層。即，於包含FINFET之半導體裝置中，最下層配線層為形成於接觸層間絕緣膜之內部且包含正上方配線PO及基板上配線OD之第0配線層。
根據以上情況，FINFET與平面型FET相比更微細化，因而於包含FINFET之半導體裝置中，可將包含正上方配線PO與基板上配線OD之配線網路作為第0配線層設置於接觸層間絕緣膜之內部。且，本實施形態1之基本思想係基於可於包含FINFET之半導體裝置中，設置第0配線層之點。
以下，對該點進行說明。圖5(a)係顯示使用了平面型FET之SRAM所使用之配線層之表。如圖5(a)所示，於使用了平面型FET之SRAM中，因無法設置第0配線層(M0)，故使用第1配線層(M1)~第5配線層(M5)。具體而言，於第1配線層(M1)配置接觸用配線，於第2配線層(M2)配置位元線及電源線。且，於第3配線層(M3)配置字元線與電源線，於第4配線層(M4)及第5配線層(M5)配置電源線。
與此相對，圖5(b)係顯示使用了FINFET之SRAM所使用之配線層之表。如圖5(b)所示，於使用了FINFET之SRAM中，因可設置第0配線層(M0)，故使用第0配線層(M0)~第5配線層(M5)。具體而言，於第0配線層(M0)配置接觸用配線，於第1配線層(M1)配置位元線及電源線。且，於第2配線層(M2)配置字元線與電源線，於第4配線層(M4)及第5配線層(M5)配置電源線。因此，於使用了FINFET之SRAM中，因可藉由FINFET之微細化而設置第0配線層，故如圖5(b)所示，例如， 未使用第3配線層(M3)。換言之，於使用了FINFET之SRAM中，於第3配線層(M3)產生空間。
於有效活用該空間之點上具有本實施形態1之基本思想。即，本實施形態1之基本思想係欲利用可藉由FINFET之微細化而存在之第0配線層(M0)，有效活用產生於第3配線層(M3)之空間之思想。即，本實施形態1之基本思想係有效活用作為構成SRAM之配線層而無用之第3配線層之思想，尤其為根據謀求半導體裝置之性能提高之觀點，利用產生於第3配線層之空間之思想。
於以下，對將本實施形態1之基本思想具體化之例進行說明。具體而言，基於本發明者發現之新見解，對根據謀求半導體裝置之性能提高之觀點，有效活用產生於第3配線層之空間之構成例進行說明。
<改善之研究>
於使用了FINFET之SRAM中，期望高速動作。此處，圖6係顯示SRAM之讀取時之字元線電壓與讀取時間之關係之波形圖。於圖6中，(1)顯示配置於字元驅動器之近端部之記憶體胞中之波形，(2)顯示配置於字元驅動器之遠端部之記憶體胞中之波形。如圖6所示，可知於配置於字元驅動器之遠端部之記憶體胞中，相較於配置於字元驅動器之近端部之記憶體胞，字元線電壓之上升需要更多時間。根據此種情況，為了充分確保位元線電位差，必須推遲讀取時序，而成為阻礙SRAM之高速動作之主要原因。
關於該點，本發明者首先為了改善該阻礙之主要原因，而研究提高構成字元驅動器之電晶體之驅動能力，但於該對策中，未涉及字元線電壓之波形之改善。因此，本發明者深入研究之結果，查明字元線之配線電阻會對波形之鈍化造成影響。即，本發明者獲得字元線電壓之上升時間受到字元線之配線電阻之較大影響之新見解。因此，本發明者基於該新發現之見解，發現若可謀求字元線之低電阻化，則可 消除字元線電壓之波形之鈍化，藉此可實現SRAM之高速動作之方向性。因此，於本實施形態1中，基於藉由字元線之低電阻化可實現SRAM之高速動作之新見解，為了謀求字元線之低電阻化，而花費工夫有效活用產生於第3配線層之空間。以下，對該花費工夫之本實施形態1之技術思想進行說明。
<記憶體胞之平面佈局構成>
圖7係顯示本實施形態1之SRAM之記憶體胞之平面佈局構成之俯視圖。尤其，圖7(a)係顯示半導體基板內與第0配線層之佈局構成之俯視圖，圖7(b)係顯示第1配線層~第3配線層之佈局構成之俯視圖。另，於SRAM之記憶體胞中，亦存在第4配線層及第5配線層，但該等配線層因與本實施形態1之技術思想之關聯性較薄弱，故以下所示之說明書之記載及圖式中之圖示係予以省略。
SRAM之記憶體胞例如圖7(a)所示，包含形成於半導體基板之一對驅動用MISFET(Qd1、Qd2)、一對負載用MISFET(Qp1、Qp2)及一對傳送用MISFET(Qt1、Qt2)之6個電晶體(FINFET)。此時，一對驅動用MISFET(Qd1、Qd2)及一對傳送用MISFET(Qt1、Qt2)包含n通道型MISFET，一對負載用MISFET(Qp1、Qp2)包含p通道型MISFET。
如圖7(a)所示，於半導體基板形成有元件分離區域，以該元件分離區域區劃有主動區域ACT1n、ACT1p、ACT2n、ACT2p。具體而言，以元件分離區域區劃之主動區域ACT1n係以沿x方向延伸之方式形成，且於該主動區域ACT1n之附近介隔元件分離區域，主動區域ACT1p以沿x方向延伸之方式形成。且，於主動區域ACT1p之附近介隔元件分離區域，主動區域ACT2p以沿x方向延伸之方式形成。再者，於主動區域ACT2p之附近介隔元件分離區域，主動區域ACT2n以沿x方向延伸之方式形成。如此，於SRAM中，如圖7(a)所示，主動區域ACT1n、ACT1p、ACT2p、ACT2n介隔元件分離區域而排列形成於 y方向，且各個主動區域ACT1n、ACT1p、ACT2p、ACT2n以沿x方向延伸之方式形成。
主動區域ACT1n、ACT2n係於半導體基板內導入了磷或砷等之n型雜質之半導體區域，主動區域ACT1p、ACT2p成為於半導體基板內導入了硼等之p型雜質之半導體區域。
首先，若著眼於主動區域ACT1n，則以與沿x方向延伸之主動區域ACT1n立體交叉之方式形成有閘極電極GE1與閘極電極GE3。即，閘極電極GE1與閘極電極GE3係以彼此並排，且沿y方向延伸之方式配置。此時，藉由閘極電極GE1、與形成於閘極電極GE1之兩側之主動區域ACT1n，而形成傳送用MISFETQt1。於該傳送用MISFETQt1中，形成於閘極電極GE1之兩側之主動區域ACT1n成為源極區域與汲極區域，於成為源極區域或汲極區域之主動區域ACT1n上配置有基板上配線OD。
另一方面，傳送用MISFETQt1之閘極電極GE1係自主動區域ACT1n上延伸至元件分離區域上。
再者，若著眼於記憶體胞內之主動區域ACT1n，則藉由閘極電極GE3、與形成於閘極電極GE3之兩側之主動區域ACT1n，而形成驅動用MISFETQd1。於該驅動用MISFETQd1中，形成於閘極電極GE3之兩側之主動區域ACT1n成為源極區域與汲極區域，於成為源極區域或汲極區域之主動區域ACT1n上配置有基板上配線OD。如此，於主動區域ACT1n，形成有傳送用MISFETQt1與驅動用MISFETQd1。
接著，若著眼於主動區域ACT1p，則以與沿x方向延伸之主動區域ACT1p立體交叉之方式形成有閘極電極GE3。即，配置於主動區域ACT1n上之閘極電極GE3進而沿y方向延伸，形成至主動區域ACT1p上。藉由閘極電極GE3、與形成於閘極電極GE3之兩側之主動區域ACT1p，而形成負載用MISFETQp1。因此，可知閘極電極GE3因與主 動區域ACT1n之關係而作為驅動用MISFETQd1之閘極電極發揮功能，且因與主動區域ACT1p之關係而作為負載用MISFETQp1之閘極電極發揮功能。
於負載用MISFETQp1中，於形成於閘極電極GE3之單側之主動區域ACT1p上配置有基板上配線OD，且於記憶體胞內，於接近於主動區域ACT1p之左端部之位置配置有閘極電極GE4之端部。且，形成有與閘極電極GE4上相接之正上方配線PO，連接該正上方配線PO與配置於主動區域ACT1p上之基板上配線OD。
其次，若著眼於主動區域ACT2p，則以與沿x方向延伸之主動區域ACT2p立體交叉之方式形成有閘極電極GE4。該閘極電極GE4係以與主動區域ACT1p之左端部接近之方式配置，且以沿y方向延伸，與主動區域ACT2p立體交叉之方式形成。藉由該閘極電極GE4、與形成於閘極電極GE4之兩側之主動區域ACT2p，而形成負載用MISFETQp2。
於負載用MISFETQp2中，於形成於閘極電極GE4之單側之主動區域ACT2p上配置有基板上配線OD，連接該基板上配線OD與正上方配線PO。且，正上方配線PO係以與閘極電極GE3上相接之方式配置。
再者，若著眼於主動區域ACT2n，則以與沿x方向延伸之主動區域ACT2n立體交叉之方式形成有閘極電極GE4與閘極電極GE2。即，閘極電極GE4與閘極電極GE2係以彼此並排，且沿y方向延伸之方式配置。此時，藉由閘極電極GE4、與形成於夾著閘極電極GE4之兩側之主動區域ACT2n，而形成驅動用MISFETQd2。於該驅動用MISFETQd2中，形成於閘極電極GE4之兩側之主動區域ACT2n成為源極區域與汲極區域，於成為源極區域或汲極區域之主動區域ACT2上配置有基板上配線OD。此時，閘極電極GE4係以一端部配置於與主動區域ACT1p之左端部接近之位置，且沿y方向延伸，與主動區域 ACT2p與主動區域ACT2n之兩者立體交叉之方式延伸。因此，閘極電極GE4於一端部，與正上方配線PO連接。且，可知閘極電極GE4因與主動區域ACT2p之關係而作為負載用MISFETQp2之閘極電極發揮功能，且因與主動區域ACT2n之關係而作為驅動用MISFETQd2之閘極電極發揮功能。
另一方面，藉由閘極電極GE2、與形成於夾著閘極電極GE2之兩側之主動區域ACT2n，而形成傳送用MISFETQt2。於該傳送用MISFETQt2中，形成於閘極電極GE2之兩側之主動區域ACT2n成為源極區域與汲極區域，於成為源極區域或汲極區域之主動區域ACT2n上配置有基板上配線OD。又，傳送用MISFETQt2之閘極電極GE2係自主動區域ACT2n上延伸至元件分離區域上。如以上所述，佈局構成半導體基板內與第0配線層。
接著，使用圖7(b)，對第1配線層~第3配線層之佈局構成進行售賣。如圖7(b)所示，於配置於第1配線層之複數之配線L1，例如包含電源線VSS、電源線VDD、位元線BL、及互補位元線/BL。且，該等配線係彼此排列配置於y方向，且分別沿x方向延伸。且，如圖7(b)所示，於配置於第3配線層之配線L3，例如包含輔助線AL與電源線VL，該等配線係彼此排列配置於x方向，且分別沿y方向延伸。另，於圖7(b)中，配置於第2配線層之配線因以與配置於第3配線層之配線L3重合之方式配置，故未顯示於圖7(b)。如以上所述，佈局構成第1配線層~第3配線層。
<記憶體胞之剖面構成>
其次，圖8係以圖7(b)之A-A線切斷之剖視圖。於圖8中，於半導體基板1S上，配置有閘極電極GE2及閘極電極GE4與基板上配線OD，且以覆蓋閘極電極GE2及閘極電極GE4與基板上配線OD之方式形成有接觸層間絕緣膜CIL。另一方面，於半導體基板內，形成有擴散層 DL。且，於接觸層間絕緣膜CIL，形成有插塞PLG1及電源線VSS，例如，基板上配線OD與電源線VSS利用插塞PLG1電性連接。接著，於包含電源線VSS上之接觸層間絕緣膜CIL上，形成有層間絕緣膜IL1，於該層間絕緣膜IL1形成有插塞PLG2、電源線VL2、及字元線WL。此時，電源線VSS與電源線VL2利用插塞PLG2電性連接。
其次，於包含電源線VL2上及字元線WL上之層間絕緣膜IL1上，形成有層間絕緣膜IL2，於層間絕緣膜IL2，形成有電源線VL3、輔助線AL、插塞PLG3A、及插塞PLG3B。且，電源線VL2與電源線VL3以插塞PLG3A電性連接，字元線WL與輔助線AL以插塞PLG3B電性連接。
圖9係以圖7(b)之B-B線切斷之剖視圖。如圖9所示，於半導體基板1S上，形成有鰭片FIN與閘極電極GE2，且以覆蓋閘極電極GE2之方式形成有接觸層間絕緣膜CIL。且，於接觸層間絕緣膜CIL，形成有複數之配線L1，於複數之配線L1，包含電源線VSS、位元線BL、互補位元線/BL、及電源線VDD。
接著，於包含複數之配線L1上之接觸層間絕緣膜CIL上，形成有層間絕緣膜IL1，於該層間絕緣膜IL1，形成有字元線WL。且，於包含字元線WL上之層間絕緣膜IL1上，形成有層間絕緣膜IL2，於該層間絕緣膜IL2，形成有複數之插塞PLG3B與輔助線AL。此時，字元線WL與輔助線AL以複數之插塞PLG3B電性連接。同樣，於圖9中，雖未圖示，但例如圖8所示之電源線VL2與電源線VL3以複數之插塞PLG3A電性連接。
如以上所述，構成本實施形態1之記憶體胞。即，本實施形態1之半導體裝置包含形成有記憶資訊之記憶體胞之記憶體胞形成區域。此時，於記憶體胞形成區域，形成有半導體基板、包含形成於半導體基板上之閘極電極之FINFET、及包含與閘極電極上相接之正上方配 線與形成於半導體基板上之基板上配線之最下層配線層。再者，於記憶體胞形成區域，形成有形成於上述最下層配線層之上方之第1配線層、形成於第1配線層之上方且包含字元線之第2配線層、及形成於第2配線層之上方且包含第1配線之第3配線層。此處，於最下層配線層內，正上方配線與基板上配線電性連接，且於最下層配線層內形成有包含正上方配線與基板上配線之配線網路。
<實施形態1之特徵>
其次，對本實施形態1之特徵點進行說明。本實施形態1之第1特徵點例如圖8及圖9所示，在於形成於第2配線層之字元線WL與形成於第3配線層之輔助線AL電性連接之點。藉此，根據本實施形態1，可謀求字元線WL之低電阻化。即，藉由將形成於第2配線層之字元線WL與形成於第3配線層之輔助線AL電性連接，形成於第3配線層之輔助線AL亦可作為字元線發揮功能。此種情況係指作為字元線發揮功能之配線增加，且係指該構成之情形相較於使用形成於第2配線層之字元線WL之情形，可降低字元線整體之電阻值。即，藉由包含並聯連接字元線之字元線WL與輔助線AL，可謀求字元線整體之低電阻化。其結果，於配置於遠離字元驅動器之位置之記憶體胞中，亦可改善字元線電壓之上升波形之鈍化，藉此可提高讀取速度。即，根據本實施形態1，可實現使用了FINFET之SRAM之高速動作。
如此，於本實施形態1中，採用基於欲利用可藉由FINFET之微細化而存在之第0配線層(M0)，有效活用產生於第3配線層(M3)之空間之基本思想，而於產生於第3配線層之空間配置輔助線AL，並將該輔助線AL與字元線WL電性連接之構成。藉此，實現基於字元線電壓之上升時間受到字元線之配線電阻之較大影響之新見解之對策(手法)，可實現使用了FINFET之SRAM之高速動作。即，於本實施形態1中，根據實現字元線WL之低電阻化之觀點利用本實施形態1之基本思想，藉 此謀求包含FINFET之SRAM之性能提高。
尤其，根據謀求字元線整體之低電阻化之觀點，期望例如圖9所示，將形成於第2配線層之字元線WL與形成於第3配線層之輔助線AL以複數之插塞PLG3B電性連接。其理由在於：藉由於字元線WL與輔助線AL之電性連接使用複數之插塞PLG3B，相較於以單一之插塞PLG3B連接字元線WL與輔助線AL，可謀求字元線整體之低電阻化。因此，至少藉由將字元線WL與輔助線AL電性連接，可實現以字元線整體之低電阻化為起因之SRAM之高速動作，但為了謀求更進一步之字元線整體之低電阻化，而提高SRAM之高速動作性，期望於字元線WL與輔助線AL之電性連接使用複數之插塞PLG3B。
接著，本實施形態1之第2特徵點在於，例如圖8及圖9所示，將形成於第2配線層之電源線VL2與形成於第3配線層之電源線VL3電性連接之點。藉此，根據本實施形態1，可提高電源線之穩定性。具體而言，藉由將形成於第2配線層之電源線VL2與形成於第3配線層之電源線VL3電性連接，可降低電源線整體之電阻值。此種情況可抑制電源線之電源降低(電壓下降)。其結果，可提高SRAM之動作穩定性。
尤其，於使用了FINFET之SRAM中，可隨FINFET之微細化，降低SRAM所使用之電源電壓，藉此可削減SRAM中之消耗電力。另一方面，電源電壓變低亦指容易受到電源降低之影響，該情形時，若電源降低變大，則SRAM無法正常動作之虞慮提高。關於該點，於本實施形態1中，因將形成於第2配線層之電源線VL2與形成於第3配線層之電源線VL3並聯連接，故可降低電源線整體之電阻值。此種情形係指於本實施形態1之電源線整體中，基於寄生電阻(配線電阻)之電源降低被抑制，藉此可提高SRAM之動作穩定性。即，根據本實施形態1，藉由對SRAM使用微細化之FINFET，可謀求基於電源電壓之下降之消耗電力之削減，且藉由本實施形態1之第2特徵點，可謀求電源線 整體之低電阻化，因而可消除由電源降低引起之SRAM之動作不穩定性。即，根據本實施形態1，可獲得能降低SRAM之消耗電力，且提高SRAM之動作穩定性之優異效果。
另，根據謀求電源線整體之低電阻化之觀點，期望將電源線VL2及電源線VL3以複數之插塞PLG3A電性連接。其理由在於：藉由將電源線VL2與電源線VL3以複數之插塞PLG3A電性連接，相較於將電源線VL2與電源線VL3以單一之插塞PLG3A電性連接之構成，可謀求電源線整體之低電阻化。該情形時，因可進而謀求電源線整體之低電阻化，故不易產生電源降低，藉此可更進一步提高SRAM之動作穩定性。
如以上所述，於本實施形態1中，根據實現字元線整體之低電阻化之觀點(第1特徵點)與實現電源線整體之低電阻化之觀點而利用本實施形態1之基本思想。具體而言，為了謀求字元線整體之低電阻化，於產生於第3配線層之空間配置與字元線WL電性連接之輔助線AL(第1特徵點)，且，為了謀求電源線整體之低電阻化，於產生於第3配線層之空間配置與電源線VL2電性連接之電源線VL3(第2特徵點)。其結果，根據本實施形態1，可謀求包含FINFET之SRAM之性能提高。
<變化例>
其次，對實施形態1之變化例進行說明。圖10係與圖8對應之圖，即本變化例之記憶體胞之一剖視圖。同樣，圖11係與圖9對應之圖，即本變化例之記憶體胞之一剖視圖。
如圖10及圖11所示，本變化例之特徵點在於，於剖視及俯視之任一者時，形成於第2配線層之字元線WL與形成於第3配線層之輔助線AL皆未電性連接，而以重合之方式配置之點。藉此，可使字元線WL不易受到來自外部之雜訊之影響。即，字元線WL與輔助線AL以重合 之方式配置之結果，輔助線AL作為保護字元線WL免受外部雜訊之屏蔽線而發揮功能，藉此可提高字元線WL之雜訊耐性。藉此，根據本變化例，因可抑制雜訊重疊於字元線WL而引起之SRAM之錯誤動作，故可提高SRAM之動作可靠性。
如以上所述，於本變化例中，根據提高字元線WL之雜訊耐性之觀點而利用實施形態1之基本思想。具體而言，為了謀求字元線WL之雜訊耐性之提高，而於產生於第3配線層之空間配置有與字元線WL於俯視及剖視時重合之輔助線AL。其結果，根據本變化例，可使輔助線AL作為保護字元線WL免受外部雜訊之屏蔽線而發揮功能，藉此可提高字元線WL之雜訊耐性。即，根據本變化例，可提高包含FINFET之SRAM之動作可靠性。
(實施形態2)
<實施形態2之基本思想>
圖12(a)係顯示使用了平面型FET之SRAM之周邊電路之配線層之表。如圖12(a)所示，於使用了平面型FET之周邊電路中，因無法設置第0配線層(M0)，故使用第1配線層(M1)~第4配線層(M4)。具體而言，於第1配線層(M1)配置接觸用配線、信號配線、及電源線，於第2配線層(M2)配置信號配線及電源線。且，於第3配線層(M3)配置信號配線與電源線，於第4配線層(M4)配置電源線。
與此相對，圖12(b)係顯示使用了FINFET之SRAM之周邊電路之配線層之表。如圖12(b)所示，於使用了FINFET之周邊電路中，因可設置第0配線層(M0)，故使用第0配線層(M0)~第4配線層(M4)。具體而言，於第0配線層(M0)配置接觸用配線、信號配線、及電源背，於第1配線層(M1)配置信號配線及電源線。且，於第2配線層(M2)配置信號配線與電源線，於第4配線層(M4)配置電源線。因此，於使用了FINFET之周邊電路中，因可藉由FINFET之微細化而設置第0配線 層，故如圖12(b)所示，例如，未使用第3配線層(M3)。換言之，於使用了FINFET之周邊電路中，於第3配線層(M3)產生空間。
然而，於第0配線層(M0)，亦形成有FINFET之閘極電極，為了迴避FINFET之閘極電極，必須配置構成第0配線層之複數之配線。即，因於第0配線層亦存在FINFET之閘極電極，故與其他第1配線層~第4配線層相比，第0配線層之配線之佈局存在制約。根據此種情況，於使用了FINFET之周邊電路中，於第0配線層~第2配線層及第4配線層形成構成周邊電路之信號配線、電源線、及接觸用配線之情形，相較於使用了平面型FET之周邊電路中，於第1配線層~第4配線層形成構成周邊電路之信號配線、電源線、及接觸用配線之情形，佈局相關之制約變多。其結果，於使用了FINFET之周邊電路中，若於第0配線層~第2配線層及第4配線層形成構成周邊電路之信號配線、電源線、及接觸用配線，則周邊電路之佔有面積變大。即，雖然使用較平面型FET更微細化之FINFET，但無法充分降低周邊電路之佔有面積。
因此，於本實施形態2中，為了降低周邊電路之佔有面積，而有效活用產生於第3配線層之空間。即，本實施形態2之基本思想係欲利用可藉由FINFET之微細化而存在之第0配線層(M0)，有效活用產生於第3配線層(M3)之空間之思想。即，本實施形態2之基本思想係有效活用作為構成周邊電路之配線層而無用之第3配線層之思想，尤其為根據謀求周邊電路之面積降低之觀點，利用產生於第3配線層之空間之思想。具體而言，於使用了FINFET之周邊電路，如圖12(c)所示，不僅使用第0配線層~第2配線層與第4配線層，亦使用產生空間之第3配線層，而形成構成周邊電路之信號配線、電源線、及接觸用配線。藉此，因可增加能配置周邊電路所需配線之配線層之數量，故可降低周邊電路之平面尺寸(佈局面積)。即，圖12(c)係顯示採用本實施形態2之基本思想之情形時，使用了FINFET之SRAM之周邊電路之配線層之 表。如圖12(c)所示，可知於本實施形態2中，不僅使用第0配線層~第2配線層與第4配線層，亦使用產生空間之第3配線層。該點具有本實施形態2之基本思想，於以下，將該基本思想具體化而實現周邊電路之佈局。於以下，對將本實施形態2之基本思想具體化之例進行說明。具體而言，對根據降低SRAM之周邊電路之佔有面積之觀點，有效活用產生於第3配線層之空間之構成例進行說明。
<記憶體模組之佈局構成>
圖13係顯示本實施形態2之記憶體模組之佈局構成之俯視圖。如圖13所示，本實施形態2之記憶體模組具有記憶體胞陣列MCA、I/O電路100、控制電路部CU、及字元驅動器WD。於圖13中，可知構成周邊電路之I/O電路100、控制電路部CU、及字元驅動器WD之各者由形成於第0配線層之基板上配線OD、形成於第1配線層之配線L1、形成於第2配線層之配線L2、及形成於第3配線層之配線L3形成，反映了本實施形態2之基本思想。
尤其，於圖13所示之佈局中，於周邊電路之最下層配線層即第0配線層，由沿與字元線並排之方向(y方向)延伸之基板上配線OD形成。此未於圖13中圖示，但於第0配線層亦形成有FINFET之閘極電極，藉由存在該閘極電極而引起之制約，第0配線層為包含與FINFET之閘極電極之延伸方向(y方向)並排之基板上配線OD者。又，於圖13中，形成於第1配線層之複數之配線L1之各者沿x方向延伸，於複數之配線L1包含信號配線與電源線。再者，於圖13中，形成於第2配線層之複數之配線L2之各者亦沿x方向延伸，於複數之配線L2包含信號配線與電源線。因此，於本實施形態2中，形成於第1配線層之配線L1與形成於第2配線層之配線L2以共同沿x方向延伸之方式配置。
接著，於圖13中，形成於第3配線層之複數之配線L3之各者沿y方向延伸，於複數之配線L3包含信號配線與電源線。根據以上情況， 例如形成於第2配線層之信號配線與形成於第3配線層之信號配線沿彼此交叉之方向延伸。又，形成於第2配線層之信號配線與形成於第3配線層之信號配線亦可以不電性連接之方式構成，又可以電性連接之方式構成。
<周邊電路之剖面構成>
圖14係以圖13之A-A線切斷之剖視圖。如圖14所示，於半導體基板1S內，形成有半導體區域即擴散層DL，於半導體基板1S上，形成有FINFET之閘極電極GE及基板上配線OD。且，以覆蓋閘極電極GE及基板上配線OD之方式形成有接觸層間絕緣膜CIL，於該接觸層間絕緣膜CIL形成有插塞PLG1與配線L1。例如，基板上配線OD與配線L1以插塞PLG1電性連接。
其次，如圖14所示，於包含配線L1上之接觸層間絕緣膜CIL上，形成有層間絕緣膜IL1，於該層間絕緣膜IL1形成有插塞PLG2與配線L2。且，配線L1與配線L2例如藉由複數之插塞PLG2而彼此電性連接。再者，如圖14所示，於包含配線L2上之層間絕緣膜IL1上，形成有層間絕緣膜IL2，於該層間絕緣膜IL2形成有插塞PLG3與配線L3。例如，配線L2與配線L3係藉由插塞PLG3而電性連接。
圖15係以圖13之B-B線切斷之剖視圖。如圖14所示，於半導體基板1S上形成有FINFET之鰭片FIN及閘極電極GE。且，以覆蓋閘極電極GE之方式形成有接觸層間絕緣膜CIL，於該接觸層間絕緣膜CIL形成有配線L1。
其次，如圖14所示，於包含配線L1上之接觸層間絕緣膜CIL上，形成有層間絕緣膜IL1，於該層間絕緣膜IL1形成有插塞PLG2與配線L2。且，配線L1與配線L2例如藉由複數之插塞PLG2而彼此電性連接。再者，如圖14所示，於包含配線L2上之層間絕緣膜IL1上，形成有層間絕緣膜IL2，於該層間絕緣膜IL2形成有插塞PLG3與配線L3。 例如，配線L2與配線L3係藉由插塞PLG3而電性連接。
如以上所述，可知於本實施形態2中，於第3配線層形成有配線L3。即，於本實施形態2中，藉由於成為空間之第3配線層形成配線L3，而有效活用空間。其結果，於本實施形態2之周邊電路中，使用第0配線層~第4配線層，配置有信號配線或電源配線。因此，與不使用第3配線層之情形相比，可減少周邊電路之佈局面積(平面面積)，藉此可縮小記憶體模組整體之佔有面積。此種情況係指可謀求半導體晶片(例如，參照圖1)之小型化，藉此可謀求包含半導體晶片之半導體裝置之小型化。又，所謂可縮小半導體晶片之尺寸係指可增加能自半導體晶圓取得之半導體晶片數，此種情況係指可降低每個半導體晶片之製造成本。因此，根據本實施形態2，亦可獲得能削減半導體裝置之製造成本之效果。
<記憶體模組之構成要件間之連接關係>
(1)記憶體胞陣列MCA與字元驅動器WD之連接關係
圖16係顯示記憶體胞陣列MCA與字元驅動器WD之連接關係之一例之剖視圖。如圖16所示，記憶體胞陣列MCA與字元驅動器WD例如可藉由形成於第2配線層之配線L2及形成於第3配線層之配線L3而電性連接。
(2)記憶體胞陣列MCA與I/O電路100之連接關係
圖17係顯示記憶體胞陣列MCA與I/O電路100之連接關係之一例之剖視圖。如圖17所示，記憶體胞陣列MCA與I/O電路100例如可將形成於記憶體胞陣列MCA之第1配線層之配線L1與形成於I/O電路100之第1配線層之配線L1經由插塞PLG2，而以形成於第2配線層之配線L2電性連接。
(3)I/O電路100與控制電路部CU之連接關係
圖18係顯示I/O電路100與控制電路部CU之連接關係之一例之剖 視圖。如圖18所示，I/O電路100與控制電路部CU例如可藉由形成於第3配線層之配線L3而電性連接。
(4)字元驅動器WD與控制電路部CU之連接關係
圖19係顯示字元驅動器WD與控制電路部CU之連接關係之一例之剖視圖。如圖19所示，字元驅動器WD與控制電路部CU例如可藉由形成於第2配線層之配線L2而電性連接。
(實施形態3)
<記憶體模組之佈局構成>
圖20係顯示本實施形態3之記憶體模組之佈局構成之俯視圖。於圖20中，於記憶體胞陣列MCA之第3配線層，形成有以與形成於第2配線層之字元線重合之方式沿y方向延伸之配線HL1、與配線HL1配置於一直線上且以與字元線重合之方式沿y方向延伸之配線HL2、及於俯視時沿與字元線交叉之x方向延伸之配線HL3。此時，配線HL1之一端部與配線HL2之一端部於俯視時彼此隔開而對向配置，配線HL3於俯視時，通過配線HL1之一端部與配線HL2之一端部之間，沿與字元線交叉之x方向延伸。即，於本實施形態3中，以與字元線部分重合之方式，於第3配線層形成配線HL1及配線HL2，於配線HL1與配線HL2之間之空間配置有沿與字元線交叉之x方向延伸之配線HL3。藉此，根據本實施形態3，可於第3配線層中，配置沿與字元線交叉之x方向延伸之配線HL3，且亦於第3配線層形成與字元線電性連接之配線HL1及配線HL2。根據此種情況，即使為於第3配線層存在沿與字元線交叉之x方向延伸之配線HL3之情形，於俯視時，亦可藉由以夾著配線HL3之方式配置於字元線上之配線HL1及配線HL2，謀求字元線整體之低電阻化。又，配置於字元線上之配線HL1及配線HL2即使未與字元線電性連接，只要於俯視時，以與字元線重合之方式配置，亦可作為保護字元線免受外部雜訊之屏蔽線而發揮功能。
例如，沿與字元線交叉之x方向延伸之配線HL3係作為產生連接於I/O電路100之負升壓電路之負電位之配線電容而使用。另，配線HL3之寬度無須與配線HL1之寬度或配線HL2之寬度相同，亦可細，又可粗。又，配線HL3亦可存在複數。
(實施形態4)
<記憶體胞之等價電路>
圖21係顯示雙埠SRAM之記憶體胞之等價電路圖。如圖21所示，雙埠SRAM具有一對互補性位元線(ABL、/ABL)、一對互補性位元線(BBL、/BBL)、2條字元線AWL及字元線BWL。且，雙埠SRAM之記憶體胞係藉由一對驅動用MISFET(Qd1、Qd2)、一對負載用MISFET(Qp1、Qp2)、一對傳送用MISFET(Qt1A、Qt2A)及一對傳送用MISFET(Qt1A、Qt2A)構成。驅動用MISFET(Qd1、Qd2)及傳送用MISFET(Qt1A、Qt2A、Qt1B、Qt2B)係以n通道型MISFET構成，負載用MISFET(Qp1、Qp2)係以p通道型MISFET構成。
如此般構成之雙埠SRAM設置有2個用於資料之輸入輸出之信號之出入口(埠)，即使自一者之埠讀取資料，亦可同時自另一者之埠寫入資料，具有可高速進行資料處理之優點。
<記憶體胞之佈局構成>
圖22係顯示記憶體胞之佈局構成之俯視圖。尤其，圖22(a)係顯示半導體基板內與第0配線層之佈局構成之俯視圖，圖22(b)係顯示第1配線層~第3配線層之佈局構成之俯視圖。另，於SRAM之記憶體胞中，亦存在第4配線層及第5配線層，但該等配線層省略了以下所示之說明書之記載及圖式中之圖示。
SRAM之記憶體胞例如圖22(a)所示，包含形成於半導體基板之一對驅動用MISFET(Qd1、Qd2)、一對負載用MISFET(Qp1、Qp2)、一對傳送用MISFET(Qt1A、Qt2A)及一對傳送用MISFET(Qt1B、Qt2B)之 8個電晶體(FINFET)。此時，一對驅動用MISFET(Qd1、Qd2)、一對傳送用MISFET(Qt1A、Qt2A)及一對傳送用MISFET(Qt1B、Qt2B)包含n通道型MISFET，一對負載用MISFET(Qp1、Qp2)包含p通道型MISFET。
又，如圖22(a)所示，於半導體基板上，形成有包含正上方配線PO與基板上配線OD之第0配線層，且藉由將正上方配線PO與基板上配線OD電性連接，而於第0配線層形成配線網路。如以上所述，佈局構成半導體基板內與第0配線層。
接著，使用圖22(b)，對第1配線層~第3配線層之佈局構成進行說明。如圖22(b)所示，於配置於第1配線層之複數之配線L1，例如包含電源線VSS、電源線VDD、位元線(ABL、BBL)、及互補位元線(/ABL、/BBL)。且，該等配線係彼此排列配置於y方向，且分別沿x方向延伸。且，如圖22(b)所示，於配置於第2配線層之配線L2，包含排列於x方向，且沿y方向延伸之字元線AWL與字元線BWL。進而，於配置於第3配線層之配線L3，例如包含輔助線AL1與輔助線AL2，該等配線係彼此排列配置於x方向，且分別沿y方向延伸。此處，字元線AWL與輔助線AL2係電性連接，且，字元線BWL與輔助線AL1係電性連接，於俯視時，輔助線AL1與輔助線AL2相互錯位配置。如以上所述，佈局構成第1配線層~第3配線層。
<記憶體胞之剖面構成>
其次，圖23係以圖22(b)之A-A線切斷之剖視圖。於圖23中，於半導體基板1S內形成有擴散層，另一方面，於半導體基板1S上，配置有閘極電極GE與基板上配線OD，且以覆蓋閘極電極GE及基板上配線OD之方式形成有接觸層間絕緣膜CIL。且，於接觸層間絕緣膜CIL，形成有插塞PLG1及電源線VSS，例如，基板上配線OD與電源線VSS係以插塞PLG1電性連接。接著，於包含電源線VSS上之接觸層間絕 緣膜CIL上，形成有層間絕緣膜IL1，於該層間絕緣膜IL1形成有字元線AWL與字元線BWL。
其次，於包含字元線AWL上及字元線BWL上之層間絕緣膜IL1上，形成有層間絕緣膜IL2，於層間絕緣膜IL2形成有輔助線AL1與插塞PLG3。且，字元線BWL與輔助線AL1係以插塞PLG3電性連接。
圖24係以圖22(b)之B-B線切斷之剖視圖。如圖24所示，於半導體基板1S上形成有鰭片FIN與閘極電極GE，且以覆蓋閘極電極GE之方式形成有接觸層間絕緣膜CIL。且，於接觸層間絕緣膜CIL形成有複數之配線L1。
接著，於包含複數之配線L1上之接觸層間絕緣膜CIL上，形成有層間絕緣膜IL1，於該層間絕緣膜IL1形成有字元線AWL。且，於包含字元線AWL上之層間絕緣膜IL1上，形成有層間絕緣膜IL2，於該層間絕緣膜IL2形成有複數之插塞PLG3與輔助線AL2。此時，字元線AWL與輔助線AL2係以複數之插塞PLG3電性連接。
<實施形態4之特徵>
於本實施形態4中，以具備複數個進行資訊之寫入或讀取之埠之雙埠SRAM之記憶體胞為前提。且，本實施形態4之特徵點在於，例如圖22所示，具有與字元線AWL電性連接之輔助線AL2、及與字元線BWL電性連接之輔助線AL1，且於俯視時，輔助線AL1與輔助線AL2相互錯位配置之點。
藉此，首先，於本實施形態4中，因設置有與字元線AWL電性連接之輔助線AL2，故可謀求字元線AWL之低電阻化。同樣，於本實施形態4中，因設置有與字元線BWL電性連接之輔助線AL1，故可謀求字元線BWL之低電阻化。因此，於本實施形態4中，可謀求存在於雙埠SRAM之記憶體胞之2條字元線AWL及字元線BWL之各者之低電阻化。此處，雙埠SRAM自身因可利用2個埠同時進行讀取動作及寫入 動作，故有可高速進行資料處理之優點。根據此種情況，本實施形態4之雙埠SRAM亦可獲得上述之優點，再者，根據本實施形態4，可謀求2條字元線AWL及字元線BWL之各者之低電阻化，故藉此可實現更進一步之高速動作。
此處，根據謀求2條字元線AWL及字元線BWL之各者之低電阻化之觀點，可認為期望跨越字元線AWL上使輔助線AL2完全延伸，且跨越字元線BWL上使輔助線AL1完全延伸。關於該點，於本實施形態4中，並未如此般構成，例如圖22(b)所示，於俯視時，將輔助線AL1與輔助線AL2相互錯位配置。這是因為以下所示之理由。即，認為雙埠SRAM因利用2個埠同時進行讀取動作及寫入動作，故彼此相鄰之2條字元線AWL及字元線BWL同時被施加電壓。該情形時，於與彼此相鄰之2條字元線AWL及字元線BWL之間產生串擾。即，於俯視時，未將輔助線AL1與輔助線AL2相互錯位配置之情形時，於與彼此相鄰之2條字元線AWL及字元線BWL之間產生串擾，且於輔助線AL1與輔助線AL2之間亦產生串擾。其結果，雙埠SRAM之動作可靠性降低。因此，於本實施形態4中，具有與字元線AWL電性連接之輔助線AL2、及與字元線BWL電性連接之輔助線AL1，且於俯視時，將輔助線AL1與輔助線AL2相互錯位配置。其結果，根據本實施形態4，藉由輔助線AL1及輔助線AL2之存在，可謀求字元線AWL及字元線BWL之各者之低電阻化，且藉由將輔助線AL1與輔助線AL2相互錯位配置，可抑制輔助線AL1與輔助線AL2之間之串擾。
根據以上情況，根據本實施形態4之雙埠SRAM，可抑制由串擾引起之動作可靠性之降低，且實現由2條字元線(AWL、BWL)之低電阻化引起之高速動作。
以上，基於其實施形態具體說明由本發明者完成之發明，但本發明並未限定於上述實施形態，當然可於不脫離其主旨之範圍內進行 各種變更。
1S‧‧‧半導體基板
AL‧‧‧輔助線
CIL‧‧‧接觸層間絕緣膜
DL‧‧‧擴散層
GE2‧‧‧閘極電極
GE4‧‧‧閘極電極
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
L1‧‧‧配線
L2‧‧‧配線
L3‧‧‧配線
OD‧‧‧基板上配線
PLG1‧‧‧插塞
PLG2‧‧‧插塞
PLG3A‧‧‧插塞
PLG3B‧‧‧插塞
VL2‧‧‧電源線
VL3‧‧‧電源線
VSS‧‧‧電源線
WL‧‧‧字元線

Claims (15)

  1. 一種半導體裝置，其包含形成有記憶資訊之記憶體胞之記憶體胞形成區域；且於上述記憶體胞形成區域，形成有：半導體基板；FINFET，其包含形成於上述半導體基板上之閘極電極；最下層配線層，其包含與上述閘極電極上相接之正上方配線與形成於上述半導體基板上之基板上配線；第1配線層，其形成於上述最下層配線層之上方；第2配線層，其形成於上述第1配線層之上方，且包含第1字元線；及第3配線層，其形成於上述第2配線層之上方，且包含第1配線；且於上述最下層配線層內，電性連接上述正上方配線與上述基板上配線。
  2. 如請求項1之半導體裝置，其中上述第1字元線與上述第1配線係電性連接。
  3. 如請求項2之半導體裝置，其中上述第1字元線與上述第1配線係藉由複數之插塞而電性連接。
  4. 如請求項1之半導體裝置，其中於俯視時，上述第1字元線與上述第1配線重合。
  5. 如請求項1之半導體裝置，其中上述第2配線層包含第1電源線；且上述第1電源線與上述第1配線係電性連接。
  6. 如請求項5之半導體裝置，其中上述第1電源線與上述第1配線係藉由複數之插塞而電性連接。
  7. 如請求項1之半導體裝置，其中包含形成有控制上述記憶體胞之周邊電路之周邊電路形成區域；且上述周邊電路形成區域之上述第2配線層包含第1信號配線；上述周邊電路形成區域之上述第3配線層包含於俯視時與上述第1信號配線交叉之第2信號配線。
  8. 如請求項7之半導體裝置，其中上述周邊電路形成區域之上述最下層配線層包含沿與上述第1字元線並排之方向延伸之複數之配線。
  9. 如請求項7之半導體裝置，其中上述第1信號配線與上述第2信號配線係電性連接。
  10. 如請求項1之半導體裝置，其中上述第3配線層包含：上述第1配線，其與上述第1字元線並排；第2配線，其與上述第1配線配置於一直線上；及第3配線，其於俯視時與上述第1字元線交叉；且上述第1配線之第1端部與上述第2配線之第2端部係於俯視時彼此隔開而對向配置；上述第3配線係於俯視時通過上述第1配線之上述第1端部與上述第2配線之上述第2端部之間，沿與上述第1字元線交叉之方向延伸。
  11. 如請求項10之半導體裝置，其中上述第3配線之寬度大於上述第1配線之寬度及上述第2配線之 寬度。
  12. 如請求項1之半導體裝置，其中上述記憶體胞包含複數之上述FINFET；且複數之上述FINFET構成SRAM之記憶體胞。
  13. 如請求項12之半導體裝置，其中上述記憶體胞包含複數個進行資訊之寫入或讀取之埠；上述第2配線層包含相互並排之上述第1字元線與第2字元線；上述第3配線層包含上述第1配線與第4配線；上述第1字元線與上述第1配線係電性連接，且於俯視時重合；上述第2字元線與上述第4配線係電性連接，且於俯視時重合；於俯視時，上述第1配線與上述第4配線係相互錯位配置。
  14. 一種半導體裝置，其包含記憶資訊之記憶體胞；且上述記憶體胞包含：第1負載用電晶體，其具有第1閘極電極；第1驅動用電晶體，其與上述第1負載用電晶體串聯連接，且具有與上述第1負載用電晶體之上述第1閘極電極電性連接之第2閘極電極；第2負載用電晶體，其具有第3閘極電極；第2驅動用電晶體，其與上述第2負載用電晶體串聯連接，且具有與上述第2負載用電晶體之上述第3閘極電極電性連接之第4閘極電極；第1傳送用電晶體，其設置於上述第1負載用電晶體與上述第1驅動用電晶體之第1連接節點、與位元線之間；及第2傳送用電晶體，其設置於上述第2負載用電晶體與上述第2 驅動用電晶體之第2連接節點、與互補位元線之間；且上述第1連接節點與上述第3閘極電極及上述第4閘極電極電性連接；上述第2連接節點與上述第1閘極電極及上述第2閘極電極電性連接；上述第1負載用電晶體、上述第1驅動用電晶體、上述第2負載用電晶體、上述第2驅動用電晶體、上述第1傳送用電晶體及上述第2傳送用電晶體之各者係由FINFET形成；且該半導體裝置於形成有上述記憶體胞之記憶體胞形成區域，形成有：半導體基板；複數之上述FINFET，其等形成於上述半導體基板上；最下層配線層，其包含與複數之上述FINFET所含之第1FINFET之閘極電極上相接之正上方配線與形成於上述半導體基板上之基板上配線；第1配線層，其形成於上述最下層配線層之上方；第2配線層，其形成於上述第1配線層之上方，且包含第1字元線；及第3配線層，其形成於上述第2配線層之上方，且包含第1配線；且於上述最下層配線層內，電性連接上述正上方配線與上述基板上配線。
  15. 如請求項14之半導體裝置，其中上述第1字元線與上述第1配線係電性連接或於俯視時重合。
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