KR20160031933A - 수직형 전면게이트 mosfet를 갖는 sram 셀 - Google Patents

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Abstract

본 발명의 정적 랜덤 액세스 메모리(SRAM) 셀은 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀업 트랜지스터와 함께 교차 래치된 인버터를 형성하는 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스게이트 트랜지스터를 포함한다. 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 그리고 제1 및 제2 패스게이트 트랜지스터의 각각은 제1 소스/드레인 영역으로서의 하부판과, 이 하부판 위의 채널과, 제2 소스/드레인 영역으로서의 상부판을 포함한다. 제1 풀다운 트랜지스터의 하부판과 제1 패스게이트 트랜지스터의 하부판 모두의 역할을 하는 제1의 격리된 활성 영역이 SRAM 셀에 있다. 제2 풀다운 트랜지스터의 하부판과 제2 패스게이트 트랜지스터의 하부판 모두의 역할을 하는 제2의 격리된 활성 영역이 SRAM 셀에 있다.

Description

수직형 전면게이트 MOSFET를 갖는 SRAM 셀{SRAM cells with vertical gate-all-round MOSFETs}
본 발명은, 수직형 전면게이트 MOSFET를 갖는 SRAM 셀에 관한 것이다.
정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory)가 집적회로에 널리 사용된다. SRAM 셀은 리프레시(refreshing)의 필요없이 데이터를 보존할 수 있는 유리한 특징을 갖는다. 집적회로의 속도에 대한 요구의 증가로, SRAM 셀의 읽기 속도와 쓰기 속도도 또한 더욱 중요해지고 있다. 또한, 고속 SRAM 셀의 경우에는, SRAM 내의 금속-산화물-반도체 전계효과 트랜지스터(MOSFET)의 기생 용량을 매우 낮게 해야 한다.
본 발명의 일부 실시예에 따르면, SRAM 셀은 제1 및 제2 풀업 트랜지스터와, 이들 제1 및 제2 풀업 트랜지스터와 함께 교차 래치된 인버터를 형성하는 제1 및 제2 풀다운 트랜지스터와, 제1 및 제2 패스게이트 트랜지스터를 포함한다. 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 그리고 제1 및 제2 패스게이트 트랜지스터의 각각은 제1 소스/드레인 영역으로서의 하부판과, 하부판 위의 채널과, 제2 소스/드레인 영역으로서의 상부판을 포함한다. 제1의 격리된 활성 영역이 SRAM 셀 내에 있으며 제1 풀다운 트랜지스터의 하부판 및 제1 패스게이트 트랜지스터의 하부판의 역할을 한다. 제2의 격리된 활성 영역이 SRAM 셀 내에 있으며, 제2 풀다운 트랜지스터의 하부판과 제2 패스게이트 트랜지스터의 하부판의 역할을 한다.
본 발명의 다른 실시예에 따르면, SRAM 셀은 서로 대향하고 있는 제1 경계선 및 제2 경계선, 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터, 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터와 함께 교차 래치된 인버터를 형성하는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터, 그리고 제1 패스게이트 트랜지스터 및 제2 패스게이트 트랜지스터를 포함한다. 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스게이트 트랜지스터의 각각은, 제1 소스/드레인으로서의 하부판과, 하부판 위의 채널과, 제2 소스/드레인 영역으로서의 상부판을 포함한다. 연속 활성 영역은 제1 경계선에서 제2 경계선으로 전개(연장)되는데, 이 연속 활성 영역은 제1 풀업 트랜지스터의 하부판과 제2 풀업 트랜지스터의 하부판 모두의 역할을 하며, SRAM 셀의 CVdd 전력 노드의 역할을 한다.
본 발명의 또 다른 실시예에 따르면, SRAM 셀은 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀업 트랜지스터와 함께 교차 래치된 인버터를 형성하는 제1 및 제2 풀다운 트랜지스터, 그리고 제1 및 제2 패스게이트 트랜지스터를 포함한다. 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스게이트 트랜지스터의 각각은, 제1 소스/드레인으로서의 하부판과, 하부판 위의 채널과, 제2 소스/드레인 영역으로서의 상부판을 포함한다. 제1의 격리된 활성 영역이 SRAM 셀 내에 있으며 제1 풀업 트랜지스터의 하부판 및 제1 패스게이트 트랜지스터의 하부판의 역할을 한다. 제2의 격리된 활성 영역은 SRAM 셀 내에 있으며, 제2 풀업 트랜지스터의 하부판과 제2 패스게이트 트랜지스터의 하부판의 역할을 한다.
본 발명의 실시예들은 몇 가지 유리한 특징을 갖는다. SRAM 셀에 VGAA 트랜지스터를 채용함으로써, SRAM 셀의 크기를 SRAM 셀 내 트랜지스터의 포화 전류를 희생하지 않고도 감소시킬 수 있다. OD 영역을, CVdd 또는 CVss 도체와 트랜지스터 PU-1 및 PU-2(또는 PD-1과 PD-2)의 공통 소스 영역으로 사용할 수 있다.
다음의 상세한 설명과 첨부 도면으로부터, 본 발명의 특징들은 최상으로 이해될 것이다. 업계의 표준 관행에 따라 여러 특징형태들을 그 축척에 맞게 도시하지 않았음을 주의해야 한다. 실제로, 설명의 명확성을 위해 각종 특징형태들의 치수를 임의로 늘이거나 줄일 수 있다.
도 1 및 도 2는 일부 실시예에 따른, N형 패스게이트 트랜지스터를 포함하는 정적 랜덤 액세스 메모리(SRAM) 셀의 회로도이다.
도 3은 일부 실시예에 따른 N형 및 P형의 수직형 전면게이트(VGAA) 트랜지스터의 단면도이다.
도 4는 일부 실시예에 따른 VGAA 트랜지스터의 여러 층 및 각 층의 특징형태를 나타내는 개략적인 단면도를 도시한다.
도 5는 일부 실시예에 따른 SRAM 셀의 예시적인 레이아웃이다.
도 6은 다양한 실시예에 따른, SRAM 셀 배열 및 이에 상응하는 활성 영역을 도시한다.
도 7 내지 도 12는 예시적인 실시예에 따른 SRAM 셀의 레이아웃이다.
도 13 및 도 14는 일부 실시예에 따른, P형 패스게이트 트랜지스터를 포함하는 정적 랜덤 액세스 메모리(SRAM) 셀의 회로도이다.
도 15는 일부 실시예에 따른, P형 패스게이트 트랜지스터를 포함하는 SRAM 셀의 예시적인 레이아웃이다.
도 16은 일부 실시예에 따른, P형 패스게이트 트랜지스터를 포함하는 SRAM 셀 배열 및 이에 상응하는 활성 영역을 도시한다.
도 17은 일부 실시예에 따른, P형 패스게이트 트랜지스터를 포함하는 SRAM 셀의 레이아웃이다.
이하의 설명에서는 본 발명의 다양한 특징을 구현하기 위한 많은 다양한 실시예 또는 예시를 제시한다. 본 발명을 간략화하기 위해 이하에서는 특정의 부품 및 구성의 예를 설명한다. 이들은 물론, 단지 예시일 뿐이며 제한의 목적으로 의도된 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징형태(feature) 위에 제1 특징형태를 형성한다고 하면, 여기에는, 제1 및 제2 특징형태들이 직접 접촉되도록 형성하는 실시예들이 포함될 수도 있고, 제1 및 제2 특징형태가 직접 접촉하지 않도록 추가적인 특징형태들을 제1 및 제2 특징형태 사이에 형성할 수 있는 실시예들이 포함될 수도 있다. 또한, 본 설명에서는 각 예에서 참조 번호 및/또는 문자를 반복 사용할 수 있다. 이러한 반복 사용은 단순성 및 명료성을 위한 것이며, 그 자체가, 다양한 실시예 및/또는 구성들 간의 관계성을 나타내는 것은 아니다.
또한, 도면에 도시한 하나의 요소 또는 특징형태와 다른 요소(들) 또는 특징형태(들) 간의 관계를 설명하는 데 있어서의 편의를 위해 본원에서는 예컨대, "아래(underlying, below)", "하부(lower)", "위(overlying)", "상부(upper)" 등과 같은 상대적 공간상 용어가 사용될 수 있다. 이러한 상대적 공간상 용어들은 도면에 묘사된 방향뿐만 아니라, 사용하거나 운용하는 장치의 다른 방향도 포함하는 것으로 의도된 것이다. 장치는 다른 방향을 향할 수도 있고(90도 또는 다른 방향으로 회전), 본원에 사용한 상대적 공간상 표현을 그에 상응하도록 해석할 수도 있다.
다양한 예시적인 실시예에 따르면, 수직형 전면게이트(VGAA: vertical gate-all-around) 트랜지스터들을 포함하는 정적 랜덤 액세스 메모리(SRAM) 셀이 제공된다. 실시예들의 일부 변형예에 대해서도 논의할 것이다. 다양한 장면 및 예시적인 실시예 전반에 걸쳐서, 동일한 구성요소를 지칭하기 위해서 동일한 참조 번호를 사용한다.
도 1은 일부 실시예에 따른 SRAM 셀(10)의 회로도를 도시한다. SRAM 셀(10)은 패스게이트(pass-gate) 트랜지스터 PG-1 및 PG-2를 포함하고, P형 금속-산화물-반도체(PMOS) 트랜지스터인 풀업(pull-up) 트랜지스터 PU-1 및 PU-2와, N형 금속-산화물-반도체(NMOS) 트랜지스터인 풀다운(pull-down) 트랜지스터 PD-1과 PD-2를 포함한다. 패스게이트 트랜지스터 PG-1 및 PG-2는 일부 실시예에 따르면 N형 트랜지스터이다. 패스게이트 트랜지스터 PG-1 및 PG-2의 게이트 단자는, SRAM 셀(10)이 선택되었는지 여부를 판정하는 워드라인 WL에 연결되어 있고, 이에 의해 제어된다. 풀업 트랜지스터 PU-1 및 PU-2와 풀다운 트랜지스터 PD-1 및 PD-2로 형성된 래치(latch)는 비트를 저장하는데, 비트의 상보 값(complementary value)은 저장 노드 110 및 저장 노드 112에 저장된다. 저장된 비트는 비트라인(BL) 및 비트라인바(BLB)를 통해 SRAM 셀(10)에 쓰여지거나 이로부터 읽힐 수 있다. 여기서 BL과 BLB는 상보 비트라인 신호를 전달할 수 있다. SRAM 셀(10)은 (+)의 전력공급 노드 CVdd를 통해 (+)의 전력공급 전압(이도 또한 CVdd로 표시함)을 공급받는다. SRAM 셀(10)은 또한, 전력공급 노드/전압 CVss에 연결되는데, 이 노드는 전기 접지일 수 있다.
풀업 트랜지스터 PU-1 및 PU-2의 소스 단자는 전력공급 전압/노드 CVdd에 연결된다. 풀다운 트랜지스터 PD-1과 PD-2의 소스 단자는 전력공급 전압/노드 CVss에 연결된다. 트랜지스터 PU-1과 PD-1의 게이트 단자는 트랜지스터 PU-2 및 PD-2의 드레인 단자에 연결되는데, 이 연결 노드는 저장 노드 112이다. 트랜지스터 PU-2 및 PD-2의 게이트 단자는 트랜지스터 PU-1과 PD-1의 드레인 단자에 연결되는데, 이 연결 노드는 저장 노드 110이 된다. 패스게이트 트랜지스터 PG-1의 소스 영역은 비트라인 노드에서 비트라인 BL에 연결되고, 패스게이트 트랜지스터 PG-1의 드레인 영역은 저장 노드 110에 연결된다. 패스게이트 트랜지스터 PG-2의 소스 영역은 비트라인 노드에서 비트라인바 BLB에 연결되고, 패스게이트 트랜지스터 PG-2의 드레인 영역은 저장 노드 112에 연결된다.
도 2는 SRAM 셀(10)의 다른 회로도를 도시한다. 여기서, 도 1의 트랜지스터 PU-1과 PD-1는 제1 인버터 Inverter-1로 나타내었고, 트랜지스터 PU-2 및 PD-2는 제2 인버터 Inverter-2로 나타내었다. 제1 인버터 Inverter-1의 출력은 트랜지스터 PG-1 및 제2 인버터 Inverter-2의 입력에 연결된다. 제2 인버터 Inverter-2의 출력은 트랜지스터 PG-2 및 제1 인버터 Inverter-1의 입력에 연결된다.
도 3은 일부 실시예에 따른 P형 VGAA 트랜지스터(14A) 및 N형 VGAA 트랜지스터(14B)를 포함하는 예시 VGAA 트랜지스터의 단면도를 도시한다. VGAA 트랜지스터(14A 및 14B)는 수직형 채널을 가지고 있으며, 게이트 유전체 및 게이트 전극이 각각의 수직형 채널을 둘러싸는 완전한 링 구조를 형성하고 있다. 또한, VGAA 트랜지스터에서, 소스/드레인 영역 중 하나는 각각의 채널 위에 있으며, 소스/드레인 영역 중 다른 하나는 각각의 채널 아래에 있다. 얕은 트렌치 격리(STI: Shallow Trench Isolation) 영역(11)이, 반도체 영역의 일부분(예컨대, N형 웰(well)(22A), P형 웰(22B), 및/또는 반도체 기판(20))을 활성 영역(active region)(이를 또한, OD 영역이라고 함)으로 정의하고 있다. 일부 실시예에서, OD 영역은 STI 영역(11)의 하부면보다 높이 있다. 예를 들어, 도 3에는 활성 영역 15(즉, 15A 및 15B)가 도시되어 있다. VGAA 트랜지스터(14A 및 14B)는 각각, 활성 영역(15A 및 15B)에 기초하여 형성된다.
P형 VGAA 트랜지스터(14A)는 N형 웰(22A)에 접하거나 그 위에 있는 제1 소스/드레인(P+) 영역(26A)과, P+ 소스/드레인 영역(26A) 위에 있는 실리사이드 영역(28A)을 포함한다. P+ 영역(26A)과 실리사이드 영역(28A)을 함께 트랜지스터의 하부판(bottom plate)(14A)이라고 부른다. 일부 실시예에서는, P+ 영역일 수 있는 소스/드레인 확장 영역(30A)이 소스/드레인 영역(26A) 위에 형성된다. 명세서 전체적으로, 소스/드레인 확장 영역을 또한, 저농도 도핑된 드레인(LDD: lightly-doped drain) 영역이라고 부르겠지만, 이 영역은 저농도 도핑(예를 들면, 약 1E17 /cm3보다 낮은 도핑 농도. 이를 "P-"로 나타냄)일 수도 있고, 고농도 도핑(예를 들면, 약 1E21 /cm3보다 높은 도핑 농도. 이를 "P+"로 표시함)일 수도 있고, 중등 농도 도핑(예를 들면, 약 1E17 /cm3 내지 약 1E21 /cm3의 도핑 농도. 이를 "P"로 표시 함)일 수도 있다. 채널 영역(32A)은 n형 반도체 영역인데, 이는 소스/드레인 확장 영역(30A) 위에 형성된 수직형 채널이다. 게이트 유전체(34A)는 채널 영역(32A)을 둘러싸며, 실리콘 산화물, 실리콘 질화물, 높은 k값의 유전 물질(들), 이들의 조합, 또는 이들의 다중 층으로 형성될 수 있다. 게이트 전극(36A)은 게이트 유전체(34A)를 둘러싸도록 형성되는데, 이는 폴리실리콘(다결정 실리콘), 또는 그 밖의 금속·금속 합금·금속 실리사이드 등의 도전성 재료로 형성될 수 있다. LDD 영역(40A)이 채널 영역(32A) 위에 형성된다. 상부판(44A)이 LDD 영역(40A) 위에 형성되는데, 이 상부판은 폴리실리콘, 실리사이드, 금속, 금속 합금 등으로 형성된 도전 층이다. 상부판(44A)은 VGAA 트랜지스터(14A)의 제2 소스/드레인 영역으로 작용한다.
N형 VGAA 트랜지스터(14B)는 P형 웰(22B)에 접하거나 그 위에 있는 제1 소스/드레인(N+) 영역(26B)과, N+ 소스/드레인 영역(26B) 위에 있는 실리사이드 영역(28B)을 포함한다. N+ 영역(26B)과 실리사이드 영역(28B)을 함께 트랜지스터(14B)의 하부판이라고 부른다. 일부 실시예에서는, N+ 영역, N 영역, 또는 N- 영역일 수 있는 소스/드레인 확장 영역(30B)이 소스/드레인 영역(26B) 위에 형성된다. 채널 영역(32B)은 p형 반도체 영역인데, 이는 소스/드레인 확장 영역(30B) 위에 형성된 수직형 채널이다. 게이트 유전체(34B)는 채널 영역(32B)을 둘러싸고 있다. 게이트 전극(36B)은 게이트 유전체(34B)를 둘러싸도록 형성되는데, 이는 폴리실리콘, 또는 그 밖에 금속·금속 합금·금속 실리사이드 등의 도전성 재료로 형성될 수 있다. N+/N/N- 의 LDD 영역(40B)이 채널 영역(32B) 위에 형성된다. 상부판(44B)이 LDD 영역(40B) 위에 형성되는데, 이 상부판은 폴리실리콘, 실리사이드, 금속, 금속 합금 등으로 형성된 도전 층이다. 상부판(44B)은 VGAA 트랜지스터(14B)의 제2 소스/드레인 영역으로 작용한다.
상부판 접촉부(48)(예컨대, 48A와 48B)가 각각, 상부판(44A, 44B) 위에 형성되어 전기적으로 연결된다. OD 접촉부(46A 및 46B)는 각각, 하부판(소스/드레인 영역)(28A/26A 및 28B/26B)에 연결된다. VGAA 트랜지스터(14A 및 14B)는, 다수의 유전층을 포함할 수 있는 유전층(12) 내에 형성된다. 본 발명의 실시예에서, 트랜지스터 PG-1, PG-2, PU-1, PU-2, PD-1, PD-2(도 5)는 도 3에 도시된 구조를 취할 수 있다.
VGAA 트랜지스터(14A 및 14B)에 연결된 상호 연결 구조는 제1층(via-1) 비아(50)를 포함할 수 있다. 제1층 금속 선/패드(52)(M1 선/패드라 함)가 via-1 비아(50) 위에 있으며 이에 연결된다. 제2층 비아(via-2)(54)가 M1 선/패드(52) 위에 있으며 이에 연결된다. 제2층 금속 선/패드(52)(M2 선/패드라 함)가 via-2 비아(54) 위에 있으며 이에 연결된다. 명세서 전체적으로, 각 비아 및 금속 선/패드를 추가로 지칭하기 위하여, 참조 번호 50, 52, 54, 56 다음에 기호를 붙이고 그 다음에 숫자를 붙이기로 한다.
도 4는 본 명세서에 설명된 특징형태들 및 각 층들을 개략적으로 나타낸다. 도 4의 특징형태는 또한 도 3의 특징형태에 상응한다. 각 층에는 하나 이상의 유전층과, 그 내부에 형성된 도전체가 포함된다. 동일한 층에 있는 도전체는, 서로 실질적으로 수평인 상부 표면과, 서로 실질적으로 수평인 하부 표면의 형태를 취할 수 있으며, 동시에 형성될 수 있다. 예를 들어, OD(활성 영역)(15)(15A 및 15B를 포함)가 위치하는 OD층이 있다. "접촉층"이 OD 층 위에 있는데, 이 접촉층에는 접촉 플러그가 형성된다. 접촉층의 특징형태에는 OD 접촉부(예컨대, 도 3에의 46A와 46B), 상부판 접촉부(예컨대, 도 3에서의 48A와 48B), 게이트 접촉부(예컨대, 도 4에서의 58), 버티드 접촉부(butted contact)(예컨대, 도 4에서의 49)가 포함된다. 접촉층 위에는 via-1 층, M1 층, via-2 층, 및 M2 층이 있다. 이하에서 각 층의 특징형태를 설명할 때에, 해당 층에 대해서는 도 3 및 도 4에 나타낸 명칭 및 참조 번호를 통해서 참조할 수 있다. 명세서 전체적으로, 특징형태들의 참조 번호는 도 3과 도 4에 나타낸 참조 번호 다음에 붙은 "-" 기호와 숫자를 통해 참조할 수 있다. 예를 들어, 특징형태가 52-숫자로 표시된 경우에, 이는 M1 층에서의 한 특징형태를 나타내는 것이다. 특징형태가 15-숫자로 표시된 경우에, 이는 활성 영역의 한 특징형태를 나타내는 것이다.
도 4에는 또한, 게이트 전극 상에 한 쪽 하부면이 있고, 활성 영역(예컨대, N+ 영역, P+ 영역, 또는 각각의 상부 실리사이드 영역(도시하지 않았음)) 위에 다른 하부면이 있는 버티드 접촉부(49)가 있다. 또한, 게이트 접촉부(58)도 도시되어 있다. 도 4에 도시된 예시 실시예에서, 게이트 접촉부(58)는, 두 VGAA 트랜지스터에 의해 공유되는 게이트 전극 위에 형성되어 이와 전기적으로 연결된다.
도 5는 일부 예시적인 실시예에 따른 SRAM 셀(10)의 레이아웃을 도시한다. SRAM 셀(10)의 외측 경계선(10A, 10B, 10C, 10D)이 사각형을 이루고 있는데, 이를 점선으로 도시하였다. SRAM 셀(10)은 N형 웰(22A)과, 이 N형 웰(22A)의 양측에 있는 두 개의 P형 웰(22B)을 포함한다. SRAM 셀(10)은 도 4에서와 같이 "OD 층"에 있는 활성 영역인 OD(15)(15-1, 15-2, 15-3)를 포함한다. 일부 실시예에서 SRAM 셀(10)에는 OD(15-1, 15-2, 및 15-3) 이외에 추가적인 OD는 없다. OD(15-1, 15-2)의 각각은, 완전히 SRAM 셀(10) 안에 있는 OD이다. 예를 들어, OD(15-1, 15-2)의 각각은 SRAM 셀(10)의 경계선(10A, 10B, 10C, 10D)로부터 떨어져 있고, STI 영역(11)에 의해 완전하게 둘러싸여 있다. 따라서, OD(15-1, 15-2)의 각각은, SRAM 셀(10)의 내부 및/또는 외부에 있는 다른 모든 OD로부터 격리되어 있다.
한편, OD 영역 15-3은 경계선 10A로부터 그 반대쪽 경계선 10B로 전개되어 있는 연속 OD이다. 경계선 10A 및 10B가 인접 SRAM 셀들의 경계선에 접촉되어 있는 경우, 이 OD 영역(15-3)은 이웃하는 SRAM 셀들의 연속 OD에 연결될 것이다. 따라서, 본 발명에서의 OD는 종래의 SRAM 셀 내의 OD와 다르다. 기존의 SRAM 셀의 OD는 각 SRAM 셀 내에 네 개의 OD를 포함하는데, 각 OD는 SRAM 셀의 경계선까지 전개(연장)되고 이웃하는 SRAM 셀의 OD와 연결된다. OD 영역 15-3은 (+) 전력공급 전압 CVdd를 전달하는 전력 레일로서 사용되고, 또한, 트랜지스터 PU-1 및 PU-2의 소스 영역의 역할을 한다.
SRAM 셀(10)은 트랜지스터 PG-1, PG-2, PU-1, PU-2, PD-1, PD-2를 포함하는데, 이들 트랜지스터의 채널 영역을 동그라미로 나타내었다. 동그라미는 일부 실시예에 따른 트랜지스터(도 3의 32A 및 32B 참조)의 채널 영역의 평면도 형상을 나타내는데, 이들 채널 영역은 나노와이어일 수 있다. 채널 영역의 평면 형상은 직사각형, 육각형, 삼각형, 타원 등을 포함한 다른 형상을 가질 수 있지만, 이들에만 한정되지는 않는다. 트랜지스터 PG-1, PG-2, PU-1, PU-2, PD-1, PD-2 각각은, 트랜지스터가 p형 또는 n형 VGAA 트랜지스터인지 여부에 따라, 도 3에 도시된 구조를 가질 수 있다. 따라서, 트랜지스터 PG-1, PG-2, PU-1, PU-2, PD-1, PD-2 각각은, 하부판(및 제1 소스/드레인 영역)으로서 OD를 포함하고, 제2 소스/드레인 영역으로서 상부판을 포함한다.
트랜지스터 PG-1과 PD-1은 OD 영역 15-1 위에 형성되는데, 여기서, OD 영역 15-1은, 트랜지스터 PG-1, PD-1의 드레인 영역(도 3의 영역 28B/26B에 상당함)인 하부판을 형성한다. OD 영역 15-1은 도 1에 나타낸 "저장 노드(110)"의 역할을 하는 트랜지스터 PG-1과 PD-1에 의해 공유된다. 각각의 채널 영역을 둘러싸는 게이트 유전체는 도시되어 있지 않다. 트랜지스터 PG-2와 PD-2는 OD 영역 15-2 위에 형성되는데, 여기서, OD 영역 15-2는, 트랜지스터 PG-2, PD-2의 드레인 영역(도 3의 영역 28A/26A에 상당함)인 하부판을 형성한다. OD 영역 15-2는 도 1에 나타낸 "저장 노드(112)"의 역할을 하는 트랜지스터 PG-2와 PD-2에 의해 공유된다. 각각의 채널 영역을 둘러싸는 게이트 유전체는 도시되어 있지 않다.
게이트 전극 36-1은 트랜지스터 PD-1 및 PU-1에 의해 공유되고, 이들 트랜지스터의 채널 영역을 둘러싸고 있다. 게이트 전극 36-2는 트랜지스터 PD-2 및 PU-2에 의해 공유되고, 이들 트랜지스터의 채널 영역을 둘러싸고 있다. 게이트 전극 36-3은 트랜지스터 PG-1의 채널 영역을 둘러싸며 도시한 것과 같이 워드라인 접촉부에 전기적으로 연결되어 있다. 게이트 전극 36-4는 트랜지스터 PG-2의 채널 영역을 둘러싸며 도시한 것과 같이 다른 워드라인 접촉부에 전기적으로 연결되어 있다.
도 6은 다수의 행과 열을 포함하는 어레이 형태로 배열된 다수 RAM 셀(10)의 레이아웃을 도시하는데, 여기서 이웃하는 SRAM 셀(10)들은 서로 맞닿아 있다. 일부 실시예에 따르면, OD 영역 15-3은 각각 다수의 행을 지나서 전개되어 연속 OD 영역을 형성한다. 그러나 OD 영역들 15-1과 15-2는 각 SRAM 셀 외부의 다른 OD 영역과는 연결되지 않는 격리된 OD 영역이다.
도 7은 본 발명의 다른 실시예에 따른 SRAM 셀(10)의 레이아웃을 도시한다. 이들 실시예는 트랜지스터 PG-1, PG-2, PU-1, PU-2, PD-1, PD-2의 채널 영역이, 길이 L1이 폭 W1보다 훨씬 더 큰 나노막대(nano-bar)인 것을 제외하고는 도 5의 실시예와 유사하다. 길이 L1이 증가하면 채널 폭이 증가하여 2(L1+W1)이 되며, 따라서 트랜지스터의 포화 전류가 높아진다.
도 8은 접촉부 및 상부판(도 4의 "접촉층"과 "상부판"의 특징형태 참조)과 같은 추가적 특징형태가 도 7에 도시된 바와 같은 특징형태에 추가하여 추가로 도시된 것을 제외하고는, 도 7에 도시된 것과 동일한 SRAM 셀(10)의 예시적인 레이아웃을 도시하고 있다. 도 8은 상부판(44-1, 44-2, 44-3, 44-4, 44-5, 44-6)을 도시하고 있는데, 이들은 트랜지스터 PD-1, PD-2, PU-1, PU-2, PG-1, 및 PG-2의 각 상부판이다. 상부판(44-1, 44-2, 44-3, 44-4, 44-5, 및 44-6)의 위치는 도 3의 상부판(44A, 44B)의 위치를 참조하면 찾을 수 있다. 상부판 접촉부(48-1과 48-2)도 또한 도시되어 있는데, 상부판 접촉판(48-1, 48-2)의 위치는 도 3의 상부판(44A, 44B)의 위치를 참조하면 찾을 수 있다. 또한 버티드 접촉부(49-1 및 49-2)도 도시되어 있는데, 이 버티드 접촉부(49-1 및 49-2)의 형상과 위치는 도 4에 도시된 "버티드 접촉부(49)"의 위치를 참조하면 찾을 수 있다.
도 8에 도시된 바와 같이, 버티드 접촉부(49-1)는 트랜지스터 PU-2 및 PD-2의 게이트 전극(36-2)에 OD 영역(15-1)을 연결하는데, 여기서 버티드 접촉부(49-1)의 하부면은 OD 영역(15-1)과 게이트 전극(36-2) 위에 있다. 상부판 접촉부(48-1)는 트랜지스터 PU-1의 상부판(44-3)(드레인)에 버티드 접촉부(49-1)를 추가로 연결한다. 비록 상부판 접촉부(48-1)가 게이트 전극(36-1)의 일부분에 중첩되는 것으로 도시되어 있지만, 상부판 접촉부(48-1)는, 하부의 게이트 전극(36-1)과 상부판 접촉부(48-1)를 분리시키는 상부판(44-3) 위에 위치하며 여기서 멈춰져 있는바, 상부판 접촉부(48-1)가 게이트 전극(36-1)으로부터 물리적으로 그리고 전기적으로 분리되어 있음에 주목해야 한다. 따라서, 버티드 접촉부(49-1)와 상부판 접촉부(48-1)는 함께, 트랜지스터 PG-1, PD-1, PU1의 드레인 영역을 게이트 전극(36-2)에 연결하여 저장 노드(110)(도 1 참조)를 형성한다.
또한, 버티드 접촉부(49-2)는 트랜지스터 PU-1 및 PD-1의 게이트 전극(36-1)에 OD 영역(15-2)을 연결하는데, 여기서 버티드 접촉부(49-2)의 하부면은 OD 영역(15-2)과 게이트 전극(36-1) 위에 있다. 상부판 접촉부(48-2)는 트랜지스터 PU-2의 상부판(44-4)에 버티드 접촉부(49-2)를 추가로 연결한다. 비록 상부판 접촉부(48-2)가 게이트 전극(36-2)의 일부분에 중첩되는 것으로 도시되어 있지만, 상부판 접촉부(48-2)는, 하부의 게이트 전극(36-2)과 상부판 접촉부(48-2)를 분리시키는 상부판(44-4) 위에 위치하며 여기서 멈춰져 있는바, 상부판 접촉부(48-2)가 게이트 전극(36-2)으로부터 물리적으로 그리고 전기적으로 분리되어 있음에 주목해야 한다. 따라서, 버티드 접촉부(49-2)와 상부판 접촉부(48-2)는 함께, 트랜지스터 PG-2, PD-2, PU-2의 드레인 영역을 게이트 전극(36-1)에 연결하여 저장 노드(112)(도 1 참조)를 형성한다.
도 9는 일부 실시예에 따른 SRAM 셀(10)의 레이아웃을 도시한다. 이들 실시예는, 도 8에 도시한 버티드 접촉부 49-1을 게이트 접촉부 58-1과 버티드 접촉부 49-1로 대체한 것을 제외하고는 도 8에 도시된 실시예와 같다. 게이트 접촉부(58-1)는 게이트 전극(36-2) 위에 있다. 버티드 접촉부(49-1)에는 게이트 접촉부(58-1)와 OD 영역(15-1) 위에 접하는 하부면이 있다. 상부판 접촉부(48-1)는 버티드 접촉부(49-1) 위에 접하는 하부면을 추가로 갖는다(도 9에는 도시하지 않았음). 따라서, 버티드 접촉부(49-1), 게이트 접촉부(58-1), 그리고 상부판 접촉부(48-1)는 함께, 트랜지스터 PG-2, PD-2, PU2의 드레인 영역을 게이트 전극(36-1)에 연결하여 저장 노드(110)(도 1 참조)를 형성한다.
마찬가지로, 도 9에 나타낸 것은, 도 8에 도시한 버티드 접촉부 49-2를 게이트 접촉부 58-2와 버티드 접촉부 49-2로 대체한 것이다. 게이트 접촉부(58-1)는 게이트 전극(36-1) 위에 있다. 버티드 접촉부(49-2)에는 게이트 접촉부(58-2)와 OD 영역(15-2) 위에 접하는 하부면이 있다. 상부판 접촉부(48-2)는 버티드 접촉부(49-2) 위에 접하는 하부면을 추가로 갖는다(도 9에는 도시하지 않았음). 따라서, 버티드 접촉부(49-2), 게이트 접촉부(58-2), 그리고 상부판 접촉부(48-2)는 함께, 트랜지스터 PG-1, PD-1, PU1의 드레인 영역을 게이트 전극(36-2)에 연결하여 저장 노드(112)(도 1 참조)를 형성한다.
도 10은 SRAM 셀(10)의 레이아웃 상의 보다 많은 특징형태들을 도시한다. 도 10의 SRAM 셀(10)의 레이아웃은, 명확성을 위해 SRAM 셀(10) 내의 트랜지스터와 게이트 전극을 표시하지 않은 것을 제외하고는 9의 SRAM 셀의 레이아웃과 유사하다. 대신에, 금속 선 및 각각의 비아가 표시되어 있다. 접촉부, 상부판 등, 몇몇 참조 표시를 하지 않은 특징형태들은 이 도 10을 도 7~9와 비교하여 확인할 수 있다. 도 10은 M1 층 금속 선을, 제1 CVss 선은 52-1로, 비트라인 BL은 52-2로, CVdd 선은 52-3으로, 비트라인바 BLB는 52-4로, 그리고 제2 CVss 선은 52-5로 나타내었다. M1 층 금속 선(52-1, 52-2, 52-3, 52-4, 및 52-5)은 제1 방향(열 방향일 수 있음)으로 전개된다. 워드라인(56-1)이 M2 층에 구비되며(도 4 참조), 제2 방향으로(가령, 행 방향으로) 전개된다. 일부 실시예에서, CVss 선(56-2)은 또한 M2 층 특징형태로 제공되는데, 이는 via-2 비아를 통해서 M1 선 52-1 및 52-5에 연결된다. 다른 실시예에서, CVss 선(56-2)은 형성되지 않는다. M2 층 특징형태 및 M1 층 특징형태는 각각, 비아(도면에는 도시하였지만 참조 표시는 하지 않았음)를 통해서 하부의 특징형태에 연결된다.
도 10에 도시된 바와 같이, 워드라인(56-1)은 M1 층 랜딩 패드(landing pad) 52-6 및 52-7에, via-2 비아(54-1 및 54-2)를 통해 연결된다. 랜딩 패드 52-6 및 52-7은 via-1 비아(50) 및 게이트 접촉부(58)를 통해서 하부 게이트 전극에 연결된다. 일부 실시예에서, 랜딩 패드 52-6 및 52-7은 스트립(띠) 형상을 갖는다.
도 11은 다른 실시예에 따른 SRAM 셀(10)의 레이아웃을 도시하는 것으로, 이는 추가 M2 층 특징형태(56-3)가 추가 전력공급 CVss로서 부가되고 행 방향으로 전개되는 것을 제외하고는 도 10의 실시예와 동일하다. 또한, 도 10의 띠 형상의 랜딩 패드(52-6 및 56-7)가, 도 11에 나타낸 것과 같이 사각형 형상으로 변경되었다.
도 12는 또 다른 실시예에 따른 SRAM 셀(10)의 레이아웃을 도시한다. 이들 실시예는 도 10 및 도 11의 M1 층 특징형태가 도 12의 M2 층 특징형태로 이동되고 도 10 및 도 11의 M2 층 특징형태가 도 12의 M1 층으로 이동된 점에서 도 10 및 도 11의 실시예와 다르다. 예를 들어, 도 12는 M2 층 금속선들을, 제1 CVss 선은 56-1'로, 비트라인 BL은 56-2'로, CVdd 선은 56-3'로, 비트라인바 BLB는 56-4'로, 그리고 제2 CVss 선은 56-5'로 나타내고 있다. 이들은 열 방향으로 전개된다. 워드라인 52-1'는 M1 층에 제공되며(도 4 참조), 행 방향으로 전개된다.
SRAM 셀의 패스게이트 트랜지스터는 P형 트랜지스터보다는 N형 트랜지스터를 사용할 수 있다. 도 13 및 도 14는 일부 실시예에 따른 SRAM 셀(10)의 각 회로도를 도시한다. 여기서 패스게이트 트랜지스터 PG-1 및 PG-2는 p형 트랜지스터이며, 이들은 본 발명의 실시예에 따른 VGAA 트랜지스터이다.
도 15는 일부 실시예에 따른 SRAM 셀(10)의 레이아웃을 도시한다. SRAM 셀(10)은 중간에 P형 웰(22B)을 포함하고, 이 P형 웰(22B)의 양측에 있는 N형 웰(22A)을 포함한다. 도 5의 레이아웃과 비교하여, 저장 노드(110)(도 13)의 역할을 하는 동일한 OD 영역(15-1') 위에 트랜지스터 PU-1 및 PG-1이 형성될 수 있도록 트랜지스터 PD-1 및 PU-1의 위치가 뒤바뀌어 있다. 트랜지스터 PD-2 및 PU-2의 위치도 또한 도 5의 레이아웃과 비교하여, 저장 노드(112)(도 13)의 역할을 하는 동일한 OD 영역(15-2') 위에 트랜지스터 PU-2 및 PG-2가 형성될 수 있도록 뒤바뀌어 있다. 연속 OD 영역(15-3')은 전력공급 전압 CVss의 전달에 사용되는 것으로서 트랜지스터 PD-1과 PD-2에 의해 공유되며, 트랜지스터 PD-1과 PD-1의 소스 영역의 역할을 한다. 다시 반복설명하면, 이러한 실시예에서, OD(15-1' 및 15-2')는 SRAM 셀(10)의 경계선(10A, 10B, 10C, 및 10C)으로 전개되지 않는 격리된 OD 영역이다. OD(15-1'과 15-2')의 각각은 완전히 STI 영역(11)으로 둘러싸여 있다. 반면에 OD 영역 15-3'은 SRAM 셀(10)의 경계선(10a 및 10B)까지 연장되어 있다.
도 16은 다수의 행과 열을 포함하는 어레이 형태로 배열된 다수 RAM 셀(10)의 레이아웃을 도시하는데, 여기서 이웃하는 SRAM 셀(10)들은 서로 맞닿아 있다. 일부 실시예에 따르면, OD 영역 15-3'은 다수의 행을 지나서 전개되어 연속 OD 영역을 형성한다. 그러나 OD 영역들 15-1'과 15-2'는 격리된 OD 영역이다.
도 17은 본 발명의 다른 실시예에 따른 SRAM 셀(10)의 레이아웃을 도시한다. 이들 실시예는 트랜지스터 PG-1, PG-2, PU-1, PU-2, PD-1, PD-2의 채널 영역의 평면 형상이, 길이 L1이 폭 W1보다 훨씬 더 큰 나노막대인 것을 제외하고는 도 16의 실시예와 유사하다.
본 발명의 실시예들은 몇 가지 유리한 특징을 갖는다. SRAM 셀에 VGAA 트랜지스터를 채용함으로써, SRAM 셀의 크기를 SRAM 셀 내 트랜지스터의 포화 전류를 희생하지 않고도 감소시킬 수 있다. OD 영역을, CVdd 또는 CVss 도체와 트랜지스터 PU-1 및 PU-2(또는 PD-1과 PD-2)의 공통 소스 영역으로 사용할 수 있다.
본 발명의 일부 실시예에 따르면, SRAM 셀은 제1 및 제2 풀업 트랜지스터와, 이들 제1 및 제2 풀업 트랜지스터와 함께 교차 래치된 인버터를 형성하는 제1 및 제2 풀다운 트랜지스터와, 제1 및 제2 패스게이트 트랜지스터를 포함한다. 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 그리고 제1 및 제2 패스게이트 트랜지스터의 각각은 제1 소스/드레인 영역으로서의 하부판과, 하부판 위의 채널과, 제2 소스/드레인 영역으로서의 상부판을 포함한다. 제1의 격리된 활성 영역이 SRAM 셀 내에 있으며 제1 풀다운 트랜지스터의 하부판 및 제1 패스게이트 트랜지스터의 하부판의 역할을 한다. 제2의 격리된 활성 영역이 SRAM 셀 내에 있으며, 제2 풀다운 트랜지스터의 하부판과 제2 패스게이트 트랜지스터의 하부판의 역할을 한다.
본 발명의 다른 실시예에 따르면, SRAM 셀은 서로 대향하고 있는 제1 경계선 및 제2 경계선, 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터, 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터와 함께 교차 래치된 인버터를 형성하는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터, 그리고 제1 패스게이트 트랜지스터 및 제2 패스게이트 트랜지스터를 포함한다. 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스게이트 트랜지스터의 각각은, 제1 소스/드레인으로서의 하부판과, 하부판 위의 채널과, 제2 소스/드레인 영역으로서의 상부판을 포함한다. 연속 활성 영역은 제1 경계선에서 제2 경계선으로 전개(연장)되는데, 이 연속 활성 영역은 제1 풀업 트랜지스터의 하부판과 제2 풀업 트랜지스터의 하부판 모두의 역할을 하며, SRAM 셀의 CVdd 전력 노드의 역할을 한다.
본 발명의 또 다른 실시예에 따르면, SRAM 셀은 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀업 트랜지스터와 함께 교차 래치된 인버터를 형성하는 제1 및 제2 풀다운 트랜지스터, 그리고 제1 및 제2 패스게이트 트랜지스터를 포함한다. 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스게이트 트랜지스터의 각각은, 제1 소스/드레인으로서의 하부판과, 하부판 위의 채널과, 제2 소스/드레인 영역으로서의 상부판을 포함한다. 제1의 격리된 활성 영역이 SRAM 셀 내에 있으며 제1 풀업 트랜지스터의 하부판 및 제1 패스게이트 트랜지스터의 하부판의 역할을 한다. 제2의 격리된 활성 영역은 SRAM 셀 내에 있으며, 제2 풀업 트랜지스터의 하부판과 제2 패스게이트 트랜지스터의 하부판의 역할을 한다.
전술한 여러 실시예들은, 당업자가 본 발명의 측면들을 보다 잘 이해할 수 있도록 특징들을 조관하고 있다. 당업자는 동일한 목적을 수행하기 위한 다른 방법과 구조를 설계하거나 수정하기 위한 기초로서 그리고/또는 여기서 소개한 실시예들의 동일한 장점을 달성하기 위한 기초로서, 본 발명의 개시 내용을 용이하게 이용할 수 있음을 이해할 것이다. 당업자는 또한, 이러한 등가(균등)의 구조가 본 발명의 사상 및 범위를 벗어나지 않음을, 그리고 본 발명의 사상 및 범위를 벗어나지 않은 상태에서 다양한 변경, 대체, 및 변형을 할 수 있음을 이해할 것이다.

Claims (10)

  1. 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 셀에 있어서,
    제1 풀업 트랜지스터 및 제2 풀업 트랜지스터;
    상기 제1 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터와 함께 교차 래치된 인버터(cross-latched inverter)들을 형성하는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터;
    제1 패스게이트 트랜지스터 및 제2 패스게이트 트랜지스터 - 상기 제1 및 제2 풀업 트랜지스터, 상기 제1 및 제2 풀다운 트랜지스터, 그리고 상기 제1 및 제2 패스게이트 트랜지스터의 각각은 제1 소스/드레인 영역으로서의 하부판과, 상기 하부판 위에 있는 채널과, 상기 채널 위에 있는 제2 소스/드레인 영역으로서의 상부판을 포함함 - ;
    상기 제1 풀다운 트랜지스터의 상기 하부판과 상기 제1 패스게이트 트랜지스터의 상기 하부판 모두의 역할을 하는 제1의 격리된 활성 영역; 및
    상기 제2 풀다운 트랜지스터의 상기 하부판과 상기 제2 패스게이트 트랜지스터의 상기 하부판 모두의 역할을 하는 제2의 격리된 활성 영역을 포함하는, 정적 랜덤 액세스 메모리(SRAM) 셀.
  2. 제1항에 있어서,
    상호 대향하는 제1 경계선 및 제2 경계선; 및
    상호 대향하며 상기 제1 경계선 및 상기 제2 경계선에 직교하는 제3 경계선 및 제4 경계선을 더 포함하고,
    상기 제1의 격리된 활성 영역은 상기 SRAM 셀 내에 있으며, 상기 제1, 제2, 제3, 제4 경계선으로부터 간격을 두고 있는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  3. 제1항에 있어서, 상기 제1의 격리된 활성 영역은 격리 영역에 의해 완전히 둘러싸여 있는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  4. 제1항에 있어서, 상기 SRAM 셀 내의 제3 활성 영역을 더 포함하고,
    상기 제3 활성 영역은 상기 제1 풀업 트랜지스터의 소스 영역 및 상기 제2 풀업 트랜지스터의 소스 영역의 역할을 하는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  5. 제4항에 있어서, 상호 대향하는 제1 경계선 및 제2 경계선을 더 포함하고, 상기 제3 활성 영역은 상기 제1 경계선으로부터 상기 제2 경계선으로 연장되는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  6. 제1항에 있어서, 상기 제2 풀업 트랜지스터 및 상기 제2 풀다운 트랜지스터의 게이트 전극에 상기 제1의 격리된 활성 영역을 연결하는 버티드 접촉부(butted contact)를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM) 셀.
  7. 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 셀에 있어서,
    상호 대향하는 제1 경계선 및 제2 경계선;
    제1 풀업 트랜지스터 및 제2 풀업 트랜지스터;
    상기 제1 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터와 함께 교차 래치된 인버터(cross-latched inverter)들을 형성하는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터;
    제1 패스게이트 트랜지스터 및 제2 패스게이트 트랜지스터 - 상기 제1 및 제2 풀업 트랜지스터, 상기 제1 및 제2 풀다운 트랜지스터, 그리고 상기 제1 및 제2 패스게이트 트랜지스터의 각각은 제1 소스/드레인 영역으로서의 하부판과, 상기 하부판 위에 있는 채널과, 상기 채널 위에 있는 제2 소스/드레인 영역으로서의 상부판을 포함함 - ; 및
    상기 제1 경계선으로부터 상기 제2 경계선으로 연장되며, 상기 제1 풀업 트랜지스터의 상기 하부판과 상기 제2 풀업 트랜지스터의 상기 하부판 모두의 역할을 하며, 상기 SRAM 셀의 CVdd 전력 노드의 역할을 하는 연속 활성 영역을 포함하는, 정적 랜덤 액세스 메모리(SRAM) 셀.
  8. 제7항에 있어서,
    상호 대향하며 상기 제1 경계선 및 상기 제2 경계선에 직교하는 제3 경계선 및 제4 경계선;
    상기 SRAM 셀 내에 있으며, 상기 제1 풀다운 트랜지스터의 상기 하부판과 상기 제1 패스게이트 트랜지스터의 상기 하부판 모두의 역할을 하고, 상기 SRAM 셀의 데이터 저장노드의 역할을 하며, 상기 제1, 제2, 제3, 제4 경계선으로부터 간격을 두고 있는 제1의 격리된 활성 영역; 및
    상기 SRAM 셀 내에 있으며, 상기 제2 풀다운 트랜지스터의 상기 하부판과 상기 제2 패스게이트 트랜지스터의 상기 하부판 모두의 역할을 하며, 상기 SRAM 셀의 상보형 데이터 저장노드의 역할을 하는 제2의 격리된 활성 영역을 더 포함하고,
    상기 제1 및 제2의 격리된 활성 영역은 상기 연속 활성 영역의 대향측들 상에 위치하는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  9. 제7항에 있어서,
    상기 SRAM 셀 위에 있으며 상기 연속 활성 영역에 연결되는 제1 CVdd 금속 선;
    상기 제1 CVdd 금속 선의 대향측들 상에 있으며 상기 제1 CVdd 금속 선에 평행한 제1 CVss 금속 선 및 제2 CVss 금속 선;
    상기 제1 CVdd 금속 선의 대향측들 상에 있으며 상기 제1 CVdd 금속 선에 평행한 제1 비트라인 및 제2 비트라인; 및
    상기 제1 CVdd 금속 선, 상기 제1 및 제2 CVss 금속 선, 그리고 상기 제1 및 제2 비트라인에 직교하는 워드라인을 더 포함하는, 정적 랜덤 액세스 메모리(SRAM) 셀.
  10. 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 셀에 있어서,
    제1 풀업 트랜지스터 및 제2 풀업 트랜지스터;
    상기 제1 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터와 함께 교차 래치된 인버터(cross-latched inverter)들을 형성하는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터;
    제1 패스게이트 트랜지스터 및 제2 패스게이트 트랜지스터 - 상기 제1 및 제2 풀업 트랜지스터, 상기 제1 및 제2 풀다운 트랜지스터, 그리고 상기 제1 및 제2 패스게이트 트랜지스터의 각각은 제1 소스/드레인 영역으로서의 하부판과, 상기 하부판 위에 있는 채널과, 상기 채널 위에 있는 제2 소스/드레인 영역으로서의 상부판을 포함함 - ;
    상기 제1 풀업 트랜지스터의 상기 하부판과 상기 제1 패스게이트 트랜지스터의 상기 하부판 모두의 역할을 하는 제1의 격리된 활성 영역; 및
    상기 제2 풀업 트랜지스터의 상기 하부판과 상기 제2 패스게이트 트랜지스터의 상기 하부판 모두의 역할을 하는 제2의 격리된 활성 영역을 포함하는, 정적 랜덤 액세스 메모리(SRAM) 셀.
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