CN111463209B - 一种外围电路及三维存储器 - Google Patents

一种外围电路及三维存储器 Download PDF

Info

Publication number
CN111463209B
CN111463209B CN202010269408.4A CN202010269408A CN111463209B CN 111463209 B CN111463209 B CN 111463209B CN 202010269408 A CN202010269408 A CN 202010269408A CN 111463209 B CN111463209 B CN 111463209B
Authority
CN
China
Prior art keywords
peripheral circuit
adjacent
semiconductor device
sub
type well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010269408.4A
Other languages
English (en)
Other versions
CN111463209A (zh
Inventor
许文山
刘威
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010269408.4A priority Critical patent/CN111463209B/zh
Publication of CN111463209A publication Critical patent/CN111463209A/zh
Application granted granted Critical
Publication of CN111463209B publication Critical patent/CN111463209B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

本申请提供一种外围电路及三维存储器，所述外围电路包括多个阵列排列的半导体器件组，在所述外围电路的第一方向上间隔排列的相邻两列所述半导体器件组之间和在所述外围电路的第二方向上间隔排列的相邻两排所述半导体器件组之间均设有底部隔离，所述第一方向和所述第二方向垂直，以实现相邻所述半导体器件组的电隔离，在所述第一方向上的相邻两组所述半导体器件组之间设有连接结构，所述连接结构用于连接所述第一方向上相邻所述半导体器件组的第一类型阱区。本申请提供的外围电路解决了现有技术中的外围电路相邻的场效应晶体管之间不能共享一个区域的阱区连接的问题。

Description

一种外围电路及三维存储器
技术领域
本发明属于半导体元器件技术领域，具体涉及一种外围电路及三维存储器。
背景技术
随着人们对电子产品的要求向小型化发展，对三维存储器的集成度要求越来越高。现有技术中，三维存储器的外围电路，为了追求集成度将外围电路的场效应晶体管(metaloxidesemiconductor，MOS)阵列中的单个场效应晶体管隔离开，但是，将每个场效应晶体管隔离开会导致相邻的场效应晶体管之间不能共享一个区域的阱区连接。
发明内容
本申请提供一种外围电路及三维存储器，解决了现有技术中的外围电路相邻的场效应晶体管之间不能共享一个区域的阱区连接的问题。
本申请提供一种外围电路，所述外围电路包括多个阵列排列的半导体器件组，在所述外围电路的第一方向上间隔排列的相邻两列所述半导体器件组之间和在所述外围电路的第二方向上间隔排列的相邻两排所述半导体器件组之间均设有底部隔离，所述第一方向和所述第二方向垂直，以实现相邻所述半导体器件组的电隔离，在所述第一方向上的相邻两组所述半导体器件组之间设有连接结构，所述连接结构用于连接所述第一方向上相邻所述半导体器件组的第一类型阱区。
其中，所述连接结构包括多个子连接结构，每一所述子连接结构分别设于与其对应的所述半导体器件组上，通过连接相邻所述子连接结构连接相邻所述半导体器件组的所述第一类型阱区。
其中，所述半导体器件组包括至少两个所述半导体器件，所述子连接结构设于两个所述半导体器件之间。
其中，所述连接结构还包括纵向连接桥，所述子连接结构设有连接端，所述纵向连接桥连接于所述第一方向上相邻两个所述子连接结构的所述连接端之间。
其中，所述连接结构还包括横向连接桥，所述横向连接桥连接于所述第二方向上相邻两个所述子连接结构的所述连接端之间。
其中，所述外围电路包括衬底、位于所述衬底中部的所述第一类型阱区，形成于所述衬底第一侧的源漏区、栅极和沟道隔离，所述沟道隔离设于所述第一侧位于相邻所述半导体器件的源漏区之间，以隔离形成多个半导体器件。
其中，所述子连接结构形成于所述第一侧上并位于相邻所述半导体器件的所述沟道隔离之间。
其中，所述底部隔离形成于所述衬底第二侧并与位于相邻两列和相邻两排所述半导体器件组之间的所述沟道隔离连接。
其中，所述子连接结构通过向所述衬底的第一侧注入掺杂离子形成。
其中，所述衬底还包括位于所述第一类型阱区背向所述第一侧的表面的第二类型阱区。
其中，所述半导体器件包括两个栅极和三个源漏区。
本申请还提供一种三维存储器，所述三维存储器包括存储堆叠层和与所述存储堆叠层连接的上述的外围电路。
本申请的外围电路包括多个阵列排列的半导体器件组，通过在所述外围电路的第一方向上间隔排列的相邻两列所述半导体器件组之间和在所述外围电路的第二方向上间隔排列的相邻两排所述半导体器件组之间均设有底部隔离，以实现相邻所述半导体器件组的电隔离，有效提高外围电路在第一方向和第二方向上的集成度。同时，通过在所述第一方向上的相邻两组所述半导体器件组之间设置连接结构，也就是说，本申请通过所述连接结构连接所述第一方向上相邻所述半导体器件组的第一类型阱区，以实现相邻的半导体器件组之间共享一个区域的第一类型阱区，从而在保证所述外围电路在所述第一方向和第二方向实现集成度的同时保证所述外围电路的相邻的所述半导体器件组实现共享第一类型阱区，以提高所述外围电路的电性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术的外围电路的俯视结构示意图。
图2是图1提供的外围电路在A-A方向的剖面结构示意图。
图3是本申请实施例提供的一种外围电路的俯视结构示意图。
图4是图3提供的外围电路在B-B方向的剖面结构示意图。
图5是图3提供的外围电路在C-C方向的剖面结构示意图。
图6是图3所示的外围电路的另一实施的俯视结构示意图。
图7是本申请提供的一种三维存储器的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
随着存储阵列的字线和位线在三维存储器中变得更密集，外围电路的尺寸和外围电路上相邻半导体器件之间的间隔越来越小。同时，施加更高的电压以操作具有更高的密度和更大的储存容量的三维存储器。因此，对于三维存储器中的半导体器件维持期望的可靠性存在挑战。三维存储设备的缩放导致外围电路的尺寸更小并且相邻半导体器件之间的距离更短。因此，对于高密度和/或高电压外围电路，必须改善电隔离以防止电流穿过沟道隔离的穿通。
请参阅图1和图2，图1是相关技术的外围电路100的俯视结构示意图。图2是图1提供的外围电路100在A-A方向的剖面结构示意图。三维存储器的外围电路100通过设置底部隔离30，可以为两个相邻半导体器件21(例如场效应晶体管)提供额外的电隔离，可以通过沟道隔离15和底部隔离30减小泄漏电流。换言之，底部隔离30将每个半导体器件21四周与相邻的半导体器件21隔离开，同时也将相邻的半导体器件21的阱区隔离开，以防止电流穿过沟道隔离15的穿通。但是该底部隔离30的设置方式导致了相邻的半导体器件21之间不能共享一个区域的阱区连接。
鉴于此，本申请实施例提供一种外围电路100，用于解决现有三维存储器的外围电路100通过设置底部隔离30导致的相邻的半导体器件21之间不能共享一个区域的阱区连接。
请参阅图3-图5，图3是本申请实施例提供的一种外围电路100的俯视结构示意图。图4是图3提供的外围电路100在B-B方向的剖面结构示意图。图5是图3提供的外围电路100在C-C方向的剖面结构示意图。
所述外围电路100包括多个阵列排列的半导体器件组20，在所述外围电路100的第一方向Y上间隔排列的相邻两列所述半导体器件组20之间和在所述外围电路100的第二方向X上间隔排列的相邻两排所述半导体器件组20之间均设有底部隔离30，以实现相邻所述半导体器件组20的电隔离，在所述第一方向Y上的相邻两组所述半导体器件组20之间设有连接结构40，所述连接结构40用于连接所述第一方向Y上相邻所述半导体器件组20的第一类型阱区12。其中，所述第一方向Y和所述第二方向X垂直。在一实施方式中，所述第一方向Y与所述第二方向X不平行。
本申请的外围电路100通过在所述第一方向Y上的相邻两组所述半导体器件组20之间设置连接结构40，也就是说，本申请通过所述连接结构40连接所述第一方向Y上相邻所述半导体器件组20的第一类型阱区12，以实现第一方向Y相邻的半导体器件组20之间共享一个区域的第一类型阱区12。同时通过在所述第一方向Y上间隔排列的相邻两列所述半导体器件组20之间和第二方向X上间隔排列的相邻两排所述半导体器件组20之间均设置底部隔离30，从而在保证所述外围电路100在所述第一方向Y和第二方向X实现集成度的同时保证所述外围电路100的第一方向Y相邻的所述半导体器件组20实现共享第一类型阱区12，换言之，本申请在保证所述外围电路100一定集成度的基础上，实现了第一方向Y相邻的所述半导体器件组20实现共享第一类型阱区12，以提高所述外围电路100的电性能。
请参阅图4和图5，所述外围电路100包括衬底10、位于所述衬底10中部的第二类型阱区11和所述第一类型阱区12，形成于所述衬底10第一侧101的源漏区13、栅极14和沟道隔离15，所述沟道隔离15设于所述第一侧101位于相邻所述半导体器件21的源漏区13之间，以隔离形成多个半导体器件21。也就是说，半导体器件21形成在衬底10上，具体的，半导体器件21的一部分形成在衬底10中(例如，在衬底10第一侧101下方)。所述第一类型阱区12和第二类型阱区11通过掺杂衬底10形成，本实施例中，第一类型阱区12为高压P型阱区，第二类型阱区11为深N型阱区。所述第一类型阱区12设于第二类型阱区11上并靠近所述第一侧101，所述源漏区13通过在所述第一类型阱区12背向第二类型阱区11的表面轻掺杂形成低掺杂区16，然后在低掺杂区16通过重掺杂形成源漏区13，栅极14形成在源漏区13之间的第一类型阱区12表面，栅极14包括形成于第一类型阱区12表面栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠层。半导体器件21可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。当然，在其他实施例中，第一类型阱区12为N型阱区，第二类型阱区11为P型阱区。
本实施例中，两个在所述第二方向X排列的相邻半导体器件21为一个半导体器件组20。一个半导体器件组20中的半导体器件21的第一类型阱区12连接。当然，在其他实施例中，多个依次相邻的所述导体器件21在所述第二方向X排列形成一个半导体器件组20。
本实施例中的半导体器件21为场效应晶体管，且一个所述半导体器件21包括两个栅极14和三个源漏区13，也就是说一个半导体器件21为两个场效应晶体管，两个场效应晶体管共用一个源漏极，从而能有效提高所述外围电路100的集成度。
沟道隔离15可以通过使用光刻和蚀刻对第一类型阱区12背向第二类型阱区11的表面进行图案化、填充绝缘材料并抛光该绝缘材料以在衬底10上形成共面的表面来形成。形成沟道隔离15的绝缘材料可以包括氧化硅、氮氧化硅、乙氧基硅烷(TEOS)、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。沟道隔离15可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)等技术沉积形成。沟道隔离15的形成还可以包括高温退火步骤，以使所设置的绝缘材料致密以改善电隔离。
本实施例中，所述底部隔离30形成于所述衬底10第二侧102并与位于相邻两列和相邻两排所述半导体器件组20之间的所述沟道隔离15连接。所述底部隔离30通过使用光刻和蚀刻对高衬底10的第二侧102进行图案化、填充绝缘材料并抛光该绝缘材料以在衬底10上形成共面的表面来形成。底部隔离30的绝缘材料可以是任何合适的绝缘体，例如，氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)或其任何组合。所述底部隔离30可以通过一种或多种薄膜沉积工艺来沉积，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。在一些实施例中，可以在沉积之后实施热处理以使所述底部隔离30致密。本申请通过设置底部隔离30为两个相邻半导体器件组20(例如场效应晶体管)提供额外的电隔离，从而能将两个相邻半导体器件组20之间的距离缩小，以提高外围电路100在所述第二方向X和第一方向Y实现集成度。
本实施例中，所述连接结构40包括多个子连接结构41和纵向连接桥42，每一所述子连接结构41分别设于与其对应的所述半导体器件组20上，通过纵向连接桥42连接相邻所述子连接结构41连接相邻所述半导体器件组20的所述第一类型阱区。具体的，所述子连接结构41设于一个半导体器件组20的两个所述半导体器件21之间。所述子连接结构41设有连接端411，所述纵向连接桥42连接于所述第一方向Y上相邻两个所述子连接结构41的所述连接端411之间。本实施例中，连接端411通过在子连接结构41上挖空填充金属形成。纵向连接桥42形成于其他层结构中，以小型化所述外围电路100。当然，其他实施例中，连接端411还可以通过其他方式形成。当然，其他实施例中，半导体器件组20包括多个半导体器件21，子连接结构41设于任意相邻半导体器件21之间，或者设于半导体器件组20的任意能与其第一类型阱区12连接即可。纵向连接桥42也可以形成于独立的层结构中。
所述子连接结构41形成于所述第一侧101上并位于相邻所述半导体器件21的所述沟道隔离15之间。其中，所述子连接结构41通过向所述衬底10的第一侧101注入掺杂离子形成，例如进行P型掺杂。也就是说，所述子连接结构41通过向所述第一类型阱区12背向所述第二类型阱区11的表面注入掺杂离子形成。本申请通过连接结构40将第一方向Y相邻所述半导体器件组20的所述第一类型阱区12连接，以使第一方向Y相邻的半导体器件组20之间共享一个区域的第一类型阱区12，从而提高所述外围电路100的电性能。且连接结构40的形成方法简单，方便，有利于提高外围电路100的制备效率。当然，在其他实施例中，当第一类型阱区12为N型阱区时，所述连接结构40通过向所述衬底10的第一侧101注入掺杂离子形成，例如进行N型掺杂。
请参阅图6，图6为图3所示的外围电路100的另一实施的俯视结构示意图。本实施例中的所述连接结构40与上一实施例大致相同，不同在于本实施例中的所述连接结构40还包括横向连接桥43，所述横向连接桥43连接于所述第二方向X上相邻两个所述子连接结构41的所述连接端411之间。本申请通过横向连接桥43将第二方向X的相邻所述半导体器件组20的所述第一类型阱区12连接，以使第一方向Y和第二方向X相邻的半导体器件组20之间共享一个区域的第一类型阱区12，换言之，本申请实现了一个区域的半导体器件组20共享一个区域的第一类型阱区12，从而提高所述外围电路100的电性能。且连接结构40的形成方法简单，方便，有利于提高外围电路100的制备效率。横向连接桥43可形成于其他层结构中，以小型化所述外围电路100。当然，在其他实施例中，所述连接结构40还有多种其他的布局方式，只要是用于连接不同所述半导体结构的第一类型阱区12均属于本申请的保护范围。横向连接桥43可以独立形成于一层结构中。
本申请的外围电路100包括多个阵列排列的半导体器件组20，通过在所述外围电路100的第一方向Y上间隔排列的相邻两列所述半导体器件组20之间和在所述外围电路100的第二方向X上间隔排列的相邻两排所述半导体器件组20之间均设有底部隔离30，以实现相邻所述半导体器件组20的电隔离，有效提高外围电路100在第一方向Y和第二方向X上的集成度。同时，通过在所述第一方向上Y的相邻两组所述半导体器件组20之间设置连接结构40，也就是说，本申请通过所述连接结构40连接所述第一方向Y上相邻所述半导体器件组20的第一类型阱区12，以实现相邻的半导体器件组20之间共享一个区域的第一类型阱区12，从而在保证所述外围电路100在所述第一方向Y和第二方向X实现集成度的同时保证所述外围电路100的相邻的所述半导体器件组20实现共享第一类型阱区12，以提高所述外围电路100的电性能。
请参阅图7，图7为本申请提供的一种三维存储器200的结构示意图。所述三维存储器200包括存储堆叠层210和与所述存储堆叠层210连接的上述任意实施例中的外围电路100。所述存储堆叠层210为三维存储器200的存储阵列，通过将存储堆叠层210和所述外围电路100面对面键合以实现外围电路100对存储堆叠层210的功能支持，例如，读取、写入和擦除存储单元的数据。具体的，例如，可以在第一晶圆上制造外围电路100，并且可以在第二晶圆上制造存储堆叠层210。然后，通过将第一晶圆和第二晶圆键合在一起，可以通过各种互连来连接存储堆叠层210和外围电路100。这样，不仅可以增加三维存储器200的密度，而且外围电路100与存储堆叠层210之间的通信也可以实现更高的带宽和更低的功耗，因为可以通过衬底(晶圆)键合来缩短互连长度。具有本申请外围电路100的三维存储器200的集成度和电稳定性有效提高。当然，其他实施例中，还可以将存储堆叠层210堆叠在外围电路100的顶部，或者在存储堆叠层210上制备外围电路100。
以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于申请所涵盖的范围。

Claims (10)

1.一种外围电路，其特征在于，所述外围电路包括衬底、位于所述衬底中部的第一类型阱区，形成于所述衬底第一侧的源漏区、栅极和沟道隔离，所述沟道隔离设于所述第一侧位于相邻半导体器件的源漏区之间，以隔离形成多个阵列排列的所述半导体器件，至少两个相邻的所述半导体器件构成半导体器件组，在所述外围电路的第一方向上间隔排列的相邻两列所述半导体器件组之间和在所述外围电路的第二方向上间隔排列的相邻两排所述半导体器件组之间均设有底部隔离，所述底部隔离形成于所述衬底第二侧并与位于相邻两列和相邻两排所述半导体器件组之间的所述沟道隔离连接，所述第一方向和所述第二方向垂直，以实现相邻所述半导体器件组的电隔离，在所述第一方向上的相邻两组所述半导体器件组之间设有连接结构，所述连接结构用于连接所述第一方向上相邻所述半导体器件组的所述第一类型阱区。
2.如权利要求1所述的外围电路，其特征在于，所述连接结构包括多个子连接结构，每一所述子连接结构分别设于与其对应的所述半导体器件组上，通过连接相邻所述子连接结构连接相邻所述半导体器件组的所述第一类型阱区。
3.如权利要求2所述的外围电路，其特征在于，所述子连接结构设于两个所述半导体器件之间。
4.如权利要求3所述的外围电路，其特征在于，所述连接结构还包括纵向连接桥，所述子连接结构设有连接端，所述纵向连接桥连接于所述第一方向上相邻两个所述子连接结构的所述连接端之间。
5.如权利要求4所述的外围电路，其特征在于，所述连接结构还包括横向连接桥，所述横向连接桥连接于所述第二方向上相邻两个所述子连接结构的所述连接端之间。
6.如权利要求2-5任一项所述的外围电路，其特征在于，所述子连接结构形成于所述第一侧上并位于相邻所述半导体器件的所述沟道隔离之间。
7.如权利要求2-5任一项所述的外围电路，其特征在于，所述子连接结构通过向所述衬底的第一侧注入掺杂离子形成。
8.如权利要求2-5任一项所述的外围电路，其特征在于，所述衬底还包括位于所述第一类型阱区背向所述第一侧的表面的第二类型阱区。
9.如权利要求3所述的外围电路，其特征在于，所述半导体器件包括两个栅极和三个源漏区。
10.一种三维存储器，其特征在于，所述三维存储器包括存储堆叠层和与所述存储堆叠层连接的如权利要求1-9任一项所述的外围电路。
CN202010269408.4A 2020-04-08 2020-04-08 一种外围电路及三维存储器 Active CN111463209B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010269408.4A CN111463209B (zh) 2020-04-08 2020-04-08 一种外围电路及三维存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010269408.4A CN111463209B (zh) 2020-04-08 2020-04-08 一种外围电路及三维存储器

Publications (2)

Publication Number Publication Date
CN111463209A CN111463209A (zh) 2020-07-28
CN111463209B true CN111463209B (zh) 2021-06-08

Family

ID=71685226

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010269408.4A Active CN111463209B (zh) 2020-04-08 2020-04-08 一种外围电路及三维存储器

Country Status (1)

Country Link
CN (1) CN111463209B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729288A (zh) * 2018-07-16 2020-01-24 台湾积体电路制造股份有限公司 静态随机存取存储器外围电路的布局

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4390480B2 (ja) * 2003-06-04 2009-12-24 パナソニック株式会社 不揮発性半導体記憶装置
JP2007042797A (ja) * 2005-08-02 2007-02-15 Matsushita Electric Ind Co Ltd 半導体集積回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729288A (zh) * 2018-07-16 2020-01-24 台湾积体电路制造股份有限公司 静态随机存取存储器外围电路的布局

Also Published As

Publication number Publication date
CN111463209A (zh) 2020-07-28

Similar Documents

Publication Publication Date Title
CN108447865B (zh) 三维存储器及其制造方法
JP3744938B2 (ja) 自己増幅ダイナミックｍｏｓトランジスタメモリセルを有する装置の製法
US20210118988A1 (en) Three-dimensional memory devices with backside isolation structures
US6413821B1 (en) Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US9362418B2 (en) Semiconductor structures including bodies of semiconductor material and methods of forming same
TW202139437A (zh) 具有背面源極接觸的立體記憶體元件
US8138537B2 (en) Semiconductor device with grooved capacitor structure
KR100371655B1 (ko) 반도체 장치 및 그 제조 방법
US9536872B2 (en) Shallow trench isolation area having buried capacitor
CN111900164B (zh) 半导体结构及制备方法
KR102587153B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
US20060131637A1 (en) Bit line structure and production method thereof
CN113782538B (zh) 三维存储器及其制备方法
CN111508963B (zh) 一种外围电路、三维存储器及其制备方法
CN101924110A (zh) 一种体区接触的soi晶体管结构及其制备方法
US6800895B2 (en) Vertical split gate flash memory cell and method for fabricating the same
US8193059B2 (en) Bit line structure and method for the production thereof
CN111463209B (zh) 一种外围电路及三维存储器
CN111463210B (zh) 一种外围电路及三维存储器
US11894039B2 (en) Fft-dram
US6420745B2 (en) Nonvolatile ferroelectric memory and its manufacturing method
CN113764349B (zh) 半导体器件的制造方法
US20240290787A1 (en) String driver with through silicon isolation
US12125913B2 (en) Triple-gate MOS transistor and method for manufacturing such a transistor
US20220102556A1 (en) Triple-gate mos transistor and method for manufacturing such a transistor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant