KR20200037082A - 로직 및 메모리 공동 최적화를 위한 반도체 디바이스 - Google Patents

로직 및 메모리 공동 최적화를 위한 반도체 디바이스 Download PDF

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KR20200037082A
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존 쟈이 리아우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

코어(로직) 디바이스 및 SRAM 디바이스의 공동 최적화(co-optimization)를 위한 방법 및 구조물은, 로직부 및 메모리부를 갖는 반도체 디바이스를 포함한다. 일부 실시예에서, 로직 디바이스가 로직부 내에 배치된다. 일부 경우에, 로직 디바이스는 단일 핀 N-타입 FinFET 및 단일 핀 P-타입 FinFET을 포함한다. 일부 예에서, SRAM 디바이스가 메모리부 내에 배치된다. SRAM 디바이스는, 2개의 P-웰 영역들 사이에 배치된 N-웰 영역을 포함하는데, 2개의 P-웰 영역들은 N-타입 FinFET 패스 게이트(PG) 트랜지스터 및 N-타입 FinFET 풀-다운(PD) 트랜지스터를 포함하고, N-웰 영역은 P-타입 FinFET 풀-업(PU) 트랜지스터를 포함한다.

Description

로직 및 메모리 공동 최적화를 위한 반도체 디바이스{SEMICONDUCTOR DEVICE FOR LOGIC AND MEMORY CO-OPTIMIZATION}
관련 출원에 대한 상호참조
본 출원은 2018년 9월 28일 출원된 미국 가출원 번호 제62/738,970호의 이점을 주장하며, 이의 전체가 참조에 의해 여기에 포함된다.
전자 산업에서는 더 큰 수의 점점 더 복잡하고 정교한 기능들을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대한 수요가 점점 더 증가하고 있다. 그에 따라, 반도체 산업에 있어서 저비용, 고성능 및 저전력 집적 회로(IC; integrated circuit)를 제조하려는 추세가 계속되고 있다. 따라서 지금까지 이러한 목표는 반도체 IC 치수(예컨대, 최소 피처 크기)를 스케일링 다운시킴으로써 생산 효율을 높이고 관련 비용을 줄임으로써 대부분 달성되어 왔다. 그러나, 이러한 스케일링은 또한 반도체 제조 프로세스에 증가된 복잡도를 도입하였다. 따라서, 반도체 IC 및 디바이스에서의 계속되는 발전의 실현은 반도체 제조 프로세스 및 기술에서의 유사한 발전을 필요로 한다.
최근에, 게이트-채널 커플링을 증가시키고 OFF-상태 전류를 감소시키며 단채널 효과(SCE; short-channel effect)를 감소시킴으로써 게이트 제어를 개선하기 위한 노력으로 멀티-게이트 디바이스가 도입되었다. 도입된 하나의 이러한 멀티-게이트 디바이스는 핀 전계 효과 트랜지스터(FinFET; fin field-effect transistor)이다. FinFET은 무엇보다도, 예를 들어 로직 디바이스/회로를 구현하기 위해 그리고 정적 랜덤 액세스 메모리(SRAM; static random-access memory) 디바이스를 제공하기 위해, 다양한 애플리케이션에 사용되어 왔다. 일반적으로, 다른 요건들 중에서도, 로직 디바이스는 성능(예컨대, 높은 Ion/Ioff 비, 낮은 기생 커패시턴스 등)에 중점을 두는 반면에, SRAM 디바이스는 셀 크기를 최적화하고 셀 동작 전압을 개선하는 것에 중점을 둘 수 있다. 그러나, 로직 및 SRAM 성능 및/또는 설계 요건 둘 다의 최적화는 어려운 도전과제가 되었다. 단지 하나의 예로서, FinFET 핀 임계 치수(CD; critical dimension)의 감소는 로직 디바이스 Ion/Ioff 성능을 개선할 수 있지만, 이는 또한 SRAM 래치업 성능을 저하시킬 수도 있다. 따라서, 기존의 기술은 모든 면에서 완전히 충족스러운 것을 증명하지 못하였다.
코어(로직) 디바이스 및 SRAM 디바이스의 공동 최적화(co-optimization)를 위한 방법 및 구조물은, 로직부 및 메모리부를 갖는 반도체 디바이스를 포함한다. 일부 실시예에서, 로직 디바이스가 로직부 내에 배치된다. 일부 경우에, 로직 디바이스는 단일 핀 N-타입 FinFET 및 단일 핀 P-타입 FinFET을 포함한다. 일부 예에서, SRAM 디바이스가 메모리부 내에 배치된다. SRAM 디바이스는, 2개의 P-웰 영역들 사이에 배치된 N-웰 영역을 포함하는데, 2개의 P-웰 영역들은 N-타입 FinFET 패스 게이트(PG) 트랜지스터 및 N-타입 FinFET 풀-다운(PD) 트랜지스터를 포함하고, N-웰 영역은 P-타입 FinFET 풀-업(PU) 트랜지스터를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 하나 이상의 양상에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2는 본 개시의 다양한 양상에 따라 SRAM 어레이의 메모리 셀에서 구현될 수 있는 SRAM 셀의 예시적인 회로도를 제공한다.
도 3은 일부 실시예에 따른 로직 디바이스의 예시적인 평면도를 제공한다.
도 4는 일부 실시예에 따라 도 3의 섹션 CC'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 도 3의 로직 디바이스의 단면도를 제공한다.
도 5는 일부 실시예에 따른 SRAM 셀의 예시적인 평면도를 제공한다.
도 6은 일부 실시예에 따라 도 5의 섹션 DD'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 도 5의 SRAM 셀의 단면도를 제공한다.
도 7은 일부 실시예에 따른 또다른 로직 디바이스의 예시적인 평면도를 제공한다.
도 8은 일부 실시예에 따라 도 7의 섹션 EE'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 도 7의 로직 디바이스의 단면도를 제공한다.
도 9는 하나 이상의 실시예에 따라 반도체 디바이스를 제조하는 예시적인 방법(900)이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 숫자 또는 숫자 범위가 “약”, “대략” 등으로 기재될 때, 이 용어는, 기재된 숫자 또는 당해 기술분야에서의 숙련자가 이해하는 다른 값의 +/-10% 이내와 같은, 기재된 숫자를 포함한 합당한 범위 내에 있는 숫자를 망라하도록 의도된다. 예를 들어, 용어 “약 5 nm”는 4.5 nm 내지 5.5 nm의 치수 범위를 망라한다.
본 개시는 또한, 멀티-게이트 트랜지스터 또는 여기에서 FinFET 디바이스로서 지칭되는 핀형 멀티-게이트 트랜지스터의 형태로 실시예를 제시한다는 것을 유의하여야 한다. 이러한 디바이스는 P-타입 금속 산화물 반도체 FinFET 디바이스 또는 N-타입 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 듀얼-게이트 디바이스, 트리-게이트 디바이스, 벌크 디바이스, SOI(silicon-on-insulator) 디바이스, 및/또는 다른 구성일 수 있다. 통상의 지식을 가진 자라면, 본 개시의 양상으로부터 이점을 얻을 수 있는 반도체 디바이스의 다른 실시예를 알 수 있을 것이다. 예를 들어, 여기에 기재된 바와 같은 일부 실시예는 GAA(gate-all-around) 디바이스, 오메가-게이트(Ω-gate) 디바이스, 또는 파이-게이트(Π-gate) 디바이스에도 적용될 수 있다.
본 개시는 일반적으로 반도체 디바이스 및 이의 형성 방법에 관한 것이다. 구체적으로, 본 개시의 실시예는 고속 및 저전력 소비 둘 다를 동시에 달성하도록 로직 회로 및 SRAM 셀 공동-최적화(co-optimization)를 위한 프로세스 및/또는 구조물을 제공한다.
FinFET은 (예컨대, 로직 디바이스 및/또는 회로를 위한 것과 같은)고성능 및 저누설(low leakage) 애플리케이션에 대한 인기있는 후보가 되었다. 다양한 예에서, FinFET 트랜지스터는 단채널 제어, Ion/Ioff 비 개선, 및 게이트 길이의 계속적인 스케일링을 위해 좁은 핀 폭을 채용한다. 그러나, 이 좁은 핀 폭으로 인해 상부 소스/드레인 영역이 더 작아졌고, 따라서 콘택-소스/드레인 랜딩 마진(landing margin) 및 콘택 저항 증가에 영향을 미쳤다. 이 문제점을 해결하기 위해, 더 긴 콘택 레이아웃이 제안되었지만, 게이트-콘택 커패시턴스가 주요 관심사로 남아있다. 복수의 핀을 갖는 FinFET 디바이스가 고속 애플리케이션에 사용되었지만, 이러한 디바이스는 누설 및 전력 소비 증가의 문제점이 있다. 일부 실시예에서, 단일 핀 FinFET 디바이스가 누설 및 전력 소비 문제를 경감시키기 위해 사용될 수 있지만, 이는 또한 디바이스 속도의 손실을 초래할 수 있다.
셀 크기 최적화 및 셀 동작 전압이 핵심인 SRAM 셀에 대하여, N+ 및 N-웰(NW) 영역 사이의 그리고 P+ 및 P-웰(PW) 영역 사이의 아이솔레이션 룰은 보통 더 작은 SRAM 셀 크기를 달성하도록 푸시(감소)되어 왔다. 그러나, (예컨대, 로직 디바이스에 의해 요구되는)좁은 핀 폭은 또한, 열/임플란트 외부확산(out-diffusion) 효과로 인해 N-웰/P-웰 도핑 효율에 악영향을 미치며, 저농도 도핑된 웰 영역이 된다. 일부 경우에, 저농도 도핑된 웰 영역은 N+/PW/NW 구조물에 대하여 그리고 P+/NW/PW 구조물에 대하여 누설이 나빠지게 될 것이다. 다양한 예에서, 더 얇고 보다 저농도의 도핑된 핀 웰 영역은 또한 웰 저항에 악영향을 미치며 SRAM 셀 래치업 성능을 저하시킨다. 따라서, 기존의 기술은 모든 면에서 완전히 충족스러운 것을 증명하지 못하였다.
본 개시의 실시예는 기존 분야 이상의 이점을 제공하며, 다른 실시예는 상이한 이점을 제공할 수 있지만, 모든 이점이 반드시 여기에 설명된 것은 아니며 어떠한 특정 이점도 모든 실시예에 요구되는 것은 아님을 이해하여야 한다. 예를 들어, 여기에 설명된 실시예는 코어(로직) 디바이스 및 SRAM 디바이스의 공통-최적화를 위한 구조물 및 방법을 포함한다. 다양한 실시예에서, 반도체 디바이스는 로직 디바이스 요건 및 SRAM 요건 둘 다를 충족시키도록 개별 디바이스 구조물을 포함할 수 있다. 일부 경우에, 로직 트랜지스터는 Ion/Ioff 비 개선을 위해 좁은 핀 CD를 가질 수 있고, SRAM 디바이스는 래치업을 피하도록 더 두꺼운 핀 CD(예컨대, 로직 디바이스에 비교하여)를 가질 수 있다(예컨대, 개선된 웰 저항 및 N+PW/NW, P+/NW/PW 아이솔레이션 누설 개선을 제공함으로써). 일부 예에서, 로직 트랜지스터는 콘택-게이트 커패시턴스 감소를 위해 더 짧은 게이트 전극 엔드-캡(end-cap)을 가질 수 있고, SRAM 디바이스는 Vt 안정성 개선 및 Vcc_min 감소를 위해 더 긴 게이트 전극 엔드-캡을 가질 수 있다. 일부 실시예에서, 로직 트랜지스터는 래치업 및 웰 아이솔레이션 격리 개선을 위해 더 넓은 웰 아이솔레이션 공간 규칙(예컨대, N+ OD to N_Well, P+OD to P_well)을 가질 수 있고, SRAM 디바이스는 셀 크기 감소를 위해 좁은 웰 격리 공간 규칙(예컨대, N+ OD to N_Well, P+OD to P_Well)을 푸시(감소)할 수 있다. 일반적으로, 여기에 개시된 다양한 실시예는 로직 디바이스 성능, SRAM 셀 스케일링, 및 제조 프로세스 마진의 동시 최적화를 제공한다. 추가의 실시예 및 이점이 아래에 설명되고 그리고/또는 본 개시를 소유하는 당해 기술분야에서의 숙련자에게 명백할 것이다.
여기에 기재된 실시예 중의 하나 이상은, 예를 들어 로직 디바이스를 위해 그리고 SRAM 디바이스를 위해, FinFET을 사용하여 예시되어 있기 때문에, 이러한 디바이스의 설명은 도 1 및 도 2에 관련하여 아래에 제공된다. 그러나, 다른 타입의 디바이스가 여기에 기재된 실시예 중의 하나 이상으로부터의 이점을 얻을 수 있다는 것을 이해하여야 한다.
먼저 도 1을 참조하면, 예시적인 FinFET 디바이스(100)가 여기에 예시되어 있다. FinFET 디바이스(100)는 하나 이상의 핀 기반의 멀티-게이트 전계 효과 트랜지스터(FET)를 포함한다. FinFET 디바이스(100)는 기판(102), 기판(102)으로부터 연장하는 적어도 하나의 핀 요소(104), 아이솔레이션 영역(106), 및 핀 요소(104) 상에 그리고 핀 요소(104) 주변에 배치된 게이트 구조물(108)을 포함한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판은 반도체 기판 상에 형성된 전도성 또는 절연 층을 포함하는 다양한 층을 포함할 수 있다. 기판은 당해 기술분야에 공지된 바와 같이 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 기판은 또한 게르마늄, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe) 또는 다이아몬드와 같은 다른 반도체를 포함할 수 있다. 대안으로서, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시예에서, 기판은 에피텍셜 층(에피-층)을 포함할 수 있고, 기판은 성능 향상을 위해 변형될(strained) 수 있으며, 기판은 SOI 구조를 포함할 수 있고, 그리고/또는 기판은 다른 적합한 향상 특징을 가질 수 있다.
기판(102)과 같이 핀-요소(104)는, 실리콘 또는 게르마늄과 같은 또다른 원소 반도체; 실리콘 카바이드, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 및/또는 에칭 프로세스를 포함하는 적합한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는, 기판 위에(예컨대, 실리콘 층 상에) 포토레지스트 층(레지스트)을 형성하고, 레지스트를 패턴에 노출시키며, 노출-후(post-exposure) 베이크 프로세스를 수행하고, 레지스트를 현상하여 레지스트를 포함한 마스킹 요소를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 마스킹 요소를 형성하도록 레지스트를 패터닝하는 것은 전자 빔(e-빔) 리소그래피 프로세스를 사용하여 수행될 수 있다. 그 다음, 마스킹 요소는, 에칭 프로세스가 실리콘 층 안으로 리세스를 형성하는 동안 기판의 영역을 보호하는데 사용될 수 있으며, 그에 의해 연장하는 핀(104)을 남긴다. 리세스는 건식 에칭, 습식 에칭, 및/또는 다른 적합한 프로세스를 사용하여 에칭될 수 있다. 기판(102) 상에 핀(104)을 형성하기 위한 방법의 다수의 다른 실시예도 또한 사용될 수 있다.
복수의 핀(104) 각각은 또한 소스 영역(105) 및 드레인 영역(107)을 포함하며, 소스/드레인 영역(105, 107)은 핀(104)에, 핀(104) 상에 그리고/또는 핀(104)을 둘러싸며 형성된다. 소스/드레인 영역(105, 107)은 핀(104) 위에 에피텍셜 성장될 수 있다. 트랜지스터의 채널 영역이, 도 1의 섹션 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따라, 게이트 구조물(108) 아래의 핀(104) 내에 배치된다. 일부 예에서, 핀의 채널 영역은 게르마늄과 같은 고-모빌리티 재료 뿐만 아니라, 상기에 설명된 임의의 화합물 반도체 또는 합금 반도체 및/또는 이들의 조합을 포함한다. 고-모빌리티 재료는 실리콘보다 더 큰 전자 모빌리티를 갖는 재료를 포함한다. 예를 들어, 일부 경우에, 1350 cm2/V-s 정도의 상온(300 K)에서의 진성 전자 모빌리티 및 480 cm2/V-s 정도의 정공 모빌리티를 갖는, Si보다 더 높은 것을 포함한다.
아이솔레이션 영역(106)은 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부일 수 있다. 대안으로서, 전계 산화물, LOCOS 특징부 및/또는 다른 적합한 아이솔레이션 특징부가 기판(102) 상에 그리고/또는 기판(102) 내에 구현될 수 있다. 아이솔레이션 영역(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG(fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합, 및/또는 당해 기술분야에 공지된 다른 적합한 재료로 구성될 수 있다. 실시예에서, 아이솔레이션 구조물은 STI 특징부이며, 기판(102)에 트렌치를 에칭함으로써 형성된다. 그 다음, 트렌치는 절연 재료로 채워질 수 있고, 그 다음에 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스가 이어질 수 있다. 그러나, 다른 실시예가 가능하다. 일부 실시예에서, 아이솔레이션 영역(106)은 예를 들어 하나 이상의 라이너 층을 갖는 다층 구조물을 포함할 수 있다.
게이트 구조물(108)은 게이트 유전체 층(110), 및 게이트 유전체 층 위에 형성된 금속 층(112)을 포함하는 게이트 스택을 포함한다. 일부 실시예에서, 게이트 유전체 층(110)은 핀(104)의 채널 영역 위에 형성된 계면 층 및 계면 층 위의 하이 K 유전체 층을 포함할 수 있다. 게이트 유전체 층(110)의 계면 층은 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 게이트 유전체 층(110)의 하이 K 유전체 층은, HfO2, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적합한 재료를 포함할 수 있다. 또 다른 실시예에서, 게이트 유전체 층(110)은 실리콘 이산화물 또는 또다른 적합한 유전체를 포함할 수 있다. 게이트 유전체 층(110)은 화학적 산화, 열 산화, 원자층 증착(ALD; atomic layer deposition), 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
금속 층(112)은 W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, 이들의 조합, 및/또는 다른 적합한 조성과 같은 전도성 층을 포함할 수 있다. 일부 실시예에서, 금속 층(112)은 N-타입 FinFET을 위한 제1 금속 재료 그룹 및 P-타입 FinFET을 위한 제2 금속 재료 그룹을 포함할 수 있다. 따라서, FinFET 디바이스(100)는 듀얼(dual) 일함수 금속 게이트 구성을 포함할 수 있다. 예를 들어, 제1 금속 재료(예컨대, N-타입 디바이스용)는, 기판 전도대의 일함수와 실질적으로 정렬되거나, 또는 핀(104)의 채널 영역의 전도대의 일함수와 적어도 실질적으로 정렬된 일함수를 갖는 금속을 포함할 수 있다. 마찬가지로, 예를 들어, 제2 금속 재료(예컨대, P-타입 디바이스용)는, 기판 가전자대의 일함수와 실질적으로 정렬되거나, 또는 핀(104)의 채널 영역의 가전자대의 일함수와 적어도 실질적으로 정렬된 일함수를 갖는 금속을 포함할 수 있다. 따라서, 금속 층(112)은 N-타입 및 P-타입 FinFET 디바이스(100) 둘 다를 포함하는 FinFET 디바이스(100)에 대한 게이트 전극을 제공할 수 있다. 일부 실시예에서, 금속 층(112)은 대안으로서 폴리실리콘 층을 포함할 수 있다. 금속 층(112)은 PVD, CVD, 전자 빔(e-빔) 증발, 및/또는 다른 적합한 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 측벽 스페이서가 게이트 구조물(108)의 측벽 상에 형성된다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다.
이제 도 2를 참조하면, 본 개시의 다양한 양상에 따라, SRAM 어레이의 메모리 셀에서 구현될 수 있는, SRAM 셀(200)의 예시적인 회로도가 여기에 예시되어 있다. 도 2는 단일 포트 SRAM 셀을 예시하지만, 다양한 개시된 실시예는 본 개시의 범위에서 벗어나지 않고서 (예컨대, 듀얼-포트 SRAM 셀과 같은)멀티-포트 SRAM 셀에서 동등하게 구현될 수 있다는 것을 이해할 것이다. 도 2는 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 SRAM 셀(200)에 추가될 수 있고, 아래에 기재된 특징의 일부는 SRAM 셀(200)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
SRAM 셀(200)은 6개의 트랜지스터: 패스-게이트 트랜지스터 PG-1, 패스-게이트 트랜지스터 PG-2, 풀-업 트랜지스터 PU-1, 풀-업 트랜지스터 PU-2, 풀-다운 트랜지스터 PD-1, 및 풀-다운 트랜지스터 PD-2를 포함한다. 따라서, 일부 예에서, SRAM 셀(200)은 6T SRAM 셀로 지칭될 수 있다. 동작시에, 패스-게이트 트랜지스터 PG-1 및 패스-게이트 트랜지스터 PG-2는, 교차 커플링된 인버터 쌍, 인버터(210)와 인버터(220)를 포함하는 SRAM 셀(200)의 저장부에 대한 액세스를 제공한다. 인버터(210)는 풀-업 트랜지스터 PU-1 및 풀-다운 트랜지스터 PD-1를 포함하고, 인버터(220)는 풀-업 트랜지스터 PU-2 및 풀-다운 트랜지스터 PD-2를 포함한다. 일부 구현에서, 풀-업 트랜지스터 PU-1, PU-2는 P-타입 FinFET으로서 구성되고, 풀-다운 트랜지스터 PD-1, PD-2는 N-타입 FinFET으로서 구성된다. 예를 들어, 풀-업 트랜지스터 PU-1, PU-2는 각각, 게이트 구조물이 N-타입 핀 구조물의 P-타입 소스/드레인 영역(예컨대, P-타입 에피텍셜 소스/드레인 특징부)을 개재하도록, N-타입 핀 구조물(하나 이상의 N-타입 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하는데, 게이트 구조물 및 N-타입 핀 구조물은 N-타입 웰 영역 위에 배치되고; 풀-다운 트랜지스터 PD-1, PD-2는 각각, 게이트 구조물이 P-타입 핀 구조물의 N-타입 소스/드레인 영역(예컨대, N-타입 에피텍셜 소스/드레인 특징부)을 개재하도록, P-타입 핀 구조물(하나 이상의 P-타입 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하는데, 게이트 구조물 및 P-타입 핀 구조물은 P-타입 웰 영역 위에 배치된다. 일부 구현에서, 패스-게이트 트랜지스터 PG-1, PG-2는 또한 N-타입 FinFET으로 구성된다. 예를 들어, 패스-게이트 트랜지스터 PG-1, PG-2는 각각, 게이트 구조물이 P-타입 핀 구조물의 N-타입 소스/드레인 영역(예컨대, N-타입 에피텍셜 소스/드레인 특징부)을 개재하도록, P-타입 핀 구조물(하나 이상의 P-타입 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하는데, 게이트 구조물 및 P-타입 핀 구조물은 P-타입 웰 영역 위에 배치된다.
풀-업 트랜지스터 PU-1의 게이트는 소스(전원 전압(VDD)과 전기적으로 커플링됨) 및 제1 공통 드레인(CD1)을 개재하고, 풀-다운 트랜지스터 PD-1의 게이트는 소스(전원 전압(VSS)과 전기적으로 커플링됨) 및 제1 공통 드레인을 개재한다. 풀-업 트랜지스터 PU-2의 게이트는 소스(전원 전압(VDD)과 전기적으로 커플링됨) 및 제2 공통 드레인(CD2)을 개재하고, 풀-다운 트랜지스터 PD-2의 게이트는 소스(전원 전압(VSS)과 전기적으로 커플링됨) 및 제2 공통 드레인을 개재한다. 일부 구현에서, 제1 공통 드레인(CD1)은, 트루(true) 형태로 데이터를 저장하는 저장 노드(SN)이고, 제2 공통 드레인(CD2)은 보수(complementary) 형태로 데이터를 저장하는 저장 노드(SNB)이다. 풀-업 트랜지스터 PU-1의 게이트 및 풀-다운 트랜지스터 PD-1의 게이트는 제2 공통 드레인과 커플링되고, 풀-업 트랜지스터 PU-2의 게이트 및 풀-다운 트랜지스터 PD-2의 게이트는 제1 공통 드레인과 커플링된다. 패스-게이트 트랜지스터 PG-1의 게이트는 소스(비트 라인(BL)과 전기적으로 커플링됨) 및 드레인을 개재하며, 이는 제1 공통 드레인과 전기적으로 커플링된다. 패스-게이트 트랜지스터 PG-2의 게이트는 소스(상보 비트 라인(BLB)과 전기적으로 커플링됨) 및 드레인을 개재하며, 이는 제2 공통 드레인과 전기적으로 커플링된다. 패스-게이트 트랜지스터 PG-1, PG2의 게이트는 워드 라인 WL과 전기적으로 커플링된다. 일부 구현에서, 패스-게이트 트랜지스터 PG-1, PG-2는 판독 동작 및/또는 기록 동작 동안 저장 노드(SN, SNB)에의 액세스를 제공한다. 예를 들어, 패스-게이트 트랜지스터 PG-1, PG-2는, WL에 의해 패스-게이트 트랜지스터 PG-1, PG-2의 게이트에 인가된 전압에 응답하여, 저장 노드(SN, SN-B)를 각각 비트 라인(BL, BLB)에 커플링한다.
도 1 및 도 2에 관련한 상기 설명에 비추어, 이제 본 개시의 다양한 실시예가 기재된다. 도 3 및 도 7은 일부 실시예에 따른 로직 디바이스의 예시적인 평면도를 제공한다. 도 5는 일부 실시예에 따른 SRAM 셀의 예시적인 평면도를 제공한다. 일부 실시예에서, 도시 및 기재된 로직 및 SRAM 디바이스는 동일 기판 상에, 예를 들어 로직 및 SRAM 디바이스 둘 다의 공통-최적화를 제공하는 집적 반도체 디바이스의 일부로서, 제조될 수 있다. 도 4는 도 3의 섹션 CC'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 도 3의 로직 디바이스의 단면도를 제공하고, 도 6은 도 5의 섹션 DD'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 도 5의 SRAM 셀의 단면도를 제공하고, 도 8은 도 7의 섹션 EE'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 도 7의 로직 디바이스의 단면도를 제공한다. 다양한 도면 및 주어진 임의의 동반 설명은 단지 예시적인 것이며, 이어지는 다음 청구항에 명시적으로 인용된 바를 넘어 한정하는 것으로 의도되지 않는다는 것을 이해하여야 한다. 또한, 도시 및 기재된 다양한 도면은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었고, 본 개시의 범위에서 벗어나지 않고서 다양한 특징이 추가, 교체, 수정 또는 제거될 수 있다.
이제 도 3 내지 도 6을 참조하여, 일부 실시예에서, (예컨대, 주어진 기판 상의) 반도체 디바이스는 복수의 로직 디바이스(300)(예컨대, 반도체 디바이스의 로직부 내에) 및 복수의 SRAM 디바이스(400)(예컨대, 반도체 디바이스의 메모리부 내에)를 포함할 수 있다. 도 3은 로직 디바이스(300)의 예시적인 평면도를 예시하고, 도 4는 도 3의 섹션 CC'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 로직 디바이스(300)의 단면도를 제공한다. 일부 실시예에서, 로직 디바이스(300)는 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 인버터 유닛 셀(302)을 포함한다. 도시된 바와 같이, 유닛 셀(302)은, 게이트 라우팅 방향에 평행한(예컨대, 게이트(316)에 평행한) X 피치(X-pitch) 'X1' 및 핀 활성 영역 라우팅 방향에 평행한(예컨대, 핀(308, 314)에 평행한) Y 피치(Y-pitch) 'Y1'를 갖는다. 일부 실시예에서, X 피치 'X1'는 Y 피치 'Y1'보다 더 크다. 예를 들어, 일부 경우에, X 피치 'X1'는 Y 피치 'Y1'보다 약 2 내지 3배 더 크다. 일반적으로, 다양한 실시예에서, 로직 디바이스(300)는 인버터, AND 게이트, NAND 게이트, OR 게이트, NOR 게이트, 플립플롭, 스캔 로직, 또는 조합 로직을 포함할 수 있다. 이러한 로직 디바이스는 일부 예에서 (예컨대, 로직 디바이스(300)와 같은) 복수의 로직 셀을 포함하는 회로를 형성하도록 상호접속될 수 있다. 일부 실시예에서, 로직 디바이스(300)는 복수의 CMOS 디바이스를 포함한다. 일부 경우에, (예컨대, 로직 디바이스(300)의 CMOS 인버터와 같은) 다양한 CMOS 디바이스는 단일 핀 N-타입 FinFET 및 단일 핀 P-타입 FinFET에 의해 형성될 수 있다.
예를 들어, 로직 디바이스(300)는, N-웰 영역(306) 위에 형성되며 단일 핀(308)을 포함하는 P-타입 FinFET(304), 그리고 P-웰 영역(312) 위에 형성되며 단일 핀(314)을 포함하는 N-타입 FinFET(310)을 포함한다. 일부 실시예에서, X 피치 'X1'은 N-웰 영역(306)의 좌측 에지로부터 P-웰 영역(312)의 우측 에지까지로 정의된다. 예로써, 핀(308)은 핀(314)으로부터 간격 'S1' 만큼 이격되어 있다. 다양한 경우에, 핀(308, 314)은 도 1에 관련하여 상기에 설명된 핀 요소(104)와 유사할 수 있다. 핀 컷 영역(322, 324)은, 예를 들어 이웃 디바이스에 아이솔레이션을 제공하도록, 핀(308, 314)이 커팅되는 영역을 식별한다. 일부 실시예에서, Y 피치 'Y1'는 핀 컷 영역(322, 324) 사이에 정의된다. 로직 디바이스(300)는 또한, P-타입 FinFET(304)의 핀(308) 및 N-타입 FinFET(310)의 핀(314) 둘 다에 수직으로 걸쳐 이어지는 게이트(316)를 포함한다. 일부 실시예에서, 게이트(316)는 엔드-캡 길이 'E1' 만큼 핀(304, 314)을 넘어 연장한다(오버행). 다양한 예에서, 게이트(316)는 도 1에 관련하여 상기에 설명된 게이트 구조물(108)과 유사할 수 있다. 따라서, 게이트(316)는, 핀(308)의 채널 영역(318) 위에 그리고 핀(314)의 채널 영역(320) 위에 형성된 유전체 층(314)(예컨대, 계면 층 및 하이 K 유전체 층을 포함함) 및 유전체 층(316A) 위에 형성된 금속 층(316B)을 포함할 수 있다. 일부 실시예에서, 앤드-캡 길이 'E1'는 금속 층(316B)의 두께 'T1'보다 적어도 두 배 더 크다. 로직 디바이스(300)는 또한 아이솔레이션 영역(334)을 포함할 수 있으며, 일부 경우에 이는 도 1에 관련하여 상기에 설명된 아이솔레이션 영역(106)과 유사할 수 있다.
일부 실시예에서, P-타입 FinFET(304) 및 N-타입 FinFET(310)의 각각은, 게이트(316)의 양측에 인접한 그리고 양측 상의, 그리고 그에 따라 채널 영역(318, 320)의 양측에 인접한 그리고 양측 상의, 핀(308, 314)의 부분 상의 소스/드레인 영역을 포함한다. 일부 예에서, P-타입 FinFET(304) 및 N-타입 FinFET(310)의 소스/드레인 영역은 도 1에 관련하여 상기에 설명된 소스/드레인 영역(105, 107)과 유사할 수 있다. 일부 예에서, 복수의 콘택이 소스/드레인 영역에 직접(물리적으로) 접속될 수 있다. 예를 들어, P-타입 FinFET(304)은 P-타입 FinFET(304)의 각자의 소스/드레인 영역에 접속된 소스 콘택(326) 및 드레인 콘택(328)을 포함할 수 있다. 마찬가지로, N-타입 FinFET(310)은 N-타입 FinFET(310)의 각자의 소스/드레인 영역에 접속된 소스 콘택(330) 및 드레인 콘택(332)을 포함할 수 있다. 일부 실시예에서, X 피치 'X1'은 소스 콘택(326)의 좌측 에지로부터 소스 콘택(330)의 우측 에지까지로 정의된다.
도 5는 SRAM 디바이스(400)의 예시적인 평면도를 예시하고, 도 6은 도 5의 섹션 DD'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 SRAM 디바이스(400)의 단면도를 제공한다. 구체적으로, SRAM 디바이스(400)는, 게이트 라우팅 방향에 평행한(예컨대, 게이트(518, 520, 522, 524)에 평행한) X 피치 'X2' 및 핀 활성 영역 라우팅 방향에 평행한(예컨대, 핀(510, 512, 514, 516)에 평행한) Y 피치 'Y2'를 갖는 SRAM 유닛 셀(502)을 도시한다. 일부 예에서, X 피치 'X2'는 Y 피치 'Y2'보다 더 크다. 예를 들어, 일부 경우에, X 피치 'X2'는 Y 피치 'Y2'보다 약 2배 내지 3배 더 크다. 일부 실시예에서, SRAM 디바이스(400)는, 예를 들어 복수의 열과 행으로(예컨대, 메모리 어레이를 제공하도록) 배열된 복수의 SRAM 유닛 셀(502)을 포함할 수 있다. 일부 경우에, SRAM 유닛 셀(502)은 2개의 P-웰 영역(506, 508) 사이에 배치된 N-웰 영역(504)을 포함할 수 있다. 일부 실시예에서, X 피치 'X2'는 P-웰 영역(506)의 좌측 에지로부터 P-웰 영역(508)의 우측 에지까지로 정의된다. 일부 실시예에서, P-웰 영역(506)은, N-타입 FinFET 패스 게이트(PG-1) 트랜지스터 및 N-타입 FinFET 풀-다운(PD-1) 트랜지스터를 포함하고, P-웰 영역(508)은 N-타입 FinFET 패스 게이트(PG-2) 트랜지스터 및 N-타입 FinFET 풀-다운(PD-2) 트랜지스터를 포함한다. 일부 예에서, N-웰 영역(504)은 제1 P-타입 FinFET 풀-업(PU-1) 및 제2 P-타입 FinFET 풀-업(PU-2) 트랜지스터를 포함할 수 있다.
다양한 실시예에서, PG-1, PG-2, PD-1, PD-2, PU-1, 및 PU-2 트랜지스터는 단일 핀 FinFET을 사용하여 형성된다. 예를 들어, PG-1, PG-2, PD-1, 및 PD-2 트랜지스터는 단일 핀 N-타입 FinFET에 의해 형성될 수 있고, PU-1 및 PU-2 트랜지스터는 단일 핀 P-타입 FinFET에 의해 형성될 수 있다. 도 5의 예에 도시된 바와 같이, 각각, PG-1 및 PD-1 트랜지스터는 단일 핀(510)을 포함하고, PG-2 및 PD-2 트랜지스터는 단일 핀(512)을 포함하고, PU-1 및 PU-2 트랜지스터는 단일 핀(514 및 516)을 포함한다. 다양한 예에서, (예컨대, 핀(510)과 핀(514) 사이, 또는 다른 핀 쌍 사이와 같은) 핀 간격 'S2'이 정의될 수 있다. 핀(510, 512, 514 및 516)은 도 1에 관련하여 상기에 설명된 핀 요소(104)와 유사할 수 있다.
SRAM 디바이스(400)의 PG-1, PG-2, PD-1, PD-2, PU-1, 및 PU-2 트랜지스터의 각각은 또한, 도 5의 예에 도시된 바와 같이 게이트를 포함한다. 예를 들어, PG-1은 핀(510)의 채널 영역(534)에 수직으로 걸쳐 이어지는 게이트(518)를 포함하고, PG-2는 핀(512)의 채널 영역(526)에 수직으로 걸쳐 이어지는 게이트(520)를 포함하고, PD-1 및 PU-1은 핀(510)의 채널 영역(528)에 수직으로 걸쳐 그리고 핀(514)의 채널 영역(530)에 걸쳐 이어지는 게이트(522)를 포함하고, PD-2 및 PU-2는 핀(512)의 채널 영역(536)에 수직으로 걸쳐 그리고 핀(516)의 채널 영역(538)에 걸쳐 이어지는 게이트(524)를 포함한다. 일부 실시예에서, 게이트는 엔드-캡 길이 'E2'만큼 핀을 넘어 연장할 수 있다(오버행)(예컨대, 핀(510)을 넘어 연장하는 게이트(522), 또는 위에 배치되어 있는 각자의 핀을 넘어 연장하는 또다른 게이트와 같이). 다양한 예에서, 게이트(518, 520, 522, 및 524)는 도 1에 관련하여 상기에 설명된 게이트 구조물(108)과 유사할 수 있다. 따라서, 게이트(518, 520, 522, 및 524)는, 그 위에 다양한 게이트가 배치되는, 핀의 각자의 채널 영역 위에 형성된 유전체 층(예컨대, 계면 층 및 하이 K 유전체 층을 포함함), 및 유전체 층 위에 형성된 금속 층을 포함할 수 있다. 하나의 예로서, 그리고 도 5 및 도 6에 도시된 바와 같이, PG-2의 게이트(520)는 핀(512)의 채널 영역(526) 위에 형성된 유전체 층(520A) 및 유전체 층(520A) 위에 형성된 금속 층(502B)을 포함할 수 있고, PD-1 및 PU-1의 게이트(522)는 핀(510)의 채널 영역(528) 위에 그리고 핀(514)의 채널 영역(530) 위에 형성된 유전체 층(522A), 및 유전체 층(522A) 위에 형성된 금속 층(522B)을 포함할 수 있다. 일부 실시예에서, 앤드-캡 길이 'E2'는 금속 층(522B)의 두께 'T2'보다 적어도 두 배 더 크다. SRAM 디바이스(400)는 또한 아이솔레이션 영역(532)을 포함할 수 있으며, 일부 경우에 이는 도 1에 관련하여 상기에 설명된 아이솔레이션 영역(106)과 유사할 수 있다.
다양한 실시예에서, SRAM 디바이스(400)의 PG-1, PG-2, PD-1, PD-2, PU-1, 및 PU-2 트랜지스터의 각각은, 그의 각자의 게이트의 양측에 인접한 그리고 양측 상의, 그리고 그에 따라 (예컨대, 채널 영역(526, 528, 530, 534, 536, 및 538)과 같은) 그 각자의 채널 영역의 양측에 인접한 그리고 양측 상의, 그 각자의 핀 부분 상의 소스/드레인 영역을 포함한다. 일부 예에서, PG-1, PG-2, PD-1, PD-2, PU-1, 및 PU-2 트랜지스터 각각의 소스/드레인 영역은 도 1에 관련하여 상기에 설명된 소스/드레인 영역(105, 107)과 유사할 수 있다. 일부 예에서, 복수의 콘택이 SRAM 디바이스(400)의 소스/드레인 영역에 직접(물리적으로) 접속될 수 있다. 예를 들어, PG-1 트랜지스터는 PG-1 트랜지스터의 각자의 소스/드레인 영역에 접속된 소스 콘택(540)(비트 라인 노드 'BL') 및 드레인 콘택(542)(제1 공통 드레인)을 포함할 수 있고, PG-2 트랜지스터는 PG-2 트랜지스터의 각자의 소스/드레인 영역에 접속된 소스 콘택(544)(비트 라인 바 노드 'BLB') 및 드레인 콘택(546)(제2 공통 드레인)을 포함할 수 있고, PD-1 트랜지스터는 PD-1 트랜지스터의 각자의 소스/드레인 영역에 접속된 소스 콘택(548)(CVss 노드) 및 드레인 콘택(542)(제1 공통 드레인)을 포함할 수 있고, PD-2 트랜지스터는 PD-2 트랜지스터의 각자의 소스/드레인 영역에 접속된 소스 콘택(550)(CVss 노드) 및 드레인 콘택(546)(제2 공통 드레인)을 포함할 수 있고, PU-1 트랜지스터는 PU-1 트랜지스터의 각자의 소스/드레인 영역에 접속된 소스 콘택(552)(CVdd 노드) 및 드레인 콘택(542)(제1 공통 드레인)을 포함할 수 있고, PU-2 트랜지스터는 PU-2 트랜지스터의 각자의 소스/드레인 영역에 접속된 소스 콘택(554)(CVdd 노드) 및 드레인 콘택(546)(제2 공통 드레인)을 포함할 수 있다. 일부 경우에, X 피치 'X2'는 소스 콘택(548)(CVss 노드)과 소스 콘택(550)(CVss 노드) 사이에 정의된다. 일부 실시예에서, Y 피치 'Y2'는 소스 콘택(544(BLB), 548(CVss 노드), 또는 552(CVdd 노드))과 소스 콘택(540(BL), 550(CVss 노드), 또는 554(CVdd 노드)) 사이에 정의된다.
도 3 및 도 4의 로직 디바이스(300)에 관련하여, N-타입 FinFET(310)은 핀(314)의 채널 영역(320)에서 제1 핀 폭(W1)을 갖고, P-타입 FinFET(304)은 핀(308)의 채널 영역(318)에서 제2 핀 폭(W2)을 갖는다는 것을 유의하여야 한다. 도 5 및 도 6의 SRAM 디바이스(400)에 관련하여, PD 트랜지스터(예컨대, PD-1 및 PD-2 트랜지스터)는, 예를 들어 핀(510)의 채널 영역(528)에서 그리고/또는 핀(512)의 채널 영역(536)에서 제3 핀 폭(W3)을 갖는다. 또한, PU 트랜지스터(예컨대, PU-1 및 PU-2 트랜지스터)는, 예를 들어 핀(514)의 채널 영역(530)에서 그리고/또는 핀(516)의 채널 영역(538)에서 제4 핀 폭(W4)을 갖는다.
일부 경우에, 로직 디바이스(300)의 제1 핀 폭(W1)은 SRAM 디바이스(400)의 제3 핀 폭(W3)보다 더 좁다. 일부 실시예에서, 로직 디바이스(300)의 제1 핀 폭(W1)은 SRAM 디바이스(400)의 제3 핀 폭(W3)보다 적어도 5% 만큼 더 좁고, 로직 디바이스(300)의 제2 핀 폭(W2)은 SRAM 디바이스(400)의 제4 핀 폭(W4)보다 적어도 5% 만큼 더 좁다. 일부 경우에, 로직 디바이스(300)의 제1 핀 폭(W1)은 SRAM 디바이스(400)의 제3 핀 폭(W3)보다 적어도 10% 만큼 더 좁다. 예로써, 활성 영역 핀 폭 비도 또한 정의될 수 있는데, 예를 들어 W3/W1은 1.05보다 더 크고 W4/W2는 1.05보다 더 크다. 언급한 바와 같이, 로직 디바이스(300)의 N-타입 FinFET(310)은 제1 엔드-캡 길이 'E1'를 갖고, SRAM 디바이스(400)의 PD 트랜지스터(예컨대, PD-1 또는 PD-2 트랜지스터)는 제2 엔드-캡 길이 'E2'를 갖는다. 일부 실시예에서, 제2 엔드-캡 길이 'E2'는 제1 엔드-캡 길이 'E1'보다 적어도 10% 만큼 더 길다. 일부 실시예에서, 엔드-캡 길이 비가 정의될 수 있는데, 예를 들어 E2/E1는 1.1보다 더 크다. 추가적으로, 상기에 언급한 바와 같이, (예컨대, P-타입 FinFET(304) 및 N-타입 FinFET(310)을 포함하는) 로직 디바이스(300)의 CMOS 구조물은, P-타입 FinFET(304)의 채널 영역(318)과 N-타입 FinFET(310)의 채널 영역(320) 사이에 제1 활성 영역 공간 'S1'을 갖는다(예컨대, 핀(308)과 핀(314) 사이에). 또한, (예컨대, N-타입 FinFET PD-1 및 P-타입 FinFET PU-1과 같은) SRAM 디바이스(400)의 CMOS 구조물은, (예컨대, N-타입 FinFET PD-1의 채널 영역(528)과 P-타입 FinFET PU-1의 채널 영역(530) 사이와 같은) PD-채널 영역과 PU-채널 영역 사이에 제2 활성 영역 공간 'S2'을 갖는다. 일부 실시예에서, 제1 활성 영역 공간 'S1'은 제2 활성 영역 공간 'S2'보다 적어도 20% 만큼 더 크다. 또한, 일부 실시예에서 그리고 유닛 셀(302) X-피치 'X1', Y-피치 'Y1', 및 SRAM 유닛 셀(502) X-피치 'X2', Y-피치 'Y2'에 관련하여, X-피치 'X1'은 X-피치 'X2'와 실질적으로 동일하다. 일부 실시예에서, Y-피치 'Y1'는 Y-피치 'Y2'와 실질적으로 동일하거나 이보다 더 클 수 있다. 그리하여, 다양한 예에서, Y-피치의 비 'Y1'/'Y2'는 1, 1.5, 2, 2.5, 또는 3과 동일할 수 있다. 또한, 일부 예에서, 로직 디바이스(300) 및 SRAM 디바이스(400)의 (예컨대, 유전체 층(316A) 및/또는 유전체 층(522A)의) 게이트 유전체 재료 및/또는 두께는 실질적으로 동일하다.
이제 도 7 및 도 8을 참조하면, 도 7은 로직 디바이스(700)의 예시적인 평면도를 예시하고, 도 8은 도 7의 섹션 EE'에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 로직 디바이스(700)의 단면도를 제공한다. 일부 실시예에서, 로직 디바이스(700)는 로직 디바이스(300) 대신에 사용될 수 있다. 따라서, 일부 경우에, (예컨대, 주어진 기판 상의) 반도체 디바이스는 복수의 로직 디바이스(700) 및 (예컨대, SRAM 디바이스(400)와 같은) 복수의 SRAM 디바이스를 포함할 수 있다. 다양한 양상에서, 로직 디바이스(700)는 도 3 및 도 4를 참조하여 상기에 설명된 로직 디바이스(300)와 실질적으로 동일하다. 그리하여, 로직 디바이스(300)에 관련하여 상기에 기재된 특징 중의 하나 이상이 로직 디바이스(700)에도 적용될 수 있다. 따라서, 설명을 명확하게 하기 위해, 로직 디바이스(700)의 일부 특징은 아래에 간략하게만 설명될 수 있다.
로직 디바이스(700)는, 게이트 라우팅 방향에 평행한(예컨대, 게이트(716)에 평행한) X 피치 'X1' 및 핀 활성 영역 라우팅 방향에 평행한(예컨대, 핀(708, 709, 714, 715)에 평행한) Y 피치 'Y1'를 갖는 CMOS 인버터 유닛 셀(702)을 포함할 수 있다. 일부 실시예에서, X 피치 'X1'는 Y 피치 'Y1'보다 더 크다. 예를 들어, 일부 경우에, X 피치 'X1'는 Y 피치 'Y1'보다 약 2배 내지 3배 더 크다. 인버터를 포함하는 것으로 도시되어 있지만, 로직 디바이스(700)는 상기에 언급된 바와 같이 다양한 다른 로직 게이트, 디바이스, 또는 회로를 포함할 수 있다. 일부 실시예에서, 로직 디바이스(700)는 더블 핀 N-타입 FinFET 및 더블 핀 P-타입 FinFET을 사용하여 형성된 복수의 CMOS 디바이스를 포함한다.
예를 들어, 로직 디바이스(700)는, N-웰 영역(706) 위에 형성되며 더블 핀(예컨대, 핀(708) 및 핀(709))을 포함하는 P-타입 FinFET(704) 및 P-웰 영역(712) 위에 형성되며 더블 핀(예컨대, 핀(714) 및 핀(715))을 포함하는 N-타입 FinFET(710)을 포함한다. 일부 실시예에서, X 피치 'X1'은 N-웰 영역(706)의 좌측 에지로부터 P-웰 영역(712)의 우측 에지까지로 정의된다. 핀 컷 영역(722, 724)은, 예를 들어 이웃 디바이스에 아이솔레이션을 제공하도록, 핀이 커팅되는 영역을 식별한다. 일부 실시예에서, Y 피치 'Y1'는 핀 컷 영역(722, 724) 사이에 정의된다. 로직 디바이스(700)는 또한, P-타입 FinFET(704)의 더블 핀 및 N-타입 FinFET(710)의 더블 핀에 수직으로 걸쳐 이어지는 게이트(716)를 포함한다. 게이트(716)는 P-타입 FinFET(704)의 더블 핀의 채널 영역(718) 위에 그리고 N-타입 FinFET(710)의 더블 핀의 채널 영역(720) 위에 형성된 유전체 층(716A)(예컨대, 계면 층 및 하이 K 유전체 층을 포함함) 및 유전체 층(716A) 위에 형성된 금속 층(716B)을 포함할 수 있다. 다양한 실시예에서, 로직 디바이스(700)는 또한 아이솔레이션 영역(734)을 포함할 수 있다.
일부 경우에, P-타입 FinFET(704) 및/또는 N-타입 FinFET(710)의 각각은, 게이트(716)의 양측에 인접한 그리고 양측 상의, 그리고 그에 따라 채널 영역(718, 720)의 양측에 인접한 그리고 양측 상의, 더블 핀 부분 상의 소스/드레인 영역을 포함한다. 일부 예에서, 복수의 콘택이 소스/드레인 영역에 직접(물리적으로) 접속될 수 있다. 예를 들어, P-타입 FinFET(704)은 P-타입 FinFET(704)의 각자의 소스/드레인 영역에 접속된 소스 콘택(726) 및 드레인 콘택(728)을 포함할 수 있다. 마찬가지로, N-타입 FinFET(710)은 N-타입 FinFET(710)의 각자의 소스/드레인 영역에 접속된 소스 콘택(730) 및 드레인 콘택(732)을 포함할 수 있다. 일부 실시예에서, X 피치 'X1'은 소스 콘택(726)의 좌측 에지로부터 소스 콘택(730)의 우측 에지까지로 정의된다.
다양한 실시예에서 그리고 도 7 및 도 8의 로직 디바이스(700)에 관련하여, N-타입 FinFET(710)의 더블 핀(핀(714, 715))은 각각 채널 영역(720)에서 제1 핀 폭(W1)을 갖고, P-타입 FinfET(704)의 더블 핀(핀(708, 709))은 각각 채널 영역(718)에서 제2 핀 폭(W2)을 갖는다는 것을 유의하여야 한다. 상기에 설명된 바와 같이 그리고 도 5 및 도 6의 SRAM 디바이스(400)에 관련하여, PD 트랜지스터(예컨대, PD-1 및 PD-2 트랜지스터)는 제3 핀 폭(W3)을 갖고, PU 트랜지스터(예컨대, PU-1 및 PU-2 트랜지스터)는 제4 핀 폭(W4)을 갖는다.
일부 실시예에서, 로직 디바이스(700)의 제1 핀 폭(W1)은 SRAM 디바이스(400)의 제3 핀 폭(W3)보다 적어도 5% 만큼 더 좁고, 로직 디바이스(700)의 제2 핀 폭(W2)은 SRAM 디바이스(400)의 제4 핀 폭(W4)보다 적어도 5% 만큼 더 좁다. 일부 경우에, 로직 디바이스(700)의 제1 핀 폭(W1)은 SRAM 디바이스(400)의 제3 핀 폭(W3)보다 적어도 10% 만큼 더 좁다. 예로써, (예컨대, 로직 디바이스(700) 및 SRAM 디바이스(400)에 대한) 활성 영역 핀 폭 비는, 1.05보다 더 큰 W3/W1 및 1.05보다 더 큰 W4/W2를 포함할 수 있다. 로직 디바이스(700)의 N-타입 FinFET(310)은 제1 엔드-캡 길이 'E1'를 갖고, SRAM 디바이스(400)의 PD 트랜지스터(예컨대, PD-1 또는 PD-2 트랜지스터)는 제2 엔드-캡 길이 'E2'를 갖는다. 일부 실시예에서, 제2 엔드-캡 길이 'E2'는 제1 엔드-캡 길이 'E1'보다 적어도 10% 만큼 더 길다. 또한, (예컨대, P-타입 FinFET(704) 및 N-타입 FinFET(710)을 포함하는) 로직 디바이스(700)의 CMOS 구조물은 P-타입 FinFET(704)의 채널 영역(718)과 N-타입 FinFET(710)의 채널 영역(720) 사이에 제1 활성 영역 공간 'S1'을 갖는다(예컨대, 핀(709)과 핀(715) 사이에). 다양한 예에서, SRAM 디바이스(400)는 상기에 기재된 바와 같이 PD-채널 영역과 PU-채널 영역 사이에 제2 활성 영역 공간 'S2'를 갖는다. 일부 실시예에서, 제1 활성 영역 공간 'S1'은 제2 활성 영역 공간 'S2'보다 적어도 20% 만큼 더 크다. 유닛 셀(702) X-피치 'X1', Y-피치 'Y1', 및 SRAM 유닛 셀(502) X-피치 'X2', Y-피치 'Y2'에 관련하여, X-피치 'X1'은 X-피치 'X2'와 실질적으로 동일하다. 일부 실시예에서, Y-피치 'Y1'는 Y-피치 'Y2'와 실질적으로 동일하거나 이보다 더 클 수 있다. 그리하여, 다양한 예에서, Y-피치의 비 'Y1'/'Y2'는 1, 1.5, 2, 2.5, 또는 3과 동일할 수 있다. 또한, 일부 예에서, 로직 디바이스(700) 및 SRAM 디바이스(400)의 (예컨대, 유전체 층(716A) 및/또는 유전체 층(522A)의) 게이트 유전체 재료 및/또는 두께는 실질적으로 동일하다.
상기 개시의 부가의 기재로서, 핀 폭(W1-W4)은 핀 상부 부분, 핀 중간 부분, 또는 핀 하부 부분 내에서 정의될 수 있다. 또한, (예컨대, 게이트(316, 518, 520, 522, 524, 716)와 같은) 게이트의 구조물은, 폴리-게이트/SiON 구조물, 금속(들)/하이-K 유전체 구조물, Al/내화 금속(들)/하이-K 유전체 구조물, 실리사이드/하이-K 유전체 구조물, 또는 이들의 조합과 같은 그룹으로부터 선택된 복수의 재료 구조물을 포함할 수 있다. 일부 실시예에서, 로직 디바이스(300, 700)의 그리고 SRAM 디바이스(400)의 N-타입 FinFET은 N-타입 도핑된(예컨대, 인(P31 또는 기타), As 또는 둘 다) 에피텍셜 성장된 소스/드레인 영역을 포함할 수 있다. 일부 실시예에서, 로직 디바이스(300, 700)는 제1 소스/드레인 에피 폭을 갖고, SRAM 디바이스(400)는 제2 에피 폭을 가지며, 제2 에피 폭은 제1 에피 폭보다 적어도 5% 만큼 더 넓다. 일부 실시예에서, 로직 디바이스(300, 700)의 그리고 SRAM 디바이스(400)의 P-타입 FinFET은 P-타입 도핑된(예컨대, 붕소, B11 또는 기타) 에피텍셜 성장된 소스/드레인 영역을 포함할 수 있다. 일부 실시예에서, 로직 디바이스(300, 700)는 제3 S/D 에피 폭을 갖고, SRAM 디바이스(400)는 제4 에피 폭을 가지며, 제4 에피 폭은 제3 에피 폭보다 적어도 5% 만큼 더 넓다. 일부 실시예에서, N-타입 도핑된 소스/드레인 영역의 재료는 에피 프로파일을 포함하고, 에피 재료는 SiP, SiC, SiPC, SiAs, Si, 또는 이들의 조합을 포함하는 그룹으로부터 선택될 수 있다. 일부 경우에, P-타입 도핑된 소스/드레인 영역의 재료는 에피 프로파일을 포함하고, 에피 재료는 SiGe, SiGeC, Ge,또는 이들의 조합을 포함하는 그룹으로부터 선택될 수 있다. 일부 실시예에서, 콘택 층(예컨대, 소스/드레인 영역에 접촉함)은, Ti, TiN, TaN, Co, W, Al, Ru, Cu, 또는 이들의 조합을 포함하는 그룹으로부터 선택될 수 있는 복수의 금속 재료를 포함할 수 있다. 일부 실시예에서, 개시된 디바이스의 기판 재료는, 상기 기재된 바와 같이, 벌크-Si, SiP, SiGe, SiC, SiPC, Ge, SOI-Si, SOI-SiGe, III-VI 재료, 이들의 조합, 또는 다른 재료를 포함하는 그룹으로부터 선택될 수 있다. 일부 실시예에서, 여기에 개시된 트랜지스터는, 2D-finFET 구조물, 3D-finFET 구조물, 이들의 조합을 포함하는 그룹으로부터 선택된 FinFET 구조물을 포함할 수 있다.
이제 도 9를 참조하면, 하나 이상의 실시예에 따라 반도체 디바이스(예컨대, 디바이스(100, 200, 300, 400, 또는 700) 중의 하나 이상을 포함함)를 제조하는 예시적인 일반적인 방법(900)이 예시되어 있다. 방법(900) 및/또는 이에 의해 제조된 반도체 디바이스의 일부는 잘 알려진 CMOS 기술 프로세스 흐름에 의해 제조될 수 있으며 따라서 일부 프로세스는 여기에 간략하게만 기재되어 있다는 것을 이해하여야 한다.
방법(900)은, (예컨대, 실리콘 기판과 같은) 기판이 제공되는 블록 902에서 시작된다. 일부 예에서, 기판은 도 1의 기판(102)에 관련하여 상기에 설명된 바와 같이 다양한 재료 및/또는 구성을 포함할 수 있다. 방법(900)은, 핀 구조물이 형성되는 블록 904로 진행된다. 일부 실시예에서, 핀 구조물의 형성은, 기판 상에 제1 그룹의 유전체 층(예컨대, 약 100Å-2000Å 사이의 두께를 가짐)의 퇴적을 포함한다. 더미 패턴이 형성될 수 있는데, 예를 들어 제1 그룹의 유전체 층을 부분적으로 제거하도록 포토리소그래피 및 에칭 단계가 사용될 수 있으며, 제1 그룹 유전체 층의 일부 뿐만 아니라 더미 패턴을 남긴다. 일부 실시예에서, 그 다음, 더미 패턴의 대향 측벽 상에 적어도 2개의 스페이서를 형성하도록, 제2 그룹의 유전체 층이 퇴적되고(예컨대, 약 20Å-700Å 사이의 두께를 가짐) 에칭 백된다. 일부 경우에, 스페이서가 남도록 더미 패턴이 제거된다(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합에 의해). 제1 핀 부분(예컨대, 로직 디바이스 핀 부분 또는 SRAM 디바이스 핀 부분)을 노출시키도록 리소그래피 프로세스가 수행될 수 있고, 스페이서 층 CD 트림 다운을 위해 추가의 에칭 프로세스가 수행될 수 있다. 일부 실시예에서, 남은 스페이서 층은 Si 기판을 부분적으로 제거하기 위한 하드 마스크로서 사용될 수 있다. 일부 경우에, 불필요한 핀 영역(들)을 제거하도록 또다른 리소그래피 및 에칭 프로세스(예컨대, 컷 층 프로세스)가 수행될 수 있다. 핀 라인의 형성 후에, 방법(900)은 블록 906으로 진행되는데, 웰 및 채널 도핑이 수행될 수 있다. 그 후에, 방법(900)은, 게이트 구조물이 형성되는 블록 908로 진행된다. 예로써, 게이트 구조물은 (예컨대, 게이트 유전체 층 및 게이트 유전체 층 위의 금속 층을 포함하는) 상기에 설명된 게이트 구조물 중의 하나 이상을 포함할 수 있다. 방법(900)은 그 다음, 상기에 설명된 소스/드레인 영역과 같은 디바이스 소스/드레인 영역이 형성되는 블록 910으로 진행된다. 그 다음, 방법(900)은 콘택, VIA, 및 금속 상호접속 층이 형성될 수 있는 블록 912으로 진행된다. 일부 실시예에서, 방법(900)은 당해 기술분야에 공지된 다양한 특징부 및 영역을 형성하도록 부가의 프로세싱으로 이어질 수 있다.
따라서, 여기에 기재된 다양한 실시예는 기존의 기술 이상의 여러 이점을 제공한다. 모든 이점들이 반드시 여기에 설명된 것은 아니고 어떠한 특정 이점도 모든 실시예에 요구되는 것이 아니며 다른 실시예가 다른 이점을 제공할 수 있다는 것을 이해하여야 할 것이다. 예를 들어, 여기에 설명된 실시예는 코어(로직) 디바이스 및 SRAM 디바이스의 공통-최적화를 위한 구조물 및 방법을 포함한다. 다양한 실시예에서, 반도체 디바이스는 로직 디바이스 요건 및 SRAM 요건 둘 다를 충족시키도록 개별 디바이스 구조물을 포함할 수 있다. 일부 경우에, 로직 트랜지스터는 Ion/Ioff 비 개선을 위해 좁은 핀 CD를 가질 수 있고, SRAM 디바이스는 래치업을 피하도록 더 두꺼운 핀 CD(예컨대, 로직 디바이스에 비교하여)를 가질 수 있다(예컨대, 개선된 웰 저항 및 N+PW/NW, P+/NW/PW 아이솔레이션 누설 개선을 제공함으로써). 일부 예에서, 로직 트랜지스터는 콘택-게이트 커패시턴스 감소를 위해 더 짧은 게이트 전극 엔드-캡을 가질 수 있고, SRAM 디바이스는 Vt 안정성 개선 및 Vcc_min 감소를 위해 더 긴 게이트 전극 엔드-캡을 가질 수 있다. 일부 실시예에서, 로직 트랜지스터는 래치업 및 웰 아이솔레이션 누설 개선을 위해 더 넓은 웰 아이솔레이션 공간 규칙(예컨대, N+ OD to N_Well, P+OD to P_well)을 가질 수 있고, SRAM 디바이스는 셀 크기 감소를 위해 좁은 웰 아이솔레이션 공간 규칙(예컨대, N+ OD to N_Well, P+OD to P_Well)을 푸시(감소)할 수 있다. 일반적으로, 여기에 개시된 다양한 실시예는 로직 디바이스 성능, SRAM 셀 스케일링, 및 제조 프로세스 마진의 동시 최적화를 제공한다. 추가의 실시예 및 이점이 본 개시를 소유하는 당해 기술분야에서의 숙련자에게 명백할 것이다.
따라서, 본 개시의 실시예 중의 하나는, 로직부 및 메모리부를 포함하는 반도체 디바이스를 기재하였다. 일부 실시예에서, 로직 디바이스가 로직부 내에 배치된다. 일부 경우에, 로직 디바이스는 단일 핀 N-타입 FinFET 및 단일 핀 P-타입 FinFET을 포함한다. 일부 예에서, 정적 랜덤 액세스 메모리(SRAM) 디바이스가 메모리부 내에 배치된다. SRAM 디바이스는 2개의 P-웰 영역들 사이에 배치된 N-웰 영역을 포함하는데, 2개의 P-웰 영역들은 N-타입 FinFET 패스 게이트(PG) 트랜지스터 및 N-타입 FinFET 풀-다운(PD) 트랜지스터를 포함하고 N-웰 영역은 P-타입 FinFET 풀-업(PU) 트랜지스터를 포함한다.
실시예 중의 다른 실시예에서, 제1 회로 영역 및 제2 회로 영역을 포함하는 회로가 설명된다. 일부 실시예에서, 로직 회로가 제1 회로 영역 내에 배치된다. 일부 경우에, 로직 회로는 더블 핀 N-타입 FinFET 및 더블 핀 P-타입 FinFET을 포함한다. 다양한 실시예에서, 메모리 회로가 제2 회로 영역 내에 배치된다. 일부 예에서, 메모리 회로는 제1 복수의 단일 핀 N-타입 FinFET 및 제2 복수의 단일 핀 P-타입 FinFET을 포함한다.
실시예 중의 또 다른 실시예에서, 기판 상에 배치된 복수의 로직부 및 복수의 메모리부를 포함하는 반도체 디바이스가 설명된다. 일부 예에서, 복수의 CMOS 디바이스가 복수의 로직부 내에 배치되는데, 각각의 CMOS 디바이스는 제1 핀 폭(W1)을 갖는 단일 핀 N-타입 FinFET 및 제2 핀 폭(W2)을 갖는 단일 핀 P-타입 FinFET을 포함한다. 일부 실시예에서, 복수의 정적 랜덤 액세스 메모리(SRAM) 디바이스가 복수의 메모리부 내에 배치되는데, 복수의 SRAM 디바이스는 복수의 행과 열로 배열된다. 일부 경우에, 각각의 SRAM 디바이스는 P-웰 영역 내에 배치된 N-타입 FinFET 패스 게이트(PG) 트랜지스터 및 N-타입 FinFET 풀-다운(PD) 트랜지스터 및 N-웰 영역 내에 배치된 P-타입 FinFET 풀-업(PU) 트랜지스터를 포함한다. 일부 실시예에서, N-타입 FinFET PD 트랜지스터는 제3 핀 폭(W3)을 갖고, P-타입 FinFET PU 트랜지스터는 제4 핀 폭(W4)을 갖는다. 다양한 예에서, 제1 핀 폭(W1)은 제3 핀 폭(W3)보다 더 좁다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스에 있어서,
로직부 및 메모리부;
상기 로직부 내에 배치된 로직 디바이스로서, 단일 핀 N-타입 FinFET 및 단일 핀 P-타입 FinFET을 포함하는, 상기 로직 디바이스; 및
상기 메모리부 내에 배치된 정적 랜덤 액세스 메모리(SRAM; static random-access memory) 디바이스를 포함하고,
상기 SRAM 디바이스는 2개의 P-웰 영역들 사이에 배치된 N-웰 영역을 포함하며, 상기 2개의 P-웰 영역들은 N-타입 FinFET 패스 게이트(PG; pass gate) 트랜지스터 및 N-타입 FinFET 풀-다운(PD; pull-down) 트랜지스터를 포함하고, 상기 N-웰 영역은 P-타입 FinFET 풀-업(PU; pull-up) 트랜지스터를 포함하는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 로직 디바이스는 인버터, AND 게이트, NAND 게이트, OR 게이트, NOR 게이트, 플립-플롭, 스캔 로직, 또는 조합 로직을 포함하는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 로직 디바이스는 상기 단일 핀 N-타입 FinFET의 채널 영역과 상기 단일 핀 P-타입 FinFET의 채널 영역 사이의 제1 활성 영역 공간 'S1'을 갖고, 상기 SRAM 디바이스는 PD-채널 영역과 PU-채널 영역 사이의 제2 활성 영역 공간 'S2'을 갖는 것인, 반도체 디바이스.
실시예 4. 실시예 3에 있어서, 상기 제1 활성 영역 공간 'S1'은 상기 제2 활성 영역 공간 'S2'보다 적어도 20% 만큼 더 큰 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 단일 핀 N-타입 FinFET 위에 형성된 제1 게이트는 제1 엔드-캡(end-cap) 길이 'E1'를 갖고, 상기 N-타입 FinFET PD 트랜지스터 위에 형성된 제2 게이트는 제2 엔드-캡 길이 'E2'를 갖는 것인, 반도체 디바이스.
실시예 6. 실시예 5에 있어서, 상기 제2 엔드-캡 길이 'E2'는 상기 제1 엔드-캡 길이 'E1'보다 적어도 10% 만큼 더 긴 것인, 반도체 디바이스.
실시예 7. 실시예 5에 있어서, 엔드-캡 길이 비 E2/E1는 1.1보다 더 큰 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 로직 디바이스는 제1 X-피치 'X1' 및 제1 Y-피치 'Y1'를 갖는 제1 유닛 셀을 포함하고, 상기 SRAM 디바이스는 제2 X-피치 'X2' 및 제2 Y-피치 'Y2'를 갖는 제2 유닛 셀을 포함하며, 상기 제1 X-피치 'X1'는 상기 제2 X-피치 'X2'와 동일한 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서, 상기 N-타입 FinFET PG 트랜지스터 및 상기 N-타입 FinFET PD 트랜지스터는 단일 핀 N-타입 FinFET을 포함하고, 상기 P-타입 FinFET PU 트랜지스터는 단일 핀 P-타입 FinFET을 포함하는 것인, 반도체 디바이스.
실시예 10. 실시예 1에 있어서, 상기 단일 핀 N-타입 FinFET은 제1 채널 영역에서 제1 핀 폭(W1)을 갖고, 상기 단일 핀 P-타입 FinFET은 제2 채널 영역에서 제2 핀 폭(W2)을 갖고, 상기 N-타입 FinFET PD 트랜지스터는 제3 채널 영역에서 제3 핀 폭(W3)을 갖고, 상기 P-타입 FinFET PU 트랜지스터는 제4 채널 영역에서 제4 핀 폭(W4)을 갖는 것인, 반도체 디바이스.
실시예 11. 실시예 10에 있어서, 상기 제1 핀 폭(W1)은 상기 제3 핀 폭(W3)보다 적어도 5% 만큼 더 좁고, 상기 제2 핀 폭(W2)은 상기 제4 핀 폭(W4)보다 적어도 5% 만큼 더 좁은 것인, 반도체 디바이스.
실시예 12. 실시예 10에 있어서, 제1 핀 폭 비 W3/W1는 1.05보다 더 크고, 제2 핀 폭 비W4/W2는 1.05보다 더 큰 것인, 반도체 디바이스.
실시예 13. 회로에 있어서,
제1 회로 영역 및 제2 회로 영역;
상기 제1 회로 영역 내에 배치된 로직 회로로서, 더블 핀 N-타입 FinFET 및 더블 핀 P-타입 FinFET을 포함하는, 상기 로직 회로; 및
상기 제2 회로 영역 내에 배치된 메모리 회로를 포함하고,
상기 메모리 회로는 제1 복수의 단일 핀 N-타입 FinFET 및 제2 복수의 단일 핀 P-타입 FinFET을 포함하는 것인, 회로.
실시예 14. 실시예 13에 있어서, 상기 메모리 회로는 복수의 열들과 행들로 배열된 복수의 정적 랜덤 액세스 메모리(SRAM) 유닛 셀들을 포함하는 것인, 회로.
실시예 15. 실시예 14에 있어서, 상기 복수의 SRAM 유닛 셀들의 각각의 SRAM 유닛 셀은 2개의 P-웰 영역들 사이에 배치된 N-웰 영역을 포함하며, 상기 2개의 P-웰 영역들은 N-타입 FinFET 패스 게이트(PG) 트랜지스터 및 N-타입 FinFET 풀-다운(PD) 트랜지스터를 포함하고, 상기 N-웰 영역은 P-타입 FinFET 풀-업(PU) 트랜지스터를 포함하는 것인, 회로.
실시예 16. 실시예 13에 있어서, 상기 로직 회로는 상기 더블 핀 N-타입 FinFET의 채널 영역과 상기 더블 핀 P-타입 FinFET의 채널 영역 사이의 제1 활성 영역 공간 'S1'을 갖고, 상기 메모리 회로의 SRAM 디바이스는 PD-채널 영역과 PU-채널 영역 사이의 제2 활성 영역 공간 'S2'을 가지며, 상기 제1 활성 영역 공간 'S1'은 상기 제2 활성 영역 공간 'S2'보다 적어도 20% 만큼 더 큰 것인, 회로.
실시예 17. 실시예 13에 있어서, 상기 더블 핀 N-타입 FinFET 위에 형성된 제1 게이트는 제1 엔드-캡 길이 'E1'를 갖고, 상기 메모리 회로의 N-타입 FinFET PD 트랜지스터 위에 형성된 제2 게이트는 제2 엔드-캡 길이 'E2'를 가지며, 상기 제2 엔드-캡 길이 'E2'는 상기 제1 엔드-캡 길이 'E1'보다 적어도 10% 만큼 더 긴 것인, 회로.
실시예 18. 실시예 15에 있어서, 상기 더블 핀 N-타입 FinFET은 제1 채널 영역에서 제1 핀 폭(W1)을 갖고, 상기 N-타입 FinFET PD 트랜지스터는 제3 채널 영역에서 제3 핀 폭(W3)을 가지며, 상기 제1 핀 폭(W1)은 상기 제3 핀 폭(W3)보다 적어도 10% 만큼 더 좁은 것인, 회로.
실시예 19. 반도체 디바이스에 있어서,
기판 상에 배치된 복수의 로직부들과 복수의 메모리부들;
상기 복수의 로직부들 내에 배치된 복수의 CMOS 디바이스들로서, 각각의 CMOS 디바이스는 제1 핀 폭(W1)을 갖는 단일 핀 N-타입 FinFET 및 제2 핀 폭(W2)을 갖는 단일 핀 P-타입 FinFET을 포함하는 것인, 상기 복수의 CMOS 디바이스들; 및
상기 복수의 메모리부들 내에 배치된 복수의 정적 랜덤 액세스 메모리(SRAM) 디바이스들을 포함하고,
상기 복수의 SRAM 디바이스들은 복수의 행들과 열들로 배열되고, 각각의 SRAM 디바이스는 P-웰 영역 내에 배치된 N-타입 FinFET 패스 게이트(PG) 트랜지스터와 N-타입 FinFET 풀-다운(PD) 트랜지스터 및 N-웰 영역 내에 배치된 P-타입 FinFET 풀-업(PU) 트랜지스터를 포함하며, 상기 N-타입 FinFET PD 트랜지스터는 제3 핀 폭(W3)을 갖고, 상기 P-타입 FinFET PU 트랜지스터는 제4 핀 폭(W4)을 가지며, 상기 제1 핀 폭(W1)은 상기 제3 핀 폭(W3)보다 더 좁은 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
각각의 CMOS 디바이스는 상기 단일 핀 N-타입 FinFET의 채널 영역과 상기 단일 핀 P-타입 FinFET의 채널 영역 사이의 제1 활성 영역 공간 'S1'을 갖고, 각각의 SRAM 디바이스는 PD-채널 영역과 PU-채널 영역 사이의 제2 활성 영역 공간 'S2'을 가지며, 상기 제1 활성 영역 공간 'S1'은 상기 제2 활성 영역 공간 'S2'보다 적어도 20% 만큼 더 크고;
상기 단일 핀 N-타입 FinFET 위에 형성된 제1 게이트는 제1 엔드-캡 길이 'E1'를 갖고, 상기 N-타입 FinFET PD 트랜지스터 위에 형성된 제2 게이트는 제2 엔드-캡 길이 'E2'를 가지며, 상기 제2 엔드-캡 길이 'E2'는 상기 제1 엔드-캡 길이 'E1'보다 적어도 10% 만큼 더 긴 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    로직부 및 메모리부;
    상기 로직부 내에 배치된 로직 디바이스로서, 단일 핀 N-타입 FinFET 및 단일 핀 P-타입 FinFET을 포함하는, 상기 로직 디바이스; 및
    상기 메모리부 내에 배치된 정적 랜덤 액세스 메모리(SRAM; static random-access memory) 디바이스를 포함하고,
    상기 SRAM 디바이스는 2개의 P-웰 영역들 사이에 배치된 N-웰 영역을 포함하며, 상기 2개의 P-웰 영역들은 N-타입 FinFET 패스 게이트(PG; pass gate) 트랜지스터 및 N-타입 FinFET 풀-다운(PD; pull-down) 트랜지스터를 포함하고, 상기 N-웰 영역은 P-타입 FinFET 풀-업(PU; pull-up) 트랜지스터를 포함하는 것인, 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 로직 디바이스는 인버터, AND 게이트, NAND 게이트, OR 게이트, NOR 게이트, 플립-플롭, 스캔 로직, 또는 조합 로직을 포함하는 것인, 반도체 디바이스.
  3. 청구항 1에 있어서, 상기 로직 디바이스는 상기 단일 핀 N-타입 FinFET의 채널 영역과 상기 단일 핀 P-타입 FinFET의 채널 영역 사이의 제1 활성 영역 공간 'S1'을 갖고, 상기 SRAM 디바이스는 PD-채널 영역과 PU-채널 영역 사이의 제2 활성 영역 공간 'S2'을 갖는 것인, 반도체 디바이스.
  4. 청구항 3에 있어서, 상기 제1 활성 영역 공간 'S1'은 상기 제2 활성 영역 공간 'S2'보다 적어도 20% 만큼 더 큰 것인, 반도체 디바이스.
  5. 청구항 1에 있어서, 상기 단일 핀 N-타입 FinFET 위에 형성된 제1 게이트는 제1 엔드-캡(end-cap) 길이 'E1'를 갖고, 상기 N-타입 FinFET PD 트랜지스터 위에 형성된 제2 게이트는 제2 엔드-캡 길이 'E2'를 갖는 것인, 반도체 디바이스.
  6. 청구항 5에 있어서, 상기 제2 엔드-캡 길이 'E2'는 상기 제1 엔드-캡 길이 'E1'보다 적어도 10% 만큼 더 긴 것인, 반도체 디바이스.
  7. 청구항 1에 있어서, 상기 로직 디바이스는 제1 X-피치 'X1' 및 제1 Y-피치 'Y1'를 갖는 제1 유닛 셀을 포함하고, 상기 SRAM 디바이스는 제2 X-피치 'X2' 및 제2 Y-피치 'Y2'를 갖는 제2 유닛 셀을 포함하며, 상기 제1 X-피치 'X1'는 상기 제2 X-피치 'X2'와 동일한 것인, 반도체 디바이스.
  8. 청구항 1에 있어서, 상기 N-타입 FinFET PG 트랜지스터 및 상기 N-타입 FinFET PD 트랜지스터는 단일 핀 N-타입 FinFET을 포함하고, 상기 P-타입 FinFET PU 트랜지스터는 단일 핀 P-타입 FinFET을 포함하는 것인, 반도체 디바이스.
  9. 회로에 있어서,
    제1 회로 영역 및 제2 회로 영역;
    상기 제1 회로 영역 내에 배치된 로직 회로로서, 더블 핀 N-타입 FinFET 및 더블 핀 P-타입 FinFET을 포함하는, 상기 로직 회로; 및
    상기 제2 회로 영역 내에 배치된 메모리 회로를 포함하고,
    상기 메모리 회로는 제1 복수의 단일 핀 N-타입 FinFET 및 제2 복수의 단일 핀 P-타입 FinFET을 포함하는 것인, 회로.
  10. 반도체 디바이스에 있어서,
    기판 상에 배치된 복수의 로직부들과 복수의 메모리부들;
    상기 복수의 로직부들 내에 배치된 복수의 CMOS 디바이스들로서, 각각의 CMOS 디바이스는 제1 핀 폭(W1)을 갖는 단일 핀 N-타입 FinFET 및 제2 핀 폭(W2)을 갖는 단일 핀 P-타입 FinFET을 포함하는 것인, 상기 복수의 CMOS 디바이스들; 및
    상기 복수의 메모리부들 내에 배치된 복수의 정적 랜덤 액세스 메모리(SRAM) 디바이스들을 포함하고,
    상기 복수의 SRAM 디바이스들은 복수의 행들과 열들로 배열되고, 각각의 SRAM 디바이스는 P-웰 영역 내에 배치된 N-타입 FinFET 패스 게이트(PG) 트랜지스터와 N-타입 FinFET 풀-다운(PD) 트랜지스터 및 N-웰 영역 내에 배치된 P-타입 FinFET 풀-업(PU) 트랜지스터를 포함하며, 상기 N-타입 FinFET PD 트랜지스터는 제3 핀 폭(W3)을 갖고, 상기 P-타입 FinFET PU 트랜지스터는 제4 핀 폭(W4)을 가지며, 상기 제1 핀 폭(W1)은 상기 제3 핀 폭(W3)보다 더 좁은 것인, 반도체 디바이스.
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