KR20150101894A - Finfet sram을 위한 구조물 및 방법 - Google Patents
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Abstract
임베디드 FinFET SRAM 구조물 및 이의 형성 방법이 제공된다. 임베디드 FinFET SRAM 구조물은 SRAM 셀들의 어레이를 포함한다. SRAM 셀들은 제 1 방향의 제 1 피치, 및 상기 제 1 방향에 직교하는 제 2 방향의 제 2 피치를 갖는다. 제 1 피치 및 제 2 피치는 SRAM 셀들의 핀 활성 라인들 및 게이트 피처들을 주변 로직 회로들의 핀 활성 라인들 및 게이트 피처들과 정렬시키기 위해 구성된다. SRAM 구조물의 레이아웃은 3개의 층들을 포함하고, 여기서, 제 1 층은 핀을 형성하기 위한 맨드릴 패턴을 정의하고, 제 2 층은 더미 핀을 제거하기 위한 제 1 컷 패턴을 정의하며, 제 3 층은 핀 끝단을 단축하기 위한 제 2 컷 패턴을 정의한다. 이러한 3개의 층들은 SRAM 구조물의 핀 활성 라인들을 총괄하여 정의한다.
Description
본 발명은 반도체 디바이스에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 진화 동안에, 기하학적 크기[즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호접속된 디바이스 수)는 일반적으로 증가하였다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 또한, 이와 같은 축소는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조에서 유사한 개발이 필요하다.
예를 들어, 로직 회로 및 임베디드 스태틱 랜덤 액세스 메모리(static random-access memory; SRAM) 셀은 흔히 증가된 기능 밀도를 위해 반도체 디바이스 내에 통합된다. 이와 같은 적용은 산업 및 과학적인 서브시스템, 자동 전자장치, 휴대 전화, 디지털 카메라, 마이크로프로세서 등에 이르기까지 다양하다. 더욱 높은 SRAM 밀도에 대한 수요를 충족하기 위해서, 단순히 반도체 피처 크기를 줄이는 것은 더이상 충분하지 않다. 예를 들어, 평면 트랜지스터를 갖는 종래의 SRAM 셀 구조물은, 더욱 작은 반도체 기하학적 구조로 제조되는 경우, 디바이스 성능이 저하되고 누설 전류가 커진다. 이와 같은 문제점들을 충족하기 위한 기술들 중 하나가 핀 또는 다중 핀 구조물을 갖는 3차원 트랜지스터(예컨대, FinFET)를 이용하는 것이다. 예를 들어, FinFET는 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)의 쇼트 채널 효과를 제어하기 위해 구현될 수 있다. 최적의 쇼트 채널 제어 및 면적 감소를 달성하기 위해서, 핀 구조물은 가능한 한 얇게 되도록 요구된다. 매우 얇은 핀 구조물을 제조하기 위한 기술들 중 하나는 스페이서 리소그래피이다. 예를 들어, 스페이서는 맨드릴 패턴의 측벽 상에 형성된다. 맨드릴 패턴이 제거된 이후에, 스페이서는 핀 구조물을 형성하는데 있어서 실리콘 기판을 에칭하기 위한 에칭 마스크가 된다. 맨드릴 패턴 및 스페이서의 치수는 핀 구조물의 폭 및 피치를 제어한다. 맨드릴 패턴 및 스페이서의 임계 치수(critical dimension; CD) 균일성의 타이트한 제어가 임베디드 FinFET SRAM의 설계 과제이다.
본 발명의 목적은 FINFET SRAM을 위한 구조물 및 방법을 제공하는 것이다.
일 예시적인 양태에서, 본 발명개시는 집적 회로(IC) 레이아웃에 관한 것이다. IC 레이아웃은 제 1 직사각형 영역을 포함하고, 제 1 직사각형 영역은 제 1 방향의 장측부들, 및 상기 제 1 방향에 직교하는 제 2 방향의 단측부들을 가지며, 제 1 방향으로 있는 제 1 직사각형 영역의 기하학적 중심을 통한 제 1 가상 라인 및 제 2 방향으로 있는 기하학적 중심을 통한 제 2 가상 라인은 제 1 직사각형 영역을 반시계 방향으로 제 1 서브 영역, 제 2 서브 영역, 제 3 서브 영역, 및 제 4 서브 영역으로 분할하며, 여기서 제 1 서브 영역은 제 1 직사각형 영역의 우측 상부에 위치한다. IC 레이아웃은 IC 레이아웃의 제 1 층에 위치된 적어도 8개의 제 1 패턴들을 더 포함하고, 제 1 패턴들 각각은 제 1 직사각형 영역에 걸쳐 제 2 방향의 길이 방향으로 연장된 직사각형 형태이고, 제 1 패턴들은 제 1 방향으로 서로 이격되어 있고, 제 1 패턴들의 제 1 부분, 제 2 부분, 제 3 부분, 및 제 4 부분은 제 1 서브 영역, 제 2 서브 영역, 제 3 서브 영역, 및 제 4 서브 영역과 각각 오버랩하며, 제 1 패턴들의 제 1 부분 및 제 2 부분은 제 1 가상 라인에 대하여 제 1 패턴들의 개개의 제 4 부분 및 제 3 부분의 미러 이미지이고, 제 1 패턴들의 제 1 부분 및 제 4 부분은 제 1 패턴들의 개개의 제 2 부분 및 제 3 부분의 변환이다. IC 레이아웃은 IC 레이아웃의 제 2 층에 위치된 적어도 8개의 제 2 패턴들을 더 포함하고, 제 2 패턴들 각각은 제 2 방향의 길이 방향으로 연장된 직사각형 형태이고, 제 2 패턴들은 제 1 방향으로 서로 이격되어 있고, 제 2 패턴들의 각각은 제 1 패턴들 중 하나의 제 1 패턴과 부분적으로 오버랩하고, 제 1 층과 제 2 층이 겹쳐지는 경우 개개의 제 1 패턴의 장측부를 완전히 커버한다. IC 레이아웃은 IC 레이아웃의 제 3 층에 위치된 복수의 제 3 패턴들을 더 포함하고, 제 3 패턴들 각각은 직사각형 형태이고, 제 3 패턴들은 서로 이격되어 있고, 제 3 패턴들의 각각은 제 1 패턴들 중 하나의 제 1 패턴과 부분적으로 오버랩하고, 제 1 층, 제 2 층 및 제 3 층이 겹쳐지는 경우 제 2 패턴들에 의해 커버되지 않은 개개의 제 1 패턴의 장측부의 일부를 커버한다. 상기 IC 레이아웃에서, 제 1 패턴들, 제 2 패턴들 및 제 3 패턴들은 트랜지스터들을 형성하기 위한 복수의 활성 영역들을 총괄하여 정의하는데 이용되고, 복수의 활성 영역들은 제 1 층, 제 2 층 및 제 3 층이 겹쳐지는 경우 제 2 패턴들 및 제 3 패턴들에 의해 커버되지 않은 제 1 패턴들의 장측부들을 따라 정의된다.
다른 예시적인 양태에서, 본 발명개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제 1 SRAM 매크로를 포함하고, 여기서 제 1 SRAM 매크로는 제 1 복수의 단일 포트 SRAM 셀들 및 제 2 복수의 주변 로직 회로들을 포함하고, 제 1 복수의 단일 포트 SRAM 셀들은 제 1 방향의 제 1 피치, 및 상기 제 1 방향에 직교하는 제 2 방향의 제 2 피치를 갖도록 배열되고, 제 1 복수의 단일 포트 SRAM 셀들은 제 1 게이트 피처들 및 제 1 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 제 2 복수의 주변 로직 회로들은 제 2 게이트 피처들 및 제 2 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 제 2 게이트 피처들은 제 2 방향의 제 3 피치를 갖도록 배열되고, 제 2 핀 활성 라인들은 제 1 방향의 제 4 피치를 갖도록 배열된다. 반도체 디바이스는 제 2 SRAM 매크로를 더 포함하고, 여기서 제 2 SRAM 매크로는 제 3 복수의 단일 포트 SRAM 셀들 및 제 4 복수의 주변 로직 회로들을 포함하고, 제 3 복수의 단일 포트 SRAM 셀들은 제 1 방향의 제 5 피치, 및 제 2 방향의 제 6 피치를 갖도록 배열되고, 제 3 복수의 단일 포트 SRAM 셀들은 제 3 게이트 피처들 및 제 3 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 제 4 복수의 주변 로직 회로들은 제 4 게이트 피처들 및 제 4 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 제 4 게이트 피처들은 제 2 방향의 제 3 피치를 갖도록 배열되고, 제 4 핀 활성 라인들은 제 1 방향의 제 4 피치를 갖도록 배열된다. 상기 반도체 디바이스에서, 제 2 피치는 제 3 피치의 대략 2배이고, 제 6 피치는 제 2 피치와 동일하며, 제 5 피치는 제 4 피치의 대략 2배만큼 제 1 피치보다 크다.
다른 예시적인 양태에서, 본 발명개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제 1 SRAM 매크로를 포함하고, 여기서 제 1 SRAM 매크로는 제 1 복수의 단일 포트 SRAM 셀들 및 제 2 복수의 주변 로직 회로들을 포함하고, 제 1 복수의 단일 포트 SRAM 셀들은 제 1 방향의 제 1 피치, 및 상기 제 1 방향에 직교하는 제 2 방향의 제 2 피치를 갖도록 배열되고, 제 1 복수의 단일 포트 SRAM 셀들은 제 1 게이트 피처들 및 제 1 핀 활성 라인들에 의해 형성된 제 1 FinFET 트랜지스터들을 포함하고, 제 2 복수의 주변 로직 회로들은 제 2 게이트 피처들 및 제 2 핀 활성 라인들에 의해 형성된 제 2 FinFET 트랜지스터들을 포함하고, 제 2 게이트 피처들은 제 2 방향의 제 3 피치를 갖도록 배열되고, 제 2 핀 활성 라인들은 제 1 방향의 제 4 피치를 갖도록 배열된다. 반도체 디바이스는 제 2 SRAM 매크로를 더 포함하고, 여기서 제 2 SRAM 매크로는 제 3 복수의 2-포트 SRAM 셀들 및 제 4 복수의 주변 로직 회로들을 포함하고, 제 3 복수의 2-포트 SRAM 셀들은 제 1 방향의 제 5 피치, 및 제 2 방향의 제 6 피치를 갖도록 배열되고, 제 3 복수의 2-포트 SRAM 셀들은 제 3 게이트 피처들 및 제 3 핀 활성 라인들에 의해 형성된 제 3 FinFET 트랜지스터들을 포함하고, 제 4 복수의 주변 로직 회로들은 제 4 게이트 피처들 및 제 4 핀 활성 라인들에 의해 형성된 제 4 FinFET 트랜지스터들을 포함하고, 제 4 게이트 피처들은 제 2 방향의 제 3 피치를 갖도록 배열되고, 제 4 핀 활성 라인들은 제 1 방향의 제 4 피치를 갖도록 배열된다. 상기 반도체 디바이스에서, 제 2 피치는 제 3 피치의 대략 2배이고, 제 6 피치는 제 2 피치와 동일하고, 제 1 피치와 제 4 피치 사이의 제 1 비율은 정수가 아니며, 제 5 피치와 제 4 피치 사이의 제 2 비율은 정수이다.
본 발명에 따르면, FINFET SRAM을 위한 구조물 및 방법을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 셀을 갖는 집적 회로(IC)의 간략화된 블록도이다.
도 2는 본 발명개시의 다양한 양태들에 따라, 주변 로직 회로를 갖는 임베디드 SRAM 셀을 도시한다.
도 3은 실시예에 따라, 도 2의 주변 로직 회로의 일부 컴포넌트들을 나타낸다.
도 4a 및 도 4b는 실시예에 따라, 6-트랜지스터(6T) 단일 포트(SP) SRAM 셀의 개략도를 도시한다.
도 5 내지 도 7은 일부 실시예들에 따라, 도 4의 6T SP SRAM 셀의 레이아웃의 일부분을 도시한다.
도 8은 실시예에 따라, 2-포트(TP) SRAM 셀의 개략도를 도시한다.
도 9는 실시예에 따라, 도 8의 TP SRAM 셀의 레이아웃의 일부분을 도시한다.
도 10a 및 도 10b는 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 설계의 금속층 라우팅을 나타낸다.
도 11은 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 셀을 갖는 집적 회로(IC)의 간략화된 블록도이다.
도 12a는 본 발명개시의 다양한 양태들에 따라, 4개의 SRAM 셀들의 핀 활성 라인들의 레이아웃을 나타낸다.
도 12b는 실시예에 따라, 도 12a의 핀 활성 라인 레이아웃의 3층 분할을 나타낸다.
도 12c는 실시예에 따라, 핀 활성 라인과 오버랩하는 도 12a의 4개의 SRAM 셀들의 게이트 피처를 나타낸다.
도 13은 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 셀을 갖는 IC를 형성하는 방법을 도시한다.
도 14 내지 도 20b는 실시예에 따라, 도 13의 방법으로 제조되는 임베디드 SRAM 셀의 일부분의 평면도 및/또는 횡단면도를 나타낸다.
도 21은 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 셀을 갖는 IC를 형성하는 방법을 도시한다.
도 22a 내지 도 24c는 실시예에 따라, 도 21의 방법으로 제조되는 임베디드 SRAM 셀의 일부분의 평면도 및/또는 횡단면도를 나타낸다.
도 25a는 본 발명개시의 다양한 양태들에 따라, 4개의 SRAM 셀들의 핀 활성 라인들의 레이아웃을 나타낸다.
도 25b는 실시예에 따라, 도 25a의 핀 활성 라인 레이아웃의 3층 분할을 나타낸다.
도 25c는 실시예에 따라, 핀 활성 라인과 오버랩하는 도 25a의 4개의 SRAM 셀들의 게이트 피처를 나타낸다.
도 1은 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 셀을 갖는 집적 회로(IC)의 간략화된 블록도이다.
도 2는 본 발명개시의 다양한 양태들에 따라, 주변 로직 회로를 갖는 임베디드 SRAM 셀을 도시한다.
도 3은 실시예에 따라, 도 2의 주변 로직 회로의 일부 컴포넌트들을 나타낸다.
도 4a 및 도 4b는 실시예에 따라, 6-트랜지스터(6T) 단일 포트(SP) SRAM 셀의 개략도를 도시한다.
도 5 내지 도 7은 일부 실시예들에 따라, 도 4의 6T SP SRAM 셀의 레이아웃의 일부분을 도시한다.
도 8은 실시예에 따라, 2-포트(TP) SRAM 셀의 개략도를 도시한다.
도 9는 실시예에 따라, 도 8의 TP SRAM 셀의 레이아웃의 일부분을 도시한다.
도 10a 및 도 10b는 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 설계의 금속층 라우팅을 나타낸다.
도 11은 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 셀을 갖는 집적 회로(IC)의 간략화된 블록도이다.
도 12a는 본 발명개시의 다양한 양태들에 따라, 4개의 SRAM 셀들의 핀 활성 라인들의 레이아웃을 나타낸다.
도 12b는 실시예에 따라, 도 12a의 핀 활성 라인 레이아웃의 3층 분할을 나타낸다.
도 12c는 실시예에 따라, 핀 활성 라인과 오버랩하는 도 12a의 4개의 SRAM 셀들의 게이트 피처를 나타낸다.
도 13은 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 셀을 갖는 IC를 형성하는 방법을 도시한다.
도 14 내지 도 20b는 실시예에 따라, 도 13의 방법으로 제조되는 임베디드 SRAM 셀의 일부분의 평면도 및/또는 횡단면도를 나타낸다.
도 21은 본 발명개시의 다양한 양태들에 따라, 임베디드 SRAM 셀을 갖는 IC를 형성하는 방법을 도시한다.
도 22a 내지 도 24c는 실시예에 따라, 도 21의 방법으로 제조되는 임베디드 SRAM 셀의 일부분의 평면도 및/또는 횡단면도를 나타낸다.
도 25a는 본 발명개시의 다양한 양태들에 따라, 4개의 SRAM 셀들의 핀 활성 라인들의 레이아웃을 나타낸다.
도 25b는 실시예에 따라, 도 25a의 핀 활성 라인 레이아웃의 3층 분할을 나타낸다.
도 25c는 실시예에 따라, 핀 활성 라인과 오버랩하는 도 25a의 4개의 SRAM 셀들의 게이트 피처를 나타낸다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향들을 포함하기 위한 것이다. 장치는 다른식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
도 1은 SRAM 매크로(102)를 갖는 반도체 디바이스(100)를 도시한다. 반도체 디바이스는, 예컨대, 마이크로프로세서, 주문형 반도체(application specific integrated circuit; ASIC), 필드 프로그램 가능 게이트 어레이(field programmable gate array; FPGA), 또는 디지털 신호 프로세서(digital signal processor; DSP)일 수 있다. 반도체 디바이스(100)의 정확한 기능은 제공된 주제로 제한되지 않는다.
도 2는 본 발명개시의 다양한 양태들에 따라, SRAM 매크로(102)의 일부분의 더욱 상세한 도면을 도시한다. 도 2를 참조하면, SRAM 매크로(102)는 복수의 SRAM 셀들(202) 및 복수의 주변 로직 회로들(210)을 포함한다. 각각의 SRAM 셀(202)은 하나의 메모리 비트를 저장하는데 이용되고, 주변 로직 회로들(210)은 기록 및/또는 판독 어드레스 디코더, 워드/비트 셀렉터, 데이터 드라이버, 메모리 셀프 테스트와 같은 다양한 로직 기능들을 구현하는데 이용된다. 로직 회로(210)는 게이트 피처들(218) 및 핀 활성 라인들(212)을 갖는 복수의 FinFET들을 포함한다. 도시되어 있지 않지만, 각각의 SRAM 셀(202)도 또한 게이트 피처들 및 핀 활성 라인들을 갖는 복수의 FinFET들을 포함한다. 게다가, 도 2에 오직 16개의 SRAM 셀들(202)이 도시되어 있지만, SRAM 매크로(102)는 주어진 반도체 디바이스(100)를 위해 수많은 SRAM 셀들(202)을 포함할 수 있다. 예를 들어, SRAM 매크로(102)는 수천 개 또는 수백만 개의 SRAM 셀들(202)을 포함할 수 있다.
도 2에 도시된 바와 같이, SRAM 셀들(202)은 복수의 P웰(P-well) 또는 P디퓨전(P-diffusion)(예컨대, n형 FinFET 또는 N-FinFET용) 및 N웰 또는 N디퓨전(예컨대, p형 FinFET 또는 P-FinFET용) 위에 형성되고, 여기서 P웰 및 N웰은 X 방향에서 교대 순서로 배렬된 직사각형 반도체 영역이다. 나중에 도시되는 바와 같이, 각각의 SRAM 셀들(202)은 복수의 N-FinFET 및 복수의 P-FinFET을 포함한다. 더욱이, SRAM 셀(202)은 하나의 SRAM 셀이 다른 SRAM 셀과 서로 인접해 있는 어레이로 배렬된다. 각각의 SRAM 셀(202)은 SRAM 매크로(102)의 직사각형 영역을 사용하고, 이 직사각형 영역은 X 방향의 제 1 치수(204), 및 X 방향에 직교하는 Y 방향의 제 2 치수(206)를 갖는다. 다음 설명에서, 제 1 치수(204)는 또한 SRAM 셀(202)의 X 피치로서 언급되고, 제 2 치수(206)는 SRAM 셀(202)의 Y 피치로서 언급된다.
더욱이, 각각의 SRAM 셀(202)은 4개의 방향 중 하나의 방향으로 구성된다. 도 2에 도시된 바와 같이, 그룹(203)은 2X2 어레이에 4개의 SRAM 셀들(202)을 포함하고, 이들은 설명의 편의를 위해 Cell-R0, Cell-Mx, Cell-My, 및 Cell-R180로서 표시된다. 실시예에서, Cell-R0의 게이트 피처들 및 핀 활성 라인들은 X 방향으로 있는 그룹(203)의 기하학적 중심을 통한 가상 라인(A-A)에 대해 Cell-Mx의 개개의 피처들의 미러 이미지(또는 반사)이다. 유사하게, Cell-R0의 게이트 피처들 및 핀 활성 라인들은 Y 방향으로 있는 그룹(203)의 기하학적 중심을 통한 가상 라인(B-B)에 대해 Cell-My의 개개의 피처들의 미러 이미지이다. 유사하게, Cell-R180은 가상 라인(B-B)에 대해 Cell-Mx의 미러 이미지이고, 가상 라인(A-A)에 대해 Cell-My의 미러 이미지이다.
반도체 기술이 32 나노미터(nm), 20 nm 및 그 이상과 같은 작은 피처 크기로 진행함에 따라, 설계 제조역량을 향상시키기 위해 제한된 설계 규칙이 종종 뒤따른다. 도 2에 도시된 바와 같은 SRAM 매크로(102)의 구성은, SRAM 셀들(202)의 개개의 피처들과 함께 주변 로직 회로(210)의 피처들[예컨대, 게이트 피처들(218) 및 핀 활성 라인들(212)]의 정렬을 허용한다. 이것은 X 피치(204)와 핀 피치(214) 간의 비율, 및 Y 피치(206)와 게이트 피치(216) 간의 비율의 신중한 고려에 의해 달성될 수 있다. 이와 같은 정렬은 조밀한 핀 활성 라인의 정의 및 형성을 가능하게 하여, 이에 의해, 더 높은 SRAM 셀 밀도, 광 근접 효과의 관점에서 더 높은 제조 신뢰성 등과 같은 많은 이점을 제공할 수 있다. 더욱이, Y 피치(206)와 게이트 피치(216) 간에 고정된 비율을 갖는 것은, 특정한 주변 로직 회로들(예컨대, 워드 라인 드라이버, 디코더 등)이 회로 블록으로서 자동적으로 생성되어 SRAM 셀들을 따라 반복적으로 배치되도록 허용한다. 유사하게, X 피치(204)와 핀 피치(214) 간의 고정된 비율은 특정한 주변 로직 회로들(예컨대, 컬럼 셀렉터, 비트 라인 프리차지 회로, 디코더 등)이 자동적으로 생성 및 배치되도록 허용한다.
도 3은 주변 로직 회로(210)의 일부분의 평면도를 나타낸다. 각각의 핀 활성 라인(212)은 Y 방향으로 연장된 긴 에지 및 X 방향으로 연장된 짧은 에지를 갖는 직사각형 형태를 갖는다. 본 실시예에서, 핀 피치(214)는 2개의 인접한 핀 활성 라인들(212) 간의 에지 대 에지 간격으로 정의된다. 대안적으로, 핀 피치(214)는 2개의 인접한 핀 활성 라인들(212) 간의 센터 라인 대 센터 라인 간격으로 정의될 수 있다. 게이트 피처들(218)은 핀 활성 라인(212)에 대해 직교하여 배향된다. 각각의 게이트 피처(218)는 X 방향으로 연장된 긴 에지 및 Y 방향으로 연장된 짧은 에지를 갖는 직사각형 형태를 갖는다. 본 실시예에서, 게이트 피치(216)는 2개의 인접한 게이트 피처들(218) 간의 에지 대 에지 간격으로 정의된다. 대안적으로, 게이트 피치(216)는 2개의 인접한 게이트 피처들(218) 간의 센터 라인 대 센터 라인 간격으로 정의될 수 있다. 주변 로직 회로(210)는 개개의 FinFET에 대한 공통 드레인/소스를 형성하기 위해 다수의 핀 활성 라인들(212)을 결합하는 복수의 활성 콘택(220)을 더 포함한다.
도 4는 도 2의 SRAM 셀(202)로서 구현될 수 있는 6-트랜지스터(6T) 단일 포트(SP) SRAM 셀의 개략도를 도시한다. 도 4a를 참조하면, 6T SP SRAM 셀(202)은 풀업 트랜지스터로서 2개의 P-FinFET들(PU-1 및 PU-2); 풀다운 트랜지스터로서 2개의 N-FinFET들(PD-1 및 PD-2); 및 패스 게이트 트랜지스터로서 2개의 N-FinFET들(PG-1 및 PG-2)을 포함한다. PU-1 및 PD-1은 인버터(도 4b의 인버터-1)를 형성하기 위해 결합된다. PU-2 및 PD-2는 다른 인버터(도 4b의 인버터-2)를 형성하기 위해 결합된다. 인버터들(인버터-1 및 인버터-2)은 SRAM 셀(202)의 저장 유닛을 형성하기 위해 교차 결합된다. 도 4a는 SRAM 셀(202)의 저장 유닛을 액세스하는 워드 라인(WL), 비트 라인(BL) 및 비트 라인 바(
)를 더욱 도시한다.
실제로, 도 4a의 SRAM 셀(202)은 다양한 방식으로 물리적(예컨대, 레이아웃)으로 구현될 수 있다. 다음 논의는 본 발명개시의 다양한 양태들에 따라, SRAM 셀(202)의 3가지 실시예들, 즉, SRAM 셀(202A, 202B, 및 202C)의 일부 레이아웃 설계를 기술할 것이다. 발명기술 분야의 당업자는 이러한 3가지 실시예들은 단지 예시적인 것으로 제공된 주제의 발명적 범위를 제한하도록 의도된 것이 아님을 이해해야 한다.
도 5는 SRAM 셀(202A)을 포함하는 SRAM 매크로(102) 레이아웃의 일부분의 평면도를 도시한다. 도 5를 참조하면, SRAM 셀(202A)은 제 1 치수(X-피치)(204A) 및 제 2 치수(Y-피치)(206A)를 갖는 직사각형 경계(점선)로 나타난다. 레이아웃은 1개의 N-웰 활성 영역 및 2개의 P-웰 활성 영역들을 포함하고, 이러한 P-웰 활성 영역들은 X 방향에서 N-웰 활성 영역의 각각의 측면 상에 하나씩 있다. 레이아웃은 2개의 핀 활성 라인들(222A 및 224A)을 더 포함하고, 이들은 P-웰 활성 영역의 각각에 하나씩 있고, Y 방향의 길이 방향으로 연장되고, SRAM 셀(202A)을 오버랩한다. 레이아웃은 2개의 핀 활성 라인들(226A 및 228A)을 더 포함하고, 이들은 N-웰 활성 영역에 있고, Y 방향의 길이 방향으로 연장되고, SRAM 셀(202A)을 부분적으로 오버랩한다. 핀 활성 라인들(226A 및 228A)은 셀 영역을 줄이기 위해 단축된다. 4개의 핀 활성 라인들(222A, 226A, 228A, 및 224A)은 핀 피치(214)의 대략 2배만큼 에지 대 에지 이격된다. 일부 실시예들에서, 이러한 핀 활성 라인들 간의 간격은 핀 피치(214)의 대략 2배 내지 대략 2.5배 사이로 설정되어, SRAM 셀 핀 라인들을 형성할 때 충분한 설계 마진 및 공정 마진을 허용한다. 이와 같은 경우, X-피치(204A)는 핀 피치(214)의 정수 배로서 계속 유지될 수 있다. 더욱이, 레이아웃은 2개의 게이트 피처들(232A 및 234A) 및 2개의 게이트 피처들(236A 및 238A)을 포함하고, 2개의 게이트 피처들(232A 및 234A)은 X 방향의 길이 방향으로 연장되고, SRAM 셀(202A)을 부분적으로 오버랩하며, SRAM 셀(202A)과 인접한 SRAM 셀(도시되지 않음) 간에 공유되며, 2개의 게이트 피처들(236A 및 238A)은 SRAM 셀(222A) 내에서 X 방향의 길이 방향으로 연장된다. 상기 게이트 피처들 및 핀 활성 라인들은 도 4a의 6개의 트랜지스터들(PU-1/2, PD-1/2, 및 PG-1/2)을 총괄하여 정의한다. Y-피치(206A)는 패스 게이트 트랜지스터(PG-1 또는 PG-2) 피치와 풀다운 트랜지스터(PD-1 또는 PD-2) 피치의 합과 실질적으로 동일하고, 여기서, 트랜지스터의 피치는 트랜티스터의 소스와 드레인 간의 거리를 나타낸다.
실시예에서, Y-피치(206A)는 게이트 피치(216)(도 3)의 대략 2배로 설정되고, X-피치(204A)는 핀 피치(214)(도 3)의 대략 8배, 8.5배 또는 9배로 설정된다. 이와 같은 설정은 SRAM 셀(202A)과 주변 로직 회로(210) 간의 개개의 피처들의 적절한 정렬이 SRAM 매크로(102)(도 1 및 도 2)를 갖는 반도체 디바이스(100)의 전체 제조역량을 향상시킨다는 사실을 고려한다. 예를 들어, SRAM 셀(202A) 및 주변 회로(210) 간에 단일 핀 피치 규칙을 갖는 것은, 리소그래피 공정 동안이 핀 활성 라인의 임계 치수 균일성을 향상시키는데 도움이 된다. 이러한 컴팩트한 레이아웃으로 인해, SRAM 셀(202A)은 고밀도 임베디드 SRAM 애플리케이션에 매우 적합하다. 높은 메모리 셀 밀도가 요구되는 실시예에서, SRAM 매크로(102)(도 2)는 오직 이러한 유형의 SRAM 셀만을 포함하고, X-피치(204A)는 핀 피치(214)(도 3)의 대략 8배로 설정된다. 다른 실시예에서, X-피치(204A)는 핀 피치(214)의 대략 9배로 설정된다. 일부 실시예들에서, X-피치(204A)는 8.5배와 같은, 핀 피치(214)의 비정수배로 설정된다. 이것은 SRAM 매크로(102)(도 2)에서의 SRAM 셀(202A)의 구성에 의해 가능하게 되고, 여기서, 4개의 인접한 SRAM 셀들(202A)은 핀 피치(214)의 정수배(예컨대, 34x)인 X-치수를 총괄하여 가질 것이다. SRAM 셀(202A)과 주변 로직 회로(210) 간의 핀 활성 라인의 적절한 정렬을 계속 유지하는 SRAM 셀(202A)을 배치하는데 있어서 이러한 유연성은 본 발명개시에 의해 제공되는 많은 이점들 중 하나이다.
도 6은 SRAM 셀(202B) 레이아웃의 일부분을 도시하고, 도 7은 SRAM 셀(202C) 레이아웃의 일부분을 도시한다. SRAM 셀들(202B 및 202C)의 많은 양태들은 SRAM 셀(202A)의 양태들과 유사하여, 간결함을 위해 논의에서 생략된다.
도 6을 참조하면, SRAM 셀(202B)은 제 1 치수(X-피치)(204B) 및 제 2 치수(Y-피치)(206B)를 갖는 직사각형 경계(점선)로 나타난다. SRAM 셀(202B)과 SRAM 셀(202A) 간의 한가지 차이점은, SRAM 셀(202B)이 2개의 P-웰 활성 영역들 각각에 2개의 핀 활성 라인들(222B-1/2 및 224B-1/2)을 포함한다는 것이다. 사실상, SRAM 셀(202B)의 트랜지스터들(PG-1/2 및 PD-1/2)은 증가된 전류 소싱 능력을 위해 듀얼-핀 활성 라인들을 갖는다. 2개의 핀들(222B-1 및 222B-2)은 하나의 핀 피치(214)만큼 에지 대 에지 이격되고, 2개의 핀들(224B-1 및 224B-2)도 하나의 핀 피치(214)만큼 에지 대 에지 이격된다. 본 실시예에서, X-피치(204B)는 핀 피치(214)(도 3)의 대략 2배 만큼 X-피치(204A)(도 5)보다 크다. 도 5에 대해서 상술한 바와 유사한 이유로, Y-피치(206B)는 게이트 피치(216)의 대략 2배이다. 실시예에서, X-피치(204B)와 Y-피치(206B) 간의 비율은 대략 2.7 내지 대략 2.9의 범위에 있다.
유사한 관찰이 도 7의 SRAM 셀(202C)에 대하여 이루어진다. SRAM 셀(202C)의 트랜지스터들(PG-1/2 및 PD-1/2)은 증가된 전류 소싱 능력을 위해 각각 트리플-핀 활성 라인들(222C-1/2/3 및 224C-1/2/3)을 갖고; X-피치(204C)는 핀 피치(214)(도 3)의 대략 4배 만큼 X-피치(204A)(도 5)보다 크며; Y-피치(206C)는 게이트 피치(216)(도 3)의 대략 2배이다. 3개의 핀들(222C-1, 222C-2 및 222C-3)은 하나의 핀 피치(214)만큼 에지 대 에지 이격되고, 3개의 핀들(224C-1, 224C-2 및 224C-3)도 하나의 핀 피치(214)만큼 에지 대 에지 이격된다.
도 8은 도 2의 SRAM 셀(202)로서 구현될 수 있는 2-포트(TP) SRAM 셀(202D)의 개략도를 도시한다. 도 8에 도시된 바와 같이, SRAM 셀(202D)은, 기록 포트 부분(802)과 판독 포트 부분(804)을 포함한다. 기록 포트 부분(802)은 사실상 도 4a에 도시된 바와 같은 6T SP SRAM 셀이다. 판독 포트 부분(804)은 판독 풀다운 트랜지스터(R_PD) 및 판독 패스 게이트 트랜지스터(R_PG)를 포함한다.
실제로, 도 8의 SRAM 셀(202D)은 다양한 방식으로 물리적(예컨대, 레이아웃)으로 구현될 수 있다. 도 9는 실시예에 따라, SRAM 셀(202D) 레이아웃의 일부분의 평면도를 도시한다. 도 9를 참조하면, 기록 포트 부분(802)의 레이아웃은 실질적으로 SRAM 셀(202B)(도 6)의 레이아웃과 같고, 판독 포트 부분(804)의 레이아웃은 트랜지스터들(R_PD 및 R_PG)를 포함하고, 트랜지스터들 각각은 듀얼-핀 FinFET이다. 2개의 핀 활성 라인들(902-1 및 902-2)은 하나의 핀 피치(214)만큼 에지 대 에지 이격된다. SRAM 셀들(202D)의 많은 양태들은 도 5 내지 도 7에 대해 상기 논의된 것과 유사하여, 간결함을 위해 논의에서 생략된다. 실시예에서, SRAM 셀들(202D)을 갖는 SRAM 매크로(102)의 제조역량 및 회로 밀도를 향상시키기 위해, Y-피치(206D)는 게이트 피치(216)의 대략 2배로 설정되고, X-피치(204D)는 핀 피치(214)의 정수배(예컨대, 15배)이다.
도 10a 및 도 10b는 일부 실시예들에 따라, 지금까지 논의된 SRAM 셀의 금속 라우팅을 도시한다. 도 10a는 전원 라인(CVdd), 비트 라인(BL), 및 비트 라인 바(
)가 제 1 금속층에 라우팅되고, 워드 라인(WL) 및 접지 라인(Vss)이 제 2 금속층에 라우팅되는 것을 도시한다. 도 10b는 워드 라인(WL)이 제 1 금속층에 라우팅되고, 전원 라인(CVdd), 비트 라인 (BL), 비트 라인 바(
), 및 접지 라인(Vss)이 제 2 금속층에 라우팅되는 것을 도시한다. 실시예에서, 제 1 금속층은 개개의 SRAM 셀들의 활성 영역과 제 2 금속층 간에 위치된다. 실시예에서, 제 1 금속층 및 제 2 금속층은 층간 비아를 통해 결합된다.
일부 애플리케이션들에서, 반도체 디바이스는 하나보다 많은 SRAM 매크로들을 포함할 수 있다. SRAM 매크로들 각각의 제조역량 및 회로 밀도는 물론 디바이스 레벨에서의 제조역량 및 회로 밀도를 보장하기 위해 신중히 고려되어야 한다. 본 발명개시는 이와 같은 문제들을 해결하도록 잘 구성된다. 도 11은 반도체 디바이스(100)가 SRAM 매크로(102)에 더하여, 다른 SRAM 매크로(104)를 포함하는 것을 도시한다. 이들이 도 11에 나란히 도시되어 있지만, 실제로, 이 2개의 SRAM 매크로들은 반도체 디바이스(100)의 어디든 배치될 수 있다. 더욱이, 2개의 SRAM 매크로들(102 및 104)은 동일한 유형 또는 상이한 유형의 SRAM 셀들을 포함할 수 있다. 예를 들어, SRAM 매크로(102)는 SRAM 셀들(202A)의 어레이를 포함하고, SRAM 매크로(104)는 SRAM 셀들(202A, 202B, 202C, 또는 202D)의 어레이를 포함한다. 다음은 반도체 디바이스(100)의 일부 실시예들이고, 여기서 전체 칩 레이아웃 자동화, 핀 활성 라인 임계 치수 균일성, 및 전체적인 디바이스 제조역량을 향상시키기 위해 SRAM 매크로 및 주변 로직 회로의 다양한 치수들이 설계된다.
실시예에서, SRAM 매크로(102)는 SRAM 셀들(202A)(도 5)의 어레이를 포함하고, SRAM 매크로(104)는 SRAM 셀들(202B)(도 6)의 어레이를 포함한다. X-피치(204B)는 핀 피치(214)(도 3)의 2배 더하기 X-피치(204A)의 합과 대략 동일하게 설정된다. 실시예에서, X-피치(204A)는 핀 피치(214)의 대략 8배로 설정되고, X-피치(204B)는 핀 피치(214)의 대략 10배로 설정된다. 다른 실시예에서, X-피치(204A)는 핀 피치(214)의 대략 8.5배로 설정되고, X-피치(204B)는 핀 피치(214)의 대략 10.5배로 설정된다. 또 다른 실시예에서, X-피치(204A)는 핀 피치(214)의 대략 9배로 설정되고, X-피치(204B)는 핀 피치(214)의 대략 11배로 설정된다. Y-피치(206A) 및 Y-피치(206B) 양자 모두는 게이트 피치(216)의 대략 2배로 설정된다. 더욱이, Y-피치(206B)에 대한 X-피치(204B)의 비율은 대략 2.7 내지 대략 2.9의 범위(예컨대, 2.8)에 있고, Y-피치(206A)에 대한 X-피치(204A)의 비율은 대략 2.25 내지 대략 2.28의 범위(예컨대, 2.2667)에 있다.
실시예에서, SRAM 매크로(102)는 SRAM 셀들(202B)(도 6)의 어레이를 포함하고, SRAM 매크로(104)는 SRAM 셀들(202D)(도 8)의 어레이를 포함한다. X-피치(204B)는 핀 피치(214)(도 3)의 10.5배로 설정되고, X-피치(204D)는 핀 피치(214)의 대략 15배로 설정된다. Y-피치(206B) 및 Y-피치(206D) 양자 모두는 게이트 피치(216)의 대략 2배로 설정된다.
실시예에서, SRAM 매크로(102)는 SRAM 셀들(202B)(도 6)의 어레이를 포함하고, SRAM 매크로(104)는 SRAM 셀들(202C)(도 7)의 어레이를 포함한다. X-피치(204C)는 대략 핀 피치(214)(도 3)의 2배 더하기 X-피치(204B)의 합이 되도록 설정된다. 예를 들어, X-피치(204B)는 핀 피치(214)의 대략 10배로 설정되고, X-피치(204C)는 핀 피치(214)의 대략 12배로 설정된다. 다른 예를 들어, X-피치(204B)는 핀 피치(214)의 대략 10.5배로 설정되고, X-피치(204C)는 핀 피치(214)의 대략 12.5배로 설정된다.
도 12a는 4개의 인접한 SRAM 셀들(202A)(도 5)(Cell-R0, Cell-My, Cell-Mx, 및 Cell-R180)을 포함하는 그룹(203)(도 2)의 핀 활성 라인들을 도시한다. 4개의 셀은 2행 2열로 배열된다. 가상 라인(A-A)은 X 방향을 따른 경계를 나타내고, 가상 라인(B-B)은 Y 방향을 따른 경계를 나타낸다. 핀 활성 라인 구성(모양, 크기, 및 셀 내에서의 활성 라인의 위치)에 대해, Cell-R0 및 Cell-My은 라인(A-A)을 따른 Cell-Mx 및 Cell-R180의 미러 이미지이고, Cell-R0 및 Cell-Mx는 라인(B-B)을 따른 Cell-My 및 Cell-R180의 미러 이미지이다. 본 발명개시에서, 이러한 핀 활성 라인은 도 12b에 도시된 바와 같이, 3개의 마스크들(또는 레티클)(1202, 1204, 및 1206)을 이용하는 스페이서 리소그래피를 이용하여 형성된다.
도 12b를 참조하면, 3개의 마스크들(1202, 1204, 및 1206)은 SRAM 매크로(102) [및 반도체 디바이스(100)]의 설계 레이아웃의 3개의 층들이다. 마스크(1202)는 스페이서 형성을 위한 맨드릴 패턴을 정의하고, 마스크(1204)는 더미 스페이서(또는 더미 핀 라인)을 제거하기 위한 더미-핀 컷 패턴을 정의하며, 마스크(1206)는 예컨대, 풀업 트랜지스터들(예컨대, 도 5의 PU-1 및 PU-2)의 핀 라인들을 단축시키기 위한, 핀-엔드 컷 패턴을 정의한다. 각각의 맨드릴 패턴은 Y 방향의 길이 방향으로 연장된 직사각형 형태(평면도)를 갖는다. 실시예에서, 도시되어 있지는 않지만, 각각의 맨드릴 패턴은 적어도 4개의 SRAM 셀들(202A)(도 2 참조)에 걸쳐 연장된다. 실시예에서, 각각의 SRAM 셀(202A)에 걸쳐 연장되는 4개의 맨드릴 패턴이 있다. 맨드릴 패턴 구성(모양, 크기, 및 각 셀 내에서의 맨드릴 패턴의 위치)에 대해, Cell-R0 및 Cell-My은 라인(A-A)을 따른 Cell-Mx 및 Cell-R180의 미러 이미지이고, Cell-R0 및 Cell-Mx는 Cell-My 및 Cell-R180의 변환으로, 즉, X 방향에서 하나의 X-피치(204A)만큼 시프트된다. 각각의 더미-핀 컷 패턴(1204)이 또한 Y 방향의 길이 방향으로 연장된 직사각형 형태(평면도)를 갖는다. 핀-엔드 컷 패턴(1206)은 핀 라인들을 컷팅하기 위해(예컨대, PU-1 트랜지스터 및 PU-2 트랜지스터에 대한 활성 영역을 줄이기 위해) Y 방향으로 SRAM 셀들의 경계에 위치된다. 도 12a의 레이아웃을 도 12b의 3개의 마스크로 분할하는 것은, 조밀한 및/또는 규칙적 패턴들이 각각의 마스크(1202, 1204 및 1206)를 이용하여 생성되도록 허용하고, 이는 포토리소그래피 동안 패턴 임계 치수 균일성을 크게 향상시킨다.
도 12c는 그룹(203)의 핀 활성 라인들 상에 겹쳐진 동일한 그룹(203)의 게이트 피처들을 도시한다. 각각의 게이트 피처는 X 방향의 길이 방향으로 연장된 직사각형 형태를 갖는다. 게이트 피처는 Y-피치(206A)의 대략 절반의 피치를 갖고 Y 방향으로 이격된다. 게이트 피처는 다양한 P-FinFET 및 N-FinFET를 형성하기 위해 핀 활성 라인들에 걸쳐 연장된다. 게이트 피처 구성(모양, 크기, 및 각 셀 내에서의 게이트 피처의 위치)에 대해, Cell-R0 및 Cell-My은 라인(A-A)을 따른 Cell-Mx 및 Cell-R180의 미러 이미지이고, Cell-R0 및 Cell-Mx는 라인(B-B)을 따른 Cell-My 및 Cell-R180의 미러 이미지이다.
도 13은 실시예에 따라, 마스크들(1202, 1204 및 1206)(도 12b)을 이용하여 그룹(203)(도 12a)의 핀 활성 라인들을 형성하는 방법(1300)을 도시한다. 부가적인 동작들이 상기 방법(1300) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 동작들의 일부는 상기 방법의 추가적인 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 방법(1300)은 도 14 내지 도 24c와 함께 기술될 것이다.
동작(1302)에서, 방법(1300)(도 13)은, 실리콘 기판(1402)(예컨대, 반도체 웨이퍼) 위에 유전체층들(1404 및 1406)을 퇴적한다. 도 14를 참조하면, 제 1 유전체층(1404)(예컨대, 실리콘 산화물) 및 그 위에 형성된 제 2 유전체층(1406)(예컨대, 실리콘 질화물)을 갖는 실리콘 기판(1402)이 도시된다. 유전체층들(1404 및 1406)에 적합한 물질들은, 실리콘 산화물, 실리콘 질화물, 폴리실리콘, Si3N4, SiON, TEOS, 질소 함유 산화물, 질화 산화물, 하이 k 물질(k>5), 또는 이들의 조합을 포함하지만, 이들로 제한되는 것은 아니다. 유전체층들(1404 및 1406)은 퇴적을 포함하는 절차에 의해 형성된다. 예를 들어, 제 1 유전체층(1404)의 실리콘 산화물은 열 산화에 의해 형성된다. 제 2 유전체층(1406)의 실리콘 질화물(SiN)은 화학적 기상 증착(chemical vapor deposition; CVD)에 의해 형성된다. 예를 들어, SiN 층은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3차부틸아미노)실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 이용하는 CVD에 의해 형성된다. 실시예에서, 유전체층(1406)은 대략 20 nm 내지 200 nm로 두껍다.
방법(1300)(도 13)은 유전체층(1406)에 맨드릴 패턴(1502)을 형성하기 위해 동작(1304)으로 진행한다. 도 15a(평면도) 및 도 15b(도 15a의 A-A 라인을 따른 횡단면도)를 참조하면, 맨드릴 패턴(1502)은 X 방향에서 균등하게 분배된다. 맨드릴 패턴(1502)은 리소그래피 공정 및 에칭 공정을 포함하는 절자로 유전체층(1406)을 패턴화함으로써 형성된다. 본 실시예에서, 포토레지스트층이 스핀-코팅 공정 및 소프트 베이킹 공정을 이용하여 유전체층(1406) 상에 형성된다. 그런 다음, 포토레지스트층은 마스크(1202)(도 12b)를 이용하여 방사선에 노출된다. 노출된 포토레지스트층은 포스트-노출 베이킹(post-exposure baking; PEB), 현상 및 하드 베이킹을 이용하여 현상되고, 이에 의해, 유전체층(1406) 위에 패턴화된 포토레지스트층을 형성한다. 후속적으로, 유전체층(1406)은 패턴화된 포토레지스트층의 개구부를 통해 에칭되어, 패턴화된 유전체층(1406)을 형성한다. 패턴화된 포토레지스트층은 그 이후에 습식 스트리핑 또는 플라즈마 애싱과 같은 적합한 공정을 이용하여 제거된다. 일례로, 에칭 공정은 패턴화된 포토레지스트층의 개구부 내에서 유전체층(1406)을 제거하기 위해 건식 (또는 플라즈마) 에칭을 적용하는 것을 포함한다. 다른 예에서, 에칭 공정은 개구부 내에서 SiO 층(1406)을 제거하기 위해서 불화수소산(HF) 용액을 이용한 습식 에칭을 적용하는 것을 포함한다. 상기 포토리소그래피 공정 동안, 규칙적인 패턴의 맨드릴 패턴(1502)은 광 근접 효과의 관점에서 패턴 임계 치수 균일성을 향상시키는데 도움이 된다.
방법(1300)(도 13)은 스페이서(1602)를 형성하기 위해 동작(1306)으로 진행한다. 도 16a(평면도) 및 도 16b(도 16a의 A-A 라인을 따른 횡단면도)를 참조하면, 맨드릴 패턴(1502)의 측벽 상에 형성된 스페이서(1602)가 도시된다. 스페이서(1602)는 맨드릴 패턴(1502)과 상이한 하나 이상의 물질들을 포함한다. 실시예에서, 스페이서(1602)는 티타늄 질화물, 실리콘 질화물, 또는 티타늄 산화물과 같은 유전체 물질을 포함할 수 있다. 스페이서(1602)에 적합한 다른 물질들은, 폴리실리콘, SiO2, Si3N4, SiON, TEOS, 질소 함유 산화물, 질화 산화물, 하이 k 물질(k>5), 또는 이들의 조합을 포함하지만, 이들로 제한되는 것은 아니다. 스페이서(1602)는 퇴적 공정 및 에칭 공정을 포함하는, 다양한 공정들에 의해 형성될 수 있다. 예를 들어, 퇴적 공정은 화학적 기상 증착(CVD) 공정, 또는 물리적 기상 증착(physical vapor deposition; PVD) 공정을 포함한다. 예를 들어, 에칭 공정은 플라즈마 에칭과 같은 이방성 에칭을 포함한다.
방법(1300)(도 13)은 맨드릴 패턴(1502)을 제거하기 위해 동작(1308)으로 진행한다. 도 17a(평면도) 및 도 17b(도 17a의 A-A 라인을 따른 횡단면도)를 참조하면, 예컨대, 유전체 물질(1406)을 제거하지만 스페이서 물질을 제거하지 않도록 선택적으로 튜닝된 에칭 공정에 의해, 스페이서(1602)는 맨드릴 패턴(1502)이 제거된 이후에 유전체층(1404) 위에 남아 있는다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합일 수 있다.
방법(1300)(도 13)은 실리콘 기판(1402)에 핀 라인(1802)을 형성하기 위해 동작(1310)으로 진행한다. 도 18a의 A-A 라인을 따른 횡단면도인 도 18b를 참조하면, 실리콘 기판(1402)은 에칭 마스크로서 스페이서(1602)를 이용하여 에칭된다. 그 뒤에, 스페이서(1602) 및 유전체층(1404)은 제거되고, 이에 의해, 실리콘 기판(1402)에 핀 라인(1802)을 형성한다(도 18c).
방법(1300)(도 13)은 마스크(1204)(도 12b)를 이용하여 제 1 핀 컷 공정을 수행하여 더미 핀 라인을 제거하기 위해 동작(1312)으로 진행한다. 도 19a(평면도) 및 도 19b(도 19a의 A-A 라인을 따른 횡단면도)를 참조하면, 더미 핀 라인(1802D)이 제거되어 실리콘 기판(1402) 상에 핀 라인(1802A)을 남긴다. 본 실시예에서, 더미 핀 라인(1802D)은 리소그래피 공정 및 에칭 공정을 포함하는 절차에 의해 제거된다. 예를 들어, 포토레지스트층이 스핀-코팅 공정 및 소프트 베이킹 공정을 이용하여 실리콘 기판 상에 형성된다. 그런 다음, 포토레지스트층은 마스크(1204)를 이용하여 방사선에 노출되고, 도 19a의 점선은 형성될 개구부를 나타낸다. 그 뒤에, 노출된 포토레지스트층은 현상 및 스트리핑되어, 패턴화된 포토레지스트층을 형성한다. 핀 라인(1802A)은 패턴화된 포토레지스트층에 의해 보호되지만, 더미 핀 라인(1802D)은 그렇게 보호되지 않는다. 그 뒤에, 더미 핀 라인(1802D)은 패턴화된 포토레지스트층의 개구부를 통해 에칭된다. 패턴화된 포토레지스트층은 그 이후에 습식 스트리핑 또는 플라즈마 애싱과 같은 적합한 공정을 이용하여 제거된다.
방법(1300)(도 13)은 마스크(1206)(도 12b)를 이용하여 제 2 핀 컷 공정을 수행하여 도 5의 PU-1 및 PU-2와 같은 풀업 트랜지스터를 위한 핀 라인을 컷팅하기 위해 동작(1314)로 진행한다. 도 20a(평면도) 및 도 20b(도 20a의 A-A 라인을 따른 횡단면도)를 참조하면, 핀 라인(1802A)의 일부분이 SRAM 셀(202A)의 경계에 걸쳐 제거되어 풀업 트랜지스터(PU-1 및 PU-2)를 위한 단축된 핀 라인을 형성한다. 본 실시예에서, 제 2 핀 컷 공정이 마스크(1206)를 이용한다는 것을 제외하면, 제 2 핀 컷 공정은 도 19a 및 도 19b에 대해 논의된 제 1 핀 컷 공정과 유사하다.
방법(1300)(도 13)은 핀 라인(1802A)을 갖는 최종 디바이스를 형성하기 위해 동작(1316)으로 진행한다. 예를 들어, 동작(1316)은 웰 및 채널 도핑을 위한 도펀트 주입, 게이트 유전체 형성, 경도핑된 소스/드레인 형성, 게이트 스택 형성 등을 포함할 수 있다.
도 21은 실시예에 따라, 도 12b의 3개의 마스크들(1202, 1204 및 1206)을 이용하여 그룹(203)(도 12a)의 핀 활성 라인을 형성하는 방법(2100)을 도시한다. 부가적인 동작들이 상기 방법(2100) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 동작들의 일부는 상기 방법의 추가적인 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 방법(2100)의 일부 동작들은 방법(1300)의 개개의 동작들과 동일하거나 유사하여, 간결함을 위해 논의에서 생략된다.
동작(1308) 이후에, 방법(2100)(도 21)은 스페이서들(1602A 및 1602D)(도 22a 및 도 22b)을 형성하였고, 스페이서(1602A)는 핀 활성 라인을 형성하는데 이용될 것이지만, 스페이서(1602D)(더미 스페이서)는 이용되지 않을 것이다.
동작(2110)에서, 방법(2100)(도 21)은 예컨대, 도 19a 및 도 19b를 참조하여 앞서 논의된 바와 같이 포토리소그래피 공정 및 에칭 공정에 의해, 마스크(1204)의 도움으로 더미 스페이서(1602D)를 제거하고, 여기서, 에칭 공정은 스페이서 물질을 제거하기 위해 선택적으로 튜닝된다(도 22c).
동작(2112)에서, 방법(2100)(도 21)은 마스크(1206)의 도움으로 SRAM 셀(202A)의 경계에 걸쳐 스페이서(1602A)를 컷팅한다(도 23a 및 도 23b). 이것은 도 20a 및 도 20b를 참조하여 앞서 논의된 바와 같은 포토리소그래피 공정 및 에칭 공정과 유사한 공정으로 행해질 수 있고, 여기서, 에칭 공정은 스페이서 물질을 제거하기 위해 선택적으로 튜닝된다(도 23b).
동작(2114)에서, 방법(2100)(도 21)은 에칭 마스크로서 잔여 스페이서(1602A)를 이용하여 실리콘 기판(1402)을 에칭한다(도 24a 및 도 24b). 그 뒤에, 스페이서(1602A) 및 유전체층(1404)은 제거되어 트랜지스터들(PU-1/2, PD-1/2, 및 PG-1/2)를 위해 실리콘 기판(1404)에 핀 라인(1802A)을 형성한다(도 24c).
방법(2100)(도 21)은 앞서 논의된 바와 같이 핀 라인(1802A)을 갖는 최종 디바이스를 형성하기 위해 동작(1316)으로 진행한다.
도 25a는 4개의 인접한 SRAM 셀들(202B)(도 6)(Cell-R0, Cell-My, Cell-Mx, 및 Cell-R180)을 포함하는 그룹(203)(도 2)의 핀 활성 라인들을 도시한다. 4개의 셀들은 2행 2열로 배열된다. 가상 라인(A-A)은 X 방향을 따른 경계를 나타내고, 가상 라인(B-B)은 Y 방향을 따른 경계를 나타낸다. 핀 활성 라인 구성(모양, 크기, 및 셀 내에서의 활성 라인의 위치)에 대해, Cell-R0 및 Cell-My은 라인(A-A)을 따른 Cell-Mx 및 Cell-R180의 미러 이미지이고, Cell-R0 및 Cell-Mx는 라인(B-B)을 따른 Cell-My 및 Cell-R180의 미러 이미지이다. 본 발명개시에서, 이러한 핀 활성 라인은 도 25b에 도시된 바와 같이, 3개의 마스크들(2502, 2504, 및 2506)을 이용하는 스페이서 리소그래피를 이용하여 형성된다.
도 25b를 참조하면, 도 12b의 3개의 마스크들(1202, 1204, 및 1206)과 유사한, 3개의 마스크들(2502, 2504, 및 2506)은 SRAM 매크로(102) [및 반도체 디바이스(100)]의 설계 레이아웃의 3개의 층들이다. 마스크(2502)는 스페이서 형성을 위한 맨드릴 패턴을 정의하고, 마스크(2504)는 더미 핀 라인(또는 더미 스페이서)을 제거하기 위한 더미-핀 컷 패턴을 정의하며, 마스크(2506)는 풀업 트랜지스터들(예컨대, 도 5의 PU-1 및 PU-2)의 핀 라인들을 단축시키기 위해 핀-엔드 컷 패턴을 정의한다. 도 25b에 도시된 바와 같이, 맨드릴 패턴은 X 방향에서 균등하게 분배된다. 각각의 맨드릴 패턴은 Y 방향의 길이 방향으로 연장된 직사각형 형태(평면도)를 갖는다. 실시예에서, 도시되어 있지는 않지만, 각각의 맨드릴 패턴은 적어도 4개의 SRAM 셀들(202B)(도 2 참조)에 걸쳐 연장된다. 본 실시예에서, 레이아웃은 각각의 SRAM 셀(202B)에 걸쳐 연장되는 5개의 맨드릴 패턴들을 포함한다. 맨드릴 패턴 구성(모양, 크기, 및 각 셀 내에서의 맨드릴 패턴의 위치)에 대해, Cell-R0 및 Cell-My은 라인(A-A)을 따른 Cell-Mx 및 Cell-R180의 미러 이미지이고, Cell-R0 및 Cell-Mx는 Cell-My 및 Cell-R180의 변환으로, 즉, X 방향에서 하나의 X-피치(204B)만큼 시프트된다. 각각의 더미-핀 컷 패턴이 또한 Y 방향의 길이 방향으로 연장된 직사각형 형태(평면도)를 갖는다. 핀-엔드 컷 패턴은 핀 라인을 컷팅하기 위해 이용되고(예컨대, PU-1 트랜지스터 및 PU-2 트랜지스터에 대한 활성 영역을 줄이기 위해), Y 방향으로 SRAM 셀들(202B)의 경계에 위치된다. 도 25a의 레이아웃을 도 25b의 3개의 마스크들로 분할하는 것은, 조밀한 및/또는 규칙적 패턴들이 마스크를 이용하여 생성되도록 허용하고, 이는 포토리소그래피 동안 패턴 임계 치수 균일성을 향상시킨다. 도 25a의 핀 활성 라인은 앞서 기술된 바와 같은, 방법(1300)(도 13) 또는 방법(2100)(도 21)의 실시예를 이용하여 도 25b의 마스크들을 이용하여 형성될 수 있다.
도 25c는 그룹(203)(도 25a)의 핀 활성 라인들 상에 겹쳐진 동일한 그룹(203)의 게이트 피처들을 도시한다. 각각의 게이트 피처는 X 방향의 길이 방향으로 연장된 직사각형 형태를 갖는다. 게이트 피처는 Y-피치(206B)의 대략 절반의 피치를 갖고 Y 방향으로 이격된다. 게이트 피처는 다양한 P-FinFET 및 N-FinFET를 형성하기 위해 핀 활성 라인에 걸쳐 연장된다. 게이트 피처 구성(모양, 크기, 및 각 셀 내에서의 게이트 피처의 위치)에 대해, Cell-R0 및 Cell-My은 라인(A-A)을 따른 Cell-Mx 및 Cell-R180의 미러 이미지이고, Cell-R0 및 Cell-Mx는 라인(B-B)을 따른 Cell-My 및 Cell-R180의 미러 이미지이다.
제한하는 것으로 의도되지 않지만, 본 발명개시는 많은 이점을 제공한다. 예를 들어, 본 발명개시는 SRAM 셀과 주변 로직 회로 간에 개개의 피처들(예컨대, 핀 활성 라인, 게이트 피처 등)의 정렬을 가능하게 하는 임베디드 FinFET SRAM 매크로 구조물을 정의한다. 이와 같은 정렬은 예로서, 조밀한 핀 활성 라인의 형성 및 단일 핀 피치 설계를 가능하게 한다. 임베디드 FinFET SRAM 매크로 구조물은, 이것이 고밀도 SRAM 셀, 고전류 SRAM 셀, 단일 포트 SRAM 셀, 2-포트 SRAM 셀, 또는 이들의 조합을 포함할 수 있다는 점에서 유연하다. 그러므로, 이것은 컴퓨팅, 통신, 휴대 전화, 및 자동차 부품과 같은 다양한 애플리케이션에서 사용될 수 있다. 본 발명개시는 SRAM 셀들의 일부 실시예들에 대한 핀 활성 영역들의 레이아웃 설계는 물론, 이의 형성 방법을 더욱 교시한다. 일부 실시예들에서, 핀 활성 영역 레이아웃은 맨드릴 패턴층(마스크) 및 2개의 컷 패턴층들(마스크)로 분할된다. 맨드릴 패턴은 조밀하고, 평행하며, 직사각형 모양이어서, 포토리소그래피 공정 동안 임계 치수 균일성을 향상시킨다.
일 예시적인 양태에서, 본 발명개시는 집적 회로(IC) 레이아웃에 관한 것이다. IC 레이아웃은 제 1 직사각형 영역을 포함하고, 제 1 직사각형 영역은 제 1 방향의 장측부들, 및 상기 제 1 방향에 직교하는 제 2 방향의 단측부들을 가지며, 제 1 방향으로 있는 제 1 직사각형 영역의 기하학적 중심을 통한 제 1 가상 라인 및 제 2 방향으로 있는 기하학적 중심을 통한 제 2 가상 라인은 제 1 직사각형 영역을 반시계 방향으로 제 1 서브 영역, 제 2 서브 영역, 제 3 서브 영역, 및 제 4 서브 영역으로 분할하며, 여기서 제 1 서브 영역은 제 1 직사각형 영역의 우측 상부에 위치한다. IC 레이아웃은 IC 레이아웃의 제 1 층에 위치된 적어도 8개의 제 1 패턴들을 더 포함하고, 제 1 패턴들 각각은 제 1 직사각형 영역에 걸쳐 제 2 방향의 길이 방향으로 연장된 직사각형 형태이고, 제 1 패턴들은 제 1 방향으로 서로 이격되어 있고, 제 1 패턴들의 제 1 부분, 제 2 부분, 제 3 부분, 및 제 4 부분은 제 1 서브 영역, 제 2 서브 영역, 제 3 서브 영역, 및 제 4 서브 영역과 각각 오버랩하며, 제 1 패턴들의 제 1 부분 및 제 2 부분은 제 1 가상 라인에 대하여 제 1 패턴들의 개개의 제 4 부분 및 제 3 부분의 미러 이미지이고, 제 1 패턴들의 제 1 부분 및 제 4 부분은 제 1 패턴들의 개개의 제 2 부분 및 제 3 부분의 변환이다. IC 레이아웃은 IC 레이아웃의 제 2 층에 위치된 적어도 8개의 제 2 패턴들을 더 포함하고, 제 2 패턴들 각각은 제 2 방향의 길이 방향으로 연장된 직사각형 형태이고, 제 2 패턴들은 제 1 방향으로 서로 이격되어 있고, 제 2 패턴들의 각각은 제 1 패턴들 중 하나의 제 1 패턴과 부분적으로 오버랩하고, 제 1 층과 제 2 층이 겹쳐지는 경우 개개의 제 1 패턴의 장측부를 완전히 커버한다. IC 레이아웃은 IC 레이아웃의 제 3 층에 위치된 복수의 제 3 패턴들을 더 포함하고, 제 3 패턴들 각각은 직사각형 형태이고, 제 3 패턴들은 서로 이격되어 있고, 제 3 패턴들의 각각은 제 1 패턴들 중 하나의 제 1 패턴과 부분적으로 오버랩하고, 제 1 층, 제 2 층 및 제 3 층이 겹쳐지는 경우 제 2 패턴들에 의해 커버되지 않은 개개의 제 1 패턴의 장측부의 일부를 커버한다. 상기 IC 레이아웃에서, 제 1 패턴들, 제 2 패턴들 및 제 3 패턴들은 트랜지스터들을 형성하기 위한 복수의 활성 영역들을 총괄하여 정의하는데 이용되고, 복수의 활성 영역들은 제 1 층, 제 2 층 및 제 3 층이 겹쳐지는 경우 제 2 패턴들 및 제 3 패턴들에 의해 커버되지 않은 제 1 패턴들의 장측부들을 따라 정의된다.
다른 예시적인 양태에서, 본 발명개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제 1 SRAM 매크로를 포함하고, 여기서 제 1 SRAM 매크로는 제 1 복수의 단일 포트 SRAM 셀들 및 제 2 복수의 주변 로직 회로들을 포함하고, 제 1 복수의 단일 포트 SRAM 셀들은 제 1 방향의 제 1 피치, 및 상기 제 1 방향에 직교하는 제 2 방향의 제 2 피치를 갖도록 배열되고, 제 1 복수의 단일 포트 SRAM 셀들은 제 1 게이트 피처들 및 제 1 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 제 2 복수의 주변 로직 회로들은 제 2 게이트 피처들 및 제 2 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 제 2 게이트 피처들은 제 2 방향의 제 3 피치를 갖도록 배열되고, 제 2 핀 활성 라인들은 제 1 방향의 제 4 피치를 갖도록 배열된다. 반도체 디바이스는 제 2 SRAM 매크로를 더 포함하고, 여기서 제 2 SRAM 매크로는 제 3 복수의 단일 포트 SRAM 셀들 및 제 4 복수의 주변 로직 회로들을 포함하고, 제 3 복수의 단일 포트 SRAM 셀들은 제 1 방향의 제 5 피치, 및 제 2 방향의 제 6 피치를 갖도록 배열되고, 제 3 복수의 단일 포트 SRAM 셀들은 제 3 게이트 피처들 및 제 3 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 제 4 복수의 주변 로직 회로들은 제 4 게이트 피처들 및 제 4 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 제 4 게이트 피처들은 제 2 방향의 제 3 피치를 갖도록 배열되고, 제 4 핀 활성 라인들은 제 1 방향의 제 4 피치를 갖도록 배열된다. 상기 반도체 디바이스에서, 제 2 피치는 제 3 피치의 대략 2배이고, 제 6 피치는 제 2 피치와 동일하며, 제 5 피치는 제 4 피치의 대략 2배만큼 제 1 피치보다 크다.
다른 예시적인 양태에서, 본 발명개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제 1 SRAM 매크로를 포함하고, 여기서 제 1 SRAM 매크로는 제 1 복수의 단일 포트 SRAM 셀들 및 제 2 복수의 주변 로직 회로들을 포함하고, 제 1 복수의 단일 포트 SRAM 셀들은 제 1 방향의 제 1 피치, 및 상기 제 1 방향에 직교하는 제 2 방향의 제 2 피치를 갖도록 배열되고, 제 1 복수의 단일 포트 SRAM 셀들은 제 1 게이트 피처들 및 제 1 핀 활성 라인들에 의해 형성된 제 1 FinFET 트랜지스터들을 포함하고, 제 2 복수의 주변 로직 회로들은 제 2 게이트 피처들 및 제 2 핀 활성 라인들에 의해 형성된 제 2 FinFET 트랜지스터들을 포함하고, 제 2 게이트 피처들은 제 2 방향의 제 3 피치를 갖도록 배열되고, 제 2 핀 활성 라인들은 제 1 방향의 제 4 피치를 갖도록 배열된다. 반도체 디바이스는 제 2 SRAM 매크로를 더 포함하고, 여기서 제 2 SRAM 매크로는 제 3 복수의 2-포트 SRAM 셀들 및 제 4 복수의 주변 로직 회로들을 포함하고, 제 3 복수의 2-포트 SRAM 셀들은 제 1 방향의 제 5 피치, 및 제 2 방향의 제 6 피치를 갖도록 배열되고, 제 3 복수의 2-포트 SRAM 셀들은 제 3 게이트 피처들 및 제 3 핀 활성 라인들에 의해 형성된 제 3 FinFET 트랜지스터들을 포함하고, 제 4 복수의 주변 로직 회로들은 제 4 게이트 피처들 및 제 4 핀 활성 라인들에 의해 형성된 제 4 FinFET 트랜지스터들을 포함하고, 제 4 게이트 피처들은 제 2 방향의 제 3 피치를 갖도록 배열되고, 제 4 핀 활성 라인들은 제 1 방향의 제 4 피치를 갖도록 배열된다. 상기 반도체 디바이스에서, 제 2 피치는 제 3 피치의 대략 2배이고, 제 6 피치는 제 2 피치와 동일하고, 제 1 피치와 제 4 피치 사이의 제 1 비율은 정수가 아니며, 제 5 피치와 제 4 피치 사이의 제 2 비율은 정수이다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
Claims (10)
- 집적 회로(integrated circuit; IC) 레이아웃에 있어서,
제 1 직사각형 영역으로서, 상기 제 1 직사각형 영역은 제 1 방향의 장측부들, 및 상기 제 1 방향에 직교하는 제 2 방향의 단측부들을 가지며, 상기 제 1 방향으로 있는 상기 제 1 직사각형 영역의 기하학적 중심을 통한 제 1 가상 라인 및 상기 제 2 방향으로 있는 상기 기하학적 중심을 통한 제 2 가상 라인은 상기 제 1 직사각형 영역을 반시계 방향으로 제 1 서브 영역, 제 2 서브 영역, 제 3 서브 영역, 및 제 4 서브 영역으로 분할하며, 상기 제 1 서브 영역은 상기 제 1 직사각형 영역의 우측 상부에 위치하는 것인, 제 1 직사각형 영역;
상기 IC 레이아웃의 제 1 층에 위치된 적어도 8개의 제 1 패턴들로서, 상기 제 1 패턴들 각각은 상기 제 1 직사각형 영역에 걸쳐 상기 제 2 방향의 길이 방향으로 연장된 직사각형 형태이고, 상기 제 1 패턴들은 상기 제 1 방향으로 서로 이격되어 있고, 상기 제 1 패턴들의 제 1 부분, 제 2 부분, 제 3 부분, 및 제 4 부분은 상기 제 1 서브 영역, 제 2 서브 영역, 제 3 서브 영역, 및 제 4 서브 영역과 각각 오버랩하며, 상기 제 1 패턴들의 제 1 부분 및 제 2 부분은 상기 제 1 가상 라인에 대하여 상기 제 1 패턴들의 개개의 제 4 부분 및 제 3 부분의 미러 이미지이고, 상기 제 1 패턴들의 제 1 부분 및 제 4 부분은 상기 제 1 패턴들의 개개의 제 2 부분 및 제 3 부분의 변환(translation)인 것인, 제 1 패턴들;
상기 IC 레이아웃의 제 2 층에 위치된 적어도 8개의 제 2 패턴들로서, 상기 제 2 패턴들 각각은 상기 제 2 방향의 길이 방향으로 연장된 직사각형 형태이고, 상기 제 2 패턴들은 상기 제 1 방향으로 서로 이격되어 있고, 상기 제 2 패턴들의 각각은 상기 제 1 패턴들 중 하나의 제 1 패턴과 부분적으로 오버랩하고, 상기 제 1 층과 제 2 층이 겹쳐지는 경우 개개의 제 1 패턴의 장측부를 완전히 커버하는 것인, 제 2 패턴들; 및
상기 IC 레이아웃의 제 3 층에 위치된 복수의 제 3 패턴들로서, 상기 제 3 패턴들 각각은 직사각형 형태이고, 상기 제 3 패턴들은 서로 이격되어 있고, 상기 제 3 패턴들의 각각은 상기 제 1 패턴들 중 하나의 제 1 패턴과 부분적으로 오버랩하고, 상기 제 1 층, 제 2 층 및 제 3 층이 겹쳐지는 경우 상기 제 2 패턴들에 의해 커버되지 않은 개개의 제 1 패턴의 장측부의 일부를 커버하는 것인, 제 3 패턴들
을 포함하고, 상기 제 1 패턴들, 제 2 패턴들 및 제 3 패턴들은 트랜지스터들을 형성하기 위한 복수의 활성 영역들을 총괄하여 정의하는데 이용되고,
상기 복수의 활성 영역들은 상기 제 1 층, 제 2 층 및 제 3 층이 겹쳐지는 경우 상기 제 2 패턴들 및 제 3 패턴들에 의해 커버되지 않은 상기 제 1 패턴들의 장측부들을 따라 정의되는 것인, IC 레이아웃. - 제 1 항에 있어서, 상기 활성 영역들은 FinFET 유형의 트랜지스터들을 형성하기 위한 핀 활성 라인들인 것인, IC 레이아웃.
- 제 1 항에 있어서,
상기 IC 레이아웃의 게이트 층에 위치된 복수의 게이트 피처들을 더 포함하고,
상기 게이트 피처들 각각은 상기 제 1 방향의 길이 방향으로 연장된 직사각형 형태이고, 상기 게이트 피처들은 게이트 피치만큼 상기 제 2 방향으로 서로 이격되어 있고, 상기 게이트 피처들의 제 1 부분, 제 2 부분, 제 3 부분, 및 제 4 부분은 상기 제 1 서브 영역, 제 2 서브 영역, 제 3 서브 영역, 및 제 4 서브 영역과 각각 오버랩하며, 상기 게이트 피처들의 제 1 부분 및 제 2 부분은 상기 제 1 가상 라인에 대하여 상기 게이트 피처들의 개개의 제 4 부분 및 제 3 부분의 미러 이미지이고, 상기 게이트 피처들의 제 1 부분 및 제 4 부분은 상기 제 2 가상 라인에 대하여 상기 게이트 피처들의 개개의 제 2 부분 및 제 3 부분의 미러 이미지이며, 상기 게이트 피처들의 일부는 상기 활성 영역들의 개개의 활성 영역들을 이용하여 P-트랜지스터들을 형성하는데 이용되고, 상기 게이트 피처들의 일부는 상기 활성 영역들의 개개의 활성 영역들을 이용하여 N-트랜지스터들을 형성하는데 이용되는 것인, IC 레이아웃. - 제 1 항에 있어서,
상기 제 1 직사각형 영역과 동일하고, 상기 제 2 방향으로 연장되어 상기 제 1 직사각형 영역과 나란히 위치되는 제 2 직사각형 영역을 더 포함하고,
상기 제 1 패턴들 및 제 2 패턴들은 적어도 상기 제 1 직사각형 영역 및 제 2 직사각형 영역에 걸쳐 연장되는 것인, IC 레이아웃. - 제 1 항에 있어서, 상기 제 1 직사각형 영역에 걸쳐 연장되는 8개의 제 1 패턴들이 있고, 상기 8개의 제 1 패턴들 각각은 상기 제 1 층과 제 2 층이 겹쳐지는 경우 상기 제 2 패턴들 중 하나의 제 2 패턴과 오버랩하는 것인, IC 레이아웃.
- 제 1 항에 있어서, 상기 제 1 직사각형 영역에 걸쳐 연장되는 10개의 제 1 패턴들이 있고, 상기 10개의 제 1 패턴들 중 2개의 제 1 패턴들은 상기 제 1 층과 제 2 층이 겹쳐지는 경우 상기 제 2 패턴들 중 어떠한 제 2 패턴과도 오버랩하지 않는 것인, IC 레이아웃.
- 반도체 디바이스에 있어서,
제 1 SRAM 매크로로서, 상기 제 1 SRAM 매크로는 제 1 복수의 단일 포트 SRAM 셀들 및 제 2 복수의 주변 로직 회로들을 포함하고, 상기 제 1 복수의 단일 포트 SRAM 셀들은 제 1 방향의 제 1 피치, 및 상기 제 1 방향에 직교하는 제 2 방향의 제 2 피치를 갖도록 배열되고, 상기 제 1 복수의 단일 포트 SRAM 셀들은 제 1 게이트 피처들 및 제 1 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 상기 제 2 복수의 주변 로직 회로들은 제 2 게이트 피처들 및 제 2 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 상기 제 2 게이트 피처들은 상기 제 2 방향의 제 3 피치를 갖도록 배열되고, 상기 제 2 핀 활성 라인들은 상기 제 1 방향의 제 4 피치를 갖도록 배열되는 것인, 제 1 SRAM 매크로; 및
제 2 SRAM 매크로로서, 상기 제 2 SRAM 매크로는 제 3 복수의 단일 포트 SRAM 셀들 및 제 4 복수의 주변 로직 회로들을 포함하고, 상기 제 3 복수의 단일 포트 SRAM 셀들은 상기 제 1 방향의 제 5 피치, 및 상기 제 2 방향의 제 6 피치를 갖도록 배열되고, 상기 제 3 복수의 단일 포트 SRAM 셀들은 제 3 게이트 피처들 및 제 3 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 상기 제 4 복수의 주변 로직 회로들은 제 4 게이트 피처들 및 제 4 핀 활성 라인들에 의해 형성된 FinFET 트랜지스터들을 포함하고, 상기 제 4 게이트 피처들은 상기 제 2 방향의 제 3 피치를 갖도록 배열되고, 상기 제 4 핀 활성 라인들은 상기 제 1 방향의 제 4 피치를 갖도록 배열되는 것인, 제 2 SRAM 매크로
를 포함하고,
상기 제 2 피치는 상기 제 3 피치의 2배이고,
상기 제 6 피치는 상기 제 2 피치와 동일하며,
상기 제 5 피치는 상기 제 4 피치의 2배만큼 상기 제 1 피치보다 큰 것인, 반도체 디바이스. - 제 7 항에 있어서,
상기 제 1 복수의 단일 포트 SRAM 셀들의 전원 라인들, 비트 라인들 및 비트 바 라인들은 제 1 금속층에서 라우팅되고,
상기 제 1 복수의 단일 포트 SRAM 셀들의 워드 라인들 및 접지 라인들은 제 2 금속층에서 라우팅되며,
상기 제 1 금속층은 상기 제 1 핀 활성 라인들을 갖는 상기 반도체 디바이스의 층과 상기 제 2 금속층 사이에 위치되는 것인, 반도체 디바이스. - 제 7 항에 있어서,
상기 제 1 복수의 단일 포트 SRAM 셀들의 워드 라인들은 제 1 금속층에서 라우팅되고,
상기 제 1 복수의 단일 포트 SRAM 셀들의 전원 라인들, 비트 라인들, 비트 바 라인들 및 접지 라인들은 제 2 금속층에서 라우팅되며,
상기 제 1 금속층은 상기 제 1 핀 활성 라인들을 갖는 반도체 디바이스의 층과 상기 제 2 금속층 사이에 위치되는 것인, 반도체 디바이스. - 반도체 디바이스에 있어서,
제 1 SRAM 매크로로서, 상기 제 1 SRAM 매크로는 제 1 복수의 단일 포트 SRAM 셀들 및 제 2 복수의 주변 로직 회로들을 포함하고, 상기 제 1 복수의 단일 포트 SRAM 셀들은 제 1 방향의 제 1 피치, 및 상기 제 1 방향에 직교하는 제 2 방향의 제 2 피치를 갖도록 배열되고, 상기 제 1 복수의 단일 포트 SRAM 셀들은 제 1 게이트 피처들 및 제 1 핀 활성 라인들에 의해 형성된 제 1 FinFET 트랜지스터들을 포함하고, 상기 제 2 복수의 주변 로직 회로들은 제 2 게이트 피처들 및 제 2 핀 활성 라인들에 의해 형성된 제 2 FinFET 트랜지스터들을 포함하고, 상기 제 2 게이트 피처들은 상기 제 2 방향의 제 3 피치를 갖도록 배열되고, 상기 제 2 핀 활성 라인들은 상기 제 1 방향의 제 4 피치를 갖도록 배열되는 것인, 제 1 SRAM 매크로; 및
제 2 SRAM 매크로로서, 상기 제 2 SRAM 매크로는 제 3 복수의 2-포트 SRAM 셀들 및 제 4 복수의 주변 로직 회로들을 포함하고, 상기 제 3 복수의 2-포트 SRAM 셀들은 상기 제 1 방향의 제 5 피치, 및 상기 제 2 방향의 제 6 피치를 갖도록 배열되고, 상기 제 3 복수의 2-포트 SRAM 셀들은 제 3 게이트 피처들 및 제 3 핀 활성 라인들에 의해 형성된 제 3 FinFET 트랜지스터들을 포함하고, 상기 제 4 복수의 주변 로직 회로들은 제 4 게이트 피처들 및 제 4 핀 활성 라인들에 의해 형성된 제 4 FinFET 트랜지스터들을 포함하고, 상기 제 4 게이트 피처들은 상기 제 2 방향의 제 3 피치를 갖도록 배열되고, 상기 제 4 핀 활성 라인들은 상기 제 1 방향의 제 4 피치를 갖도록 배열되는 것인, 제 2 SRAM 매크로
를 포함하고,
상기 제 2 피치는 상기 제 3 피치의 2배이고,
상기 제 6 피치는 상기 제 2 피치와 동일하고,
상기 제 1 피치와 상기 제 4 피치 사이의 제 1 비율은 정수가 아니며,
상기 제 5 피치와 상기 제 4 피치 사이의 제 2 비율은 정수인 것인, 반도체 디바이스.
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