KR20170036599A - 반도체 소자 형성 방법, 그의 구조 - Google Patents

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Abstract

비 접촉 센서를 이용한 반도체 소자 형성 방법, 그의 구조에 관한 것이다. 그의 제조 방법은, 기판의 활성 영역, 및 상기 활성 영역과 다른 측정 영역들 내에 제1 및 제2 핀 패턴들을 각각 형성하고, 상기 제1 및 제2 핀 패턴들을 가로지르는 제1 및 제2 게이트 전극들을 각각 형성하고, 상기 제2 게이트 전극들의 접촉 전위차를 측정하여 상기 측정된 접촉 전위차를 근거로 상기 제1 게이트 전극들의 문턱 전압을 검출하는 것을 포함한다.

Description

반도체 소자 형성 방법, 그의 구조 {Method for forming semiconductor device, structure of the same}
본 발명은 반도체 소자 형성 방법에 관한 것으로, 제조 공정 중에 전기적인 특성을 검출할 수 있는 반도체 소자 형성 방법, 및 그의 구조에 관한 것이다.
반도체 소자의 특성을 평가하기 위한 다양한 기술이 연구되고 있다. 게이트 전극의 문턱 전압(Vth) 또는 유효 워크 펑션(effective work function)을 검출하는 것은 상기 반도체 소자의 성능과 수율을 좌우하는 특성 평가에 있어 중요한 요소이다. 따라서 반도체 양산 수준의 품질 관리에 대한 효과적인 피드백을 위하여, 상기 게이트 전극의 문턱 전압(Vth) 또는 유효 워크 펑션을 반도체 라인 환경에서 신속하고 정확하게 검출할 수 있는 새로운 기술이 필요하다.
본 발명의 해결 과제는, 게이트 전극의 문턱 전압을 제조 공정 중에 검출할 수 있는 반도체 소자 형성 방법을 제공하는 데 있다.
또한, 본 발명의 다른 해결 과제는 게이트 전극의 문턱 전압 (Threshold voltage of gate stack electrode)의 검출 정확도를 증가시킬 수 있는 반도체 소자 형성 방법을 제공하는 데 있다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판의 활성 영역, 및 상기 활성 영역과 다른 측정 영역 내에 제1 및 제2 핀 패턴들을 각각 형성하고; 상기 제1 및 제2 핀 패턴들을 가로지르는 제1 및 제2 게이트 전극들을 각각 형성하고; 상기 제2 게이트 전극들의 접촉 전위차(Vcpd)를 측정하여 상기 측정된 접촉 전위차(Vcpd)를 근거로 상기 제1 게이트 전극들의 문턱 전압을 검출하는 것을 포함한다.
본 발명의 일 예에 따른 반도체 소자는 활성 영역과 측정 영역을 갖는 기판; 상기 활성 영역과 상기 측정 영역 내에 각각 배치되어 제1 방향으로 연장하는 제1 및 제2 핀 패턴들; 상기 제1 방향과 다른 제2 방향으로 상기 제1 및 제2핀 패턴들의 일부를 각각 노출하는 제1 및 제2 트렌치들을 갖는 절연 층; 및 상기 제1 및 제2 트렌치들 내에 각각 배치되고 상기 제2방향으로 연장하는 제1 및 제 2게이트 전극들을 포함한다. 여기서, 상기 제2 게이트 전극들은: 워크 펑션 층; 및 상기 워크 펑션 층 상의 저 저항 층을 포함할 수 있다. 상기 워크 펑션 층은 상기 측정 영역의 평면 면적 대비 85% 내지 194%의 유효 면적 비율을 갖는 워크 펑션 층을 포함할 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 반도체 소자 형성 방법은 핀 패턴 상의 게이트 전극의 형성 후, 접촉 전위차(Vcpd)를 측정하여 게이트 전극의 문턱 전압을 검출할 수 있다. 접촉 전위차(Vcpd)는 켈빈 프로브에 의해 측정될 수 있다. 게이트 전극은 워크 펑션 층과 저 저항 층을 포함할 수 있다. 워크 펑션 층의 유효 면적은 핀 패턴의 높이와 패턴 상의 분포 밀도에 비례할 수 있다. 또한, 워크 펑션 층의 유효 면적은 게이트 전극의 높이에 비례할 수 있다. 그리고, 켈빈 프로브와, 기판 (패턴의 전극 및 인접한 절연층)간에 형성된 전기장을 고려할 때, 워크 펑션 층의 유효 면적은 켈빈 프로브의 검출 정확도와 비례할 수 있다. 또한 프로브의 형상에 대해서 기하학적으로 최적화 조건을 갖게 한다. 따라서 이러한 전기적 특성 측정에 최적화된 핀 패턴과, 상기 핀 패턴 상의 게이트 전극은 워크 펑션 층의 유효 면적을 증가시키고, 접촉 전위차(Vcpd) 측정을 통한 게이트 전극 문턱 전압의 검출 정확도를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자 형성 방법을 보여주는 플로우 차트이다.
도 2는 도 1의 반도체 소자 형성 방법에 의해 제조되는 기판을 보여주는 평면도이다.
도 3은 도 2의 고전압 소자 영역과 테스트 영역을 보여주는 평면도이다.
도 4는 도 3의 I-I'과 II-II' 선상을 절취하여 보여주는 공정 단면도들이다.
도 5는 도3의 제1 및 제2 핀 패턴들과 제1 및 제2 게이트 전극들을 보여주는 사시도들이다.
도 6은 도1 및 도 5의 제1 및 제2 게이트 전극들을 형성하는 단계를 보여주는 플로우 챠트이다.
도 7내지 도 18은 도 6의 제1 및 제2 게이트 전극들을 형성하는 단계를 보여주는 공정 단면도들이다.
도 19는 도 1의 접촉 전위차를 측정하는 측정 장치를 보여주는 도면이다.
도 20은 도 19의 켈빈 프로브와 제2게이트 전극을 보여주는 단면도이다.
도 21은 도 3의 III-III' 선상을 절취하여 보여주는 단면도이다.
도 22는 제2 게이트 전극의 워크 펑션 층의 유효 면적 비율에 따른 검출 감도를 보여주는 그래프이다.
도 1은 본 발명의 실시 예에 따른 반도체 소자 형성 방법을 보여주는 플로우 차트이다.
도 1을 참조하면, 본 발명의 반도체 소자 형성 방법은 제1 및 제2 핀 패턴들을 형성하는 단계(S10), 제1 및 제2 게이트 전극들을 형성하는 단계(S20), 및 제2 게이트 전극들의 접촉 전위차(Vcpd)를 측정하여 제1 게이트 전극들의 문턱 전압(Vth)를 검출하는 단계(S30)를 포함할 수 있다.
도 2는 도 1의 반도체 소자 형성 방법에 의해 제조되는 기판(W)을 보여준다.
도 2를 참조하면, 기판(W)은 소자 영역들(10)과 스크라이브 라인 영역(20)을 가질 수 있다. 예를 들어, 기판(W)은 실리콘 웨이퍼 또는 SOI(Silicon On insulator)를 포함할 수 있다.
소자 영역들(10)은 반도체 소자(100)의 활성 영역일 수 있다. 소자 영역들(10)의 각각은 사각형 모양을 가질 수 있다. 일 예에 따르면, 소자 영역들(10)의 각각은 고전압 소자 영역(12)과 저전압 소자 영역(16)을 포함할 수 있다.
고전압 소자 영역(12)은 고전압 소자의 형성 영역일 수 있다. 예를 들어,
고전압 소자 영역(12)에는 전원 전압 부, 신호 증폭 부, 또는 AP(Application Processor) 부와 같은 고전압 소자가 형성될 수 있다.
저전압 소자 영역(16)은 저전압 소자의 영역일 수 있다. 저전압 소자는 고전압 소자의 동작 전압보다 낮은 동작 전압으로 구동될 수 있다. 예를 들어, 저전압 소자 영역(16)은 데이터 저장 부를 포함할 수 있다.
스크라이브 라인 영역(20)은 소자 영역들(10)을 정의할 수 있다. 소자 영역들(10)은 스크라이브 라인 영역(20)에 의해 분리될 수 있다. 일 예에 따르면, 스크라이브 라인 영역(20)은 테스트 영역(22)을 포함할 수 있다. 테스트 영역(22)은 반도체 소자(100)의 비 활성 영역일 수 있다. 테스트 영역(22)은 테스트 패턴들의 형성 영역일 수 있다. 예를 들어, 테스트 영역(22)은 전기적 또는 광학적 측정 영역일 수 있다. 이와 달리, 테스트 영역(22)은 소자 영역들(10) 내에 배치될 수 있다.
도 3은 도 2의 고전압 소자 영역(12)과 테스트 영역(22)을 보여준다. 도 4는 도 3의 I-I'과 II-II' 선상을 절취하여 보여주는 공정 단면도들이다. 도 5는 도3의 제1 및 제2 핀 패턴들(18, 28)과 제1 및 제2 게이트 전극들(14, 24)을 보여준다.
도2내지 도 5를 참조하면, 반도체 소자(100)는 제1 및 제2 게이트 전극들(14, 24)과 제1 및 제2핀 패턴들(18, 28)을 포함할 수 있다. 제1 및 제2 핀 패턴들(18, 28)은 제1 및 제2 게이트 전극들(14, 24)과 교차하는 방향으로 각각 배치될 수 있다. 제1 및 제2 핀 패턴들(18, 28)과, 제1 및 제2 게이트 전극들(14, 24)은 다음과 같은 방법으로 형성될 수 있다.
먼저, 제1 및 제2 핀 패턴들(18, 28)은 고전압 소자 영역(12)과 테스트 영역(22) 상에 각각 형성될 수 있다(S10). 일 예에 따르면, 제1 및 제2 핀 패턴들(18, 28)은 기판(W)으로부터 돌출되게 형성될 수 있다. 예를 들어, 제1 및 제2 핀 패턴들(18, 28)은 x축 방향으로 각각 연장할 수 있다. 이와 달리, 제1 및 제2 핀 패턴들(18, 28)은 서로 다른 방향으로 연장할 수 있다. 일 예에 따르면 제2핀 패턴들(28)은 200nm이하의 이격 거리(Dd) 내에 형성될 수 있다. 제1 및 제2 핀 패턴들(18, 28)은 기판(W)으로부터 성장된 단결정 실리콘을 포함할 수 있다. 제1 및 제2 핀 패턴들(18, 28)은 도전성 불순물을 포함할 수 있다. 소자 분리 층(19)은 제1 및 제2 핀 패턴들(18, 28)의 외곽에 형성될 수 있다. 소자 분리 층(19)은 STI(Shallow Trench Isolation)기술에 의해 형성될 수 있다. 예를 들어, 소자 분리 층(19)은 실리콘 산화물을 포함할 수 있다.
다음, 제1 및 제2 게이트 전극들(14, 24)은 제1 및 제2 핀 패턴들(18, 28) 상에 각각 형성될 수 있다(S20). 또한, 제1 및 제2 게이트 전극들(14, 24)은 고전압 소자 영역(12)과 테스트 영역(22)의 소자 분리 층(19) 상에 각각 형성될 수 있다. 일 예에 따르면, 테스트 영역(22)에는 적어도 3개 이상의 제2 게이트 전극들(24)이 형성될 수 있다. 예를 들어, 제1 및 제2 게이트 전극들(14, 24)은 y축 방향으로 연장할 수 있다. 제1 및 제2 게이트 전극들(14, 24)의 각각은 금속 게이트 전극일 수 있다.
도 5를 참조하면, 제1 게이트 전극(14)의 양측에 스트레서들(62)이 배치될 수 있다. 스트레서들(62)은 제1 핀 패턴(18)에 연결될 수 있다. 예를 들어, 스트레서들(62)은 소스/드레인 전극들일 수 있다. 제2 핀 패턴(28)은 스트레서들(62) 없이 x축 방향으로 연장할 수 있다.
도 6은 도 1의 제1 및 제2 게이트 전극들을 형성하는 단계(S20)를 보여주는 플로우 챠트이다.
도 6을 참조하면, 제1 및 제2 게이트 전극들(14, 24)을 형성하는 단계(S20)는, 제1 및 제2 더미 게이트 스택들을 형성하는 단계(S21), 제1 및 제2 스페이서들을 형성하는 단계(S22), 제1 핀 패턴들(18)의 일부를 제거하는 단계(S23), LDD들(Lightly Doped Drains)을 형성하는 단계(S24), 스트레서들을 형성하는 단계(S25), 층간 절연 층을 형성하는 단계(S26), 제1 및 제2 더미 게이트 스택들을 제거하는 단계(S27), 게이트 유전 층, 워크 펑션 층 및 저 저항 층을 형성하는 단계(S28), 게이트 유전 층, 워크 펑션 층 및 저 저항 층을 평탄화 하는 단계(S29)를 포함할 수 있다.
도 7내지 도 18은 도 6의 제1 및 제2 게이트 전극들(14, 24)을 형성하는 단계(S20)를 보여주는 공정 단면도들이다.
도 7을 참조하면, 제1 및 제2 핀 패턴들(18, 28) 상에 제1 및 제2 더미 게이트 스택들(32, 34)을 각각 형성한다(S21). 제1 및 제2 더미 게이트 스택들(32, 34)의 각각은 더미 게이트 유전 패턴(31), 더미 게이트 전극 패턴(33), 버퍼 패턴(35), 및 마스크 패턴(37)을 포함할 수 있다. 더미 게이트 유전 패턴(31), 더미 게이트 전극 패턴(33), 버퍼 패턴(35), 및 마스크 패턴(37)은 박막 증착 공정, 포토리소그래피 공정 및 식각 공정에 의해 형성될 수 있다.
도 8및 도9를 참조하면, 제1 및 제2 더미 게이트 스택들(32, 34)의 양측 측벽들 상에 제1 및 제2 스페이서들(41, 45)을 형성한다(S22). 제1 및 제2 스페이서들(41, 45)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 및 제2 스페이서들(41, 45)의 각각은 내측 스페이서(42), 중간 스페이서(43), 및 외측 스페이서(44)를 포함할 수 있다.
도 8을 참조하면, 하부 스페이서 층(42a) 및 중간 스페이서 층(43a)은 제1 및 제2 더미 게이트 스택들(32, 34)과 기판(W) 상에 순차적으로 형성될 수 있다. 하부 스페이서 층(42a) 및 중간 스페이서 층(43a)은 화학기상증착(CVD) 방법으로 형성될 수 있다.
도 9를 참조하면, 외측 스페이서들(44)는 중간 스페이서 층(43a)의 측벽에 형성될 수 있다. 예를 들어, 외측 스페이서(44)는 상부 스페이서 층(미도시)의 증착 방법 및 자기 정렬(self-aligned) 식각 방법으로 형성될 수 있다. 상부 스페이서 층은 중간 스페이서 층(43a) 상에 형성될 수 있다. 외측 스페이서(44)는 하부 스페이서 층(42a) 및 중간 스페이서 층(43a)보다 두꺼울 수 있다. 또한, 중간 스페이서(43) 및 내측 스페이서(42)는 중간 스페이서 층(43a) 및 하부 스페이서 층(42a)의 식각 방법에 의해 형성될 수 있다. 외측 스페이서(44)는 중간 스페이서 층(43a) 및 하부 스페이서 층(42a)의 식각 마스크로 사용될 수 있다. 따라서, 내측 스페이서(42), 중간 스페이서(43) 및 외측 스페이서(44)는 제1 및 제2 더미 게이트 스택들(32, 34) 각각의 양측 측벽들 상에 형성될 수 있다.
도 10및 도 11을 참조하면, 제1 핀 패턴(18)의 일부를 제거하여 소자 영역(10) 상에 핀 리세스들(59)을 형성한다(S23). 예를 들어, 핀 리세스들(59)은 예비 핀 리세스들(53)으로부터 형성될 수 있다. 핀 리세스들(59)의 형성 시, 제2 핀 패턴(28)은 레지스트 패턴(미도시)에 의해 보호될 수 있다. 이와 달리, 제2 핀 패턴(28)의 일부를 제거하여 핀 리세스들을 형성할 수 있다.
도 10을 참조하면, 예비 핀 리세스들(53)은 제1 더미 게이트 스택(32)과 제1 스페이서들(41) 외곽에 형성될 수 있다. 예비 핀 리세스들(53)은 이방성 식각 방법에 의해 형성될 수 있다. 예비 핀 리세스들(53)은 제1 스페이서들(41)에 정렬될 수 있다.
도 11을 참조하면, 핀 리세스들(59)은 제1핀 패턴(18)의 등방성 식각방법으로 형성될 수 있다. 예를 들어, 제1핀 패턴(18)은 습식 방법으로 식각될 수 있다. 핀 리세스들(59)은 제1 스페이서들(41) 아래로 확장될 수 있다.
도 12를 참조하면, 핀 리세스들(59)의 바닥과 측벽에 LDD들(61)을 형성한다(S24). LDD들(61)은 이온 주입 공정에 의해 형성될 수 있다. LDD들(61)은 제1 핀 패턴(18) 내의 불순물들의 도전형과 다른 도전형의 불순물들을 포함할 수 있다. LDD들(61)은 상기 핀 리세스들(59)의 내벽들에 대하여 균일한 두께를 가질 수 있다. 예를 들면, 제1핀 패턴(18)은 보론(B)를 포함할 수 있으며, LDD들(61)은 비소(As) 또는 인(P)을 포함할 수 있다. 이와 달리, 제1 핀 패턴(23)은 비소(As) 또는 인(P)을 포함할 수 있으며, LDD들(61)은 보론(B)를 포함할 수 있다.
도 13및 도 14를 참조하면, 핀 리세스들(59) 내에 스트레서들(62)을 형성한다(S25). 일 예에 따르면, 스트레서들(62)은 내장 스트레서(embedded stressor) 또는 스트레인-유도 패턴(strain-inducing pattern)을 포함할 수 있다. 예를 들어, 예에 따르면, 스트레서들(62)은 제1내지 제 3 반도체 층들(63, 64, 65)을 포함할 수 있다. 스트레서들(62)의 형성 시, 제2 핀 패턴(28)은 마스크막(미도시)에 의해 보호될 수 있다. 이와 달리, 제2 핀 패턴(28)의 핀 리세스들 내에 스트레서들을 형성할 수 있다.
도 13을 참조하면, 제1 및 제2 반도체 층들(63, 64)은 핀 리세스들(59) 내에 순차적으로 형성될 수 있다. 제1 및 제2 반도체 층들(63, 64)의 각각은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 Si, SiC, SiGe, 또는 이들의 조합을 포함할 수 있다. 제2 반도체 층(64)은 핀 리세스들(59)을 완전히 채울 수 있다. 제2 반도체 층(64)의 상단은 제1 핀 패턴 (18)보다 높을 수 있다.
예를 들면, 제1 반도체 층(63)은 선택적 에피 성장(SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 제1 반도체 층(63) 내에서 Ge의 함량은 10-25% 일 수 있다. 제1 반도체 층(63) 내에서 보론(B)의 함량은 LDD(61)보다 높을 수 있다. 제1 반도체 층(63)은 핀 리세스들(59)의 내벽을 컨포말하게 덮을 수 있다. 제2 반도체 층(64)은 선택적 에피 성장(SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 제2 반도체 층(64) 내에서 Ge의 함량은 제1 반도체 층(63)보다 높을 수 있다. 제2 반도체 층(64) 내에서 Ge의 함량은 25-50% 일 수 있다. 제2 반도체 층(64) 내에서 보론(B)의 함량은 상기 제1 반도체 층(63)보다 높을 수 있다. 이와 달리, 제1 및 제2 반도체 층들(63, 64)의 각각은 SiC를 포함할 수 있다. 제1 및 제2 반도체 층들(63, 64)은 선택적 에피 성장 방법으로 형성된 실리콘(Si)을 포함할 수 있다.
도 14를 참조하면, 제3 반도체 층(65)은 제2 반도체 층(64) 상에 형성될 수 있다. 제3 반도체 층(65)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 Si을 포함할 수 있다.
도 15를 참조하면, 제1 및 제2 스페어서들(41, 45) 외곽의 기판(W) 상에 층간 절연 층(69)을 형성한다(S26). 층간 절연 층(69)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 유전 층을 포함할 수 있다. 층간 절연 층(69)은 박막 증착 공정 및 평탄화 공정에 의해 형성될 수 있다. 층간 절연 층(69)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 층간 절연 층(69)을 평탄화하는 동안 상기 마스크 패턴(37) 및 상기 버퍼 패턴(35)이 제거될 수 있다. 층간 절연 층(69), 제1 및 제 2스페이서들(41, 45), 및 더미 게이트 전극 패턴(33)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.
도 16을 참조하면, 더미 게이트 유전 패턴(31)과 더미 게이트 전극 패턴(33)을 제거하여 제1 및 제2 트렌치들(38, 39)을 형성한다(S27). 제1 및 제2 핀 패턴들(18, 28)은 제1 및 제2 트렌치들(38, 39) 내에 노출될 수 있다.
도 17을 참조하면, 제1 및 제2 게이트 유전 층들(73 74)과 게이트 전극 층(77)을 형성한다(S28). 일 예에 따르면, 제1 및 제2 게이트 유전 층들(73, 74)은 약 3nm 내지 약 50nm 정도의 두께를 갖도록 형성될 수 있다.
제1 게이트 유전 층(73)은 제1 및 제2 핀 패턴들(18, 28) 상에 형성될 수 있다. 제1 게이트 유전 층(73)은 계면 산화 막(interfacial oxide layer)으로 지칭될 수 있다. 제1 게이트 유전 층(73)은 더미 게이트 유전 패턴(31)의 세정 공정에 의해 형성될 수 있다. 제1 게이트 유전 층(73)은 실리콘 산화물을 포함할 수 있다. 제1 게이트 유전 층(73)은 제1 및 제2 트렌치들(38, 39)의 바닥에 형성될 수 있다. 이와 달리, 제1 게이트 유전 층(73)은 더미 게이트 유전 패턴(31)일 수 있다. 예를 들어, 제1 게이트 유전 층(73)은 약 1nm의 두께를 가질 수 있다.
제2 게이트 유전 층(74)은 원자층 증착 방법으로 형성될 수 있다. 일 예에 따르면, 제2 게이트 유전 층(74)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 고-유전 층(high-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제2 게이트 유전 층(74)은 HfO 또는 HfSiO를 포함할 수 있다. 제2 게이트 유전 층(74)은 약 2nm 내지 약 49nm의 두께를 가질 수 있다. 제2 게이트 유전 층(74)은 제1 및 제2 트렌치들(38, 39) 측면들 및 바닥들 상에 형성될 수 있다. 제1 게이트 유전 층(73)은 제1 및 제2 핀 패턴들(18, 28)과 제2 게이트 유전 층(74) 사이에 형성될 수 있다.
도시되지는 않았지만, 저 전압 소자 영역(16)에는 제1 및 제2 게이트 유전 층들(73, 74) 중 어느 하나만 형성될 수 있다. 이와 달리, 저 전압 소자 영역(16)에는 제1 및 제2 게이트 유전 층들(73, 74)과 다른 제3 게이트 유전 층(미도시)이 형성될 수 있다. 제3 게이트 유전 층은 제1 게이트 유전 층(73) 또는 제2 게이트 유전 층(74)과 동일한 재질로 형성될 수 있다. 제3 게이트 유전 층의 두께는 제1 및 제2 게이트 유전 층들(73, 74)의 두께보다 작을 수 있다. 예를 들어, 제3 게이트 유전 층은 약 1nm 내지 약 20nm의 두께를 가질 수 있다.
다시 도 17을 참조하면, 게이트 전극 층(77)은 제1 및 제2 핀 패턴들(18, 28)의 상부 표면들 및 측면들을 덮을 수 있다. 게이트 전극 층(77)은 제1 및 제2 트렌치들(38, 39) 완전히 채우고 기판(W) 덮을 수 있다. 일 예에 따르면, 게이트 전극 층(77)은 워크 펑션 층(work function layer, 75) 및 저 저항 층(low resistance layer, 76)을 포함할 수 있다.
워크 펑션 층(75)은 제2 게이트 유전 층(74) 상에 형성될 수 있다. 일 예에 따르면, 워크 펑션 층(75)은 원자층 증착 방법에 의해 형성될 수 있다. 예를 들어, 워크 펑션 층(75)은 N-워크 펑션 금속 또는 P-워크 펑션 금속을 포함할 수 있다. 예를 들면, N-워크 펑션 금속은 TiC, TiAl, TaAl, HfAl, 또는 이들의 조합을 포함할 수 있으며, P-워크 펑션 금속은 티타늄 질화물(TiN)을 포함할 수 있다.
저 저항 층(76)은 상기 워크 펑션 층(175) 상에 형성될 수 있다. 일 예에 따르면, 저 저항 층(76)은 스퍼터링 방법에 의해 형성될 수 있다. 예를 들어, 저 저항 층(76)은 W, WN, Ti, TiN, TiAl, TiAlC, Ta, TaN, 도전성 카본, 또는 이들의 조합과 같은 금속 층을 포함할 수 있다.
도 18을 참조하면, 제1 및 제2 게이트 유전 층들(73, 74)과 게이트 전극 층들(77)을 평탄화여 제1 및 제2 게이트 전극들(78, 79)을 형성한다(S29). 게이트 전극 층(77)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 층간 절연 층(69), 제1 및 제2 스페이서들(41, 45), 제2 게이트 유전 층(74), 및 게이트 전극 층들(77)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다. 워크 펑션 층(75)은 저 저항 층(76)의 바닥 및 측면을 감쌀 수 있다. 제2 게이트 유전 층(74)은 워크 펑션 층(75)의 바닥 및 측면을 감쌀 수 있다.
제1게이트 전극(78), 제1 핀 패턴(18), 및 스트레서들(62)은 활성 핀 트랜지스터(active fin transistor)를 구성할 수 있다. 일 예에 따르면, 핀 트랜지스터들(active fin transistors) 은 3차원 트랜지스터들(3D transistors) 로 해석될 수 있다. 이와 달리, 제2게이트 전극(79) 및 제2 핀 패턴(28)은 테스트 패턴일 수 있다.
도 19는 도 1의 접촉 전위차(Vcpd)를 측정하는 측정 장치(200)를 보여준다. 도 20은 도 19의 켈빈 프로브(223)와 제2게이트 전극(79)을 보여준다.
도 1, 도 19 및 도 20을 참조하면, 측정 장치(200)는 제2 게이트 전극(24)의 접촉 전위차(Vcpd)를 검출 하여 제1 게이트 전극(14)의 문턱 전압(Vth)를 검출할 수 있다(S30).
도 19를 참조하면, 측정 장치(200)는 스테이지(211), 켈빈 프로브(KELVIN probe; 223), 제어기(235), 및 기준 시편(reference sample, 247)을 포함할 수 있다. 켈빈 프로브(223)는 스테이지(211) 상에 배치될 수 있다. 켈빈 프로브(223)는 비-접촉 켈빈 프로브를 포함할 수 있다. 예를 들면, 켈빈 프로브(223)는 0.01㎛ - 10 ㎛의 직경(2R)을 가질 수 있다. 제어기(controller; 235)는 켈빈 프로브(223) 및 스테이지(211)에 연결될 수 있다. 제어기(235)는 켈빈 프로브(223) 및 스테이지(211)의 위치를 제어할 수 있다. 기준 시편(247)은 상기 스테이지(211)의 측면에 인접하게 배치될 수 있다. 기준 시편(247)는 백금 블록을 포함할 수 있다.
켈빈 프로브(223)는 기준 시편(247) 상에 제공된 후에 기판(W) 상에 제공될 수 있다. 제어기(235)는 접촉 전위차(Vcpd )를 검출할 수 있다. 접촉 전위차(Vcpd)는 기판(W)과 켈빈 프로브(223)로부터 검출된 전압에 대응될 수 있다. 또한 검출된 접촉 전위차(Vcpd) 와 기준 시편(247)에 대한 검출 값 간의 차이가 기판(W)상의 소자에 대한 유효 워크 펑션 또는 게이트 전극의 문턱 전압(Vth)에 대응하는 값일 수 있다.
도 19 및 도 20을 참조하면, 켈빈 프로브(223)는 제2 게이트 전극(24) 상에 제공될 수 있다. 예를 들어, 켈빈 프로브(223)는 제2 게이트 전극(24)로부터 약 1㎛ 내지 1cm의 높이에 배치될 수 있다. 이 경우 기판(W)과 켈빈 프로브(223) 표면 간에 형성된 전기장을 고려해야 한다.
일 예에 따르면, 켈빈 프로브(223)의 면적은 테스트 영역(22)의 면적보다 작을 수 있다. 예를 들어, 테스트 영역(22)은 78.5㎛2 이상의 면적을 가질 수 있다.
도 3, 도 19 및 도 20을 참조하면, 켈빈 프로브(223)을 이용하여 게이트 전극 혹은 동일한 게이트 전극이 반복하여 배열된 소자 영역에 대해서 접촉 전위차(Vcpd)를 측정할 수 있다. 제2 게이트 전극들(24)의 거리(D1)가 일정 수준이상 증가하면, 켈빈 프로브(223)는 게이트 전극들(24)이 포함된 영역에 대응하는 접촉 전위차(Vcpd)의 측정을 통해서 게이트 전극의 문턱 전압(Vth)을 검출할 수 없다. 예를 들어, 제2 게이트 전극들(24) 사이의 거리(D1)는 약 4㎛이하일 수 있다. 또는, 접촉 전위차(Vcpd)의 측정시에 기판(W)과 켈빈 프로브 금속(223) 간에 형성되는 전기장과 게이트 전극 사이의 절연층을 고려하여 제2 게이트 전극들(79)은 켈빈 프로브(223)의 직경의 1/2.5보다 작은 이격 거리 내에 형성될 수 있다. 일 예에 따르면, 제2 게이트 전극들(79) 사이의 거리(D1)가 약 4㎛보다 크면 켈빈 프로브(223)는 접촉 전위차(Vcpd)의 측정 값으로부터 일정 수준 이상의 정확도를 갖는 문턱 전압(Vth)을 검출할 수 없다.
제어기(235)는 제2 게이트 전극(24) 혹은 게이트 전극 영역에 대한 접촉 전위차(Vcpd)를 검출하고 동일한 방법으로 기준 시편(247)을 계측한 값으로부터 검출 대상인 게이트 전극의 문턱 전압(Vth)을 획득할 수 있다. 예를 들어, 제2 게이트 전극(24)의 접촉 전위차(Vcpd)는 워크 펑션 층(75)의 일함수(work function), 두께에 비례할 수 있다. 일함수는 워크 펑션 층(75)의 물질(material)에 의해 결정될 수 있다. 워크 펑션 층(75)의 두께는 접촉 전위차(Vcpd)에 의해 계산될 수 있다. 따라서, 제어기(235)는 워크 펑션 층(75)의 두께에 따른 제1 게이트 전극(14)의 문턱 전압(Vth)을 계산할 수 있다. 저 저항 층(76)은 접촉 전위차(Vcpd)와 상관없을 수 있다. 워크 펑션 층(75)의 일함수와 두께는 제2 게이트 전극(24)의 문턱 전압(Vth)으로 계산될 수 있다.
접촉 전위 차(Vcpd)는 제2 게이트 전극(24)의 측정된 문턱 전압(Vth)에 대응될 수 있다. 접촉 전위차(Vcpd)의 검출 정확도 (detection accuracy)는 워크 펑션 층(75)의 유효 면적에 따라 달라질 수 있다. 이는 실질적으로 문턱 전압에 기여하는 소자의 금속 층의 비율에 대응하기 때문이다. 검출 정확도(detection accuracy)는 제2 게이트 전극(24)의 구조로부터 계산된 문턱 전압(Vth)에 대한 측정된 문턱 전압(Vth)의 상대적인 비로 표시될 수 있다. 또한 검출 정확도는 기판에 대한 측정 신호의 크기에 대응될 수 있다.
접촉 전위차(Vcpd)의 검출 정확도는 제2 게이트 전극(24)의 워크 펑션 층(75)의 유효 면적에 따라 달라질 수 있다. 일 예에 따르면, 유효 면적은 평면 면적(planar area)과 수직 면적(vertical area)을 포함할 수 있다. 평면 면적은 워크 펑션 층(75)의 수평 면적에 대응될 수 있다. 예를 들어, 평면 면적은 도 3의 제2 게이트 전극들(24)의 길이(L1)와, 폭(W1)의 곱으로 계산될 수 있다.
수직 면적은 워크 펑션 층(75)의 높이 방향의 면적에 대응될 수 있다. 일 예에 따르면, 수직 면적은 수직 측벽 면적과 수직 채널 면적을 포함할 수 있다.
수직 측벽 면적은 제2 스페이서들(45)에 인접하는 워크 펑션 층(75)의 높이 방향의 면적일 수 있다. 수직 측벽 면적은 제2 스페이서들(45)의 높이에 비례할 수 있다. 예를 들어, 수직 측벽 면적은 도 3의 제2 게이트 전극(24)의 길이(L1)와 도 20의 제2 게이트 전극(14)의 높이(H1)의 곱의 2배로 계산될 수 있다. 따라서, 워크 펑션 층(75)의 유효 면적은 제2 게이트 전극(24)의 높이에 비례할 수 있다.
수직 채널 면적은 제2 핀 패턴(28)의 측벽들에 인접하는 워크 펑션 층(75)의 높이 방향의 면적에 대응될 수 있다. 수직 채널 면적은 제2 핀 패턴(28)의 높이에 비례할 수 있다.
도 21은 도 3의 III-III' 선상을 절취하여 보여준다.
도 3 및 도 21을 참조하면, 수직 채널 면적은 제2 게이트 전극(24)의 폭(W1)과 제2 핀 패턴(28)의 높이(H2)의 곱으로 계산될 수 있다. 제2 핀 패턴(28)의 높이(H2)는 STI(29)의 상부 면으로부터 제2 핀 패턴(28)의 상부 면까지의 거리에 대응될 수 있다.
따라서, 워크 펑션 층(75)의 유효 면적은 제2핀 패턴(28)의 높이에 비례할 수 있다.
유사한 선폭과 길이를 갖는 입체적 트랜지스터와 평면 트랜지스터는 동일한 평면 면적을 가질 수 있다. 평면 트랜지스터가 수직 면적을 갖지 않기 때문에 입체적 트랜지스터는 평면 트랜지스터보다 넓은 유효 면적을 가질 수 있다. 입체적 트랜지스터와 평면 트랜지스터가 동일한 평면 면적을 가질 때, 입체적 트랜지스터의 접촉 전위차의 검출 감도는 평면 트랜지스터의 접촉 전위차의 검출 감도보다 높을 수 있다. 즉, 제2 핀 패턴(28)과 제2게이트 전극(24)은 접촉 전위차(Vcpd) 측정의 신뢰성을 증가시킬 수 있다.
도 22는 제2 게이트 전극(24)의 워크 펑션 층(75)의 유효 면적 비율에 따른 검출 정확도를 보여준다.
도 22를 참조하면, 워크 펑션 층(75)이 약 85% 내지 약 183% 의 유효 면적 비율을 가질 때, 측정 장치(200)는 접촉 전위차(Vcpd)로부터 구해진 게이트 전극의 문턱 전압(Vth)을 95%이상의 높은 검출 정확도로 측정할 수 있다. 여기서, 유효 면적 비율은 테스트 영역(22)의 구조를 고려하여 환산된 평면 면적(planar area)에 대한 제2 게이트 전극(24)의 유효 면적의 비율일 수 있다. 예를 들어, 워크 펑션 층(75)이 약 85%의 유효 면적 비율을 가질 때, 검출 정확도는 99%일 수 있다. 워크 펑션 층(75)이 약 173%의 유효 면적 비율을 가질 때, 검출 정확도는 98%일 수 있다. 워크 펑션 층(75)이 약 165%, 178%, 또는 183%의 유효 면적 비율을 가질 때, 검출 정확도는 97%일 수 있다.
또한, 워크 펑션 층(75)이 접촉 전위차(Vcpd)를 약 85%보다 낮은 약 38%인 경우에 측정 장치(200)는 90%의 낮은 검출 정확도를 갖거나, 약 183%보다 높은 유효 면적을 갖더라도 게이트 전극간의 거리(D1)가 일정 수준 이상의 값을 갖는 형태의 패턴 형상을 갖는 경우, 측정 장치(200)는 95% 보다의 낮은 검출 정확도로 문턱 전압(Vth)을 검출할 수 있다. 예를 들어, 워크 펑션 층(75)이 약 194%의 유효 면적을 가질 때, 검출 감도는 94%일 수 있다. 워크 펑션 층(75)이 약 225%의 유효 면적을 가질 때, 검출 감도는 91%일 수 있다.
제2 게이트 전극(24)의 문턱 전압(Vth)을 검출한 이후, 제1 및 제2 게이트 전극들(14, 24)과, 층간 절연 층(69) 상에 상부 절연 층(미도시)을 형성하고, 상부 절연 층의 일부를 제거하여 제1 및 제2 게이트 전극들(14, 24)의 일부를 노출하는 콘택 홀들(미도시)을 형성하고, 콘택 홀들의 내부와 상부 절연 층의 일부 상에 배선들(interconnections, 미도시)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판의 활성 영역, 및 상기 활성 영역과 다른 측정 영역 내에 제1 및 제2 핀 패턴들을 각각 형성하고;
    상기 제1 및 제2 핀 패턴들을 가로지르는 제1 및 제2 게이트 전극들을 각각 형성하고;
    상기 제2 게이트 전극들의 접촉 전위차(Vcpd)를 측정하여 상기 측정된 접촉 전위차(Vcpd)를 근거로 상기 제1 게이트 전극들의 문턱 전압을 검출하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극들을 형성하는 것은:
    상기 제1 및 제2 핀 패턴들의 일부를 노출하는 제1 및 제2 트렌치들을 갖는 절연 층을 형성하고;
    상기 제1 및 제2 트렌치들의 내부와 상기 절연 층 상에 워크 펑션 층을 형성하고;
    상기 워크 펑션 층 상에 상기 제1 및 제2 트렌치들을 매립하는 저 저항 층을 형성하고;
    상기 절연 층이 노출되도록 상기 워크 펑선 층과 상기 저 저항 층을 평탄화하는 것을 포함하되,
    상기 접촉 전위차(Vcpd)는 상기 측정 영역 내의 상기 평탄화된 워크 펑션 층과 저 저항 층의 상부 면 상에 제공되는 켈빈 프로브에 의해 측정되는 반도체 소자 형성 방법.
  3. 제2 항에 있어서,
    상기 제2 게이트 전극들의 상기 워크 펑션 층은, 상기 측정 영역의 평면 면적 대비 85% 내지 183%의 유효 면적 비율을 갖도록 형성되는 반도체 소자 형성 방법.
  4. 제2 항에 있어서,
    상기 제2 게이트 전극들의 상기 워크 펑션 층은 상기 측정 영역의 평면 면적 대비 165% 내지 183%의 유효 면적 비율을 갖도록 형성되는 반도체 소자 형성 방법.
  5. 제2 항에 있어서,
    상기 제2 게이트 전극들의 상기 워크 펑션 층은 상기 측정 영역의 면적 대비 173%의 유효 면적 비율을 갖도록 형성되는 반도체 소자 형성 방법.
  6. 제2 항에 있어서,
    상기 제1 및 제2 게이트 전극들을 형성하는 것은:
    상기 활성 영역과 상기 측정 영역 내에 상기 제1 및 제2 핀 패턴들을 가로지르는 제1 및 제2 더미 게이트 스택들을 각각 형성하고;
    상기 제1 및 제2 더미 게이트 스택들 각각의 양측 측벽들 상에 제1 및 제2 스페이서들을 형성하고;
    상기 제1 스페이서들에 인접하는 상기 제1 핀 패턴들을 제거하여 상기 활성 영역에 선택적으로 핀 리세스들을 형성하고;
    상기 핀 리세스들 내에 스트레서들을 형성하고;
    상기 제1 및 제2 스페이서들의 외곽의 상기 기판 상에 상기 절연 층을 형성하고;
    상기 제1 및 제2 더미 게이트 스택들을 제거하여 상기 제1 및 제2 트렌치들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  7. 제2 항에 있어서,
    상기 켈빈 프로브는 0.01㎛ - 10㎛ 의 직경을 갖되,
    상기 제2 게이트 전극들은 상기 켈빈 프로브의 상기 직경의 1/2.5보다 작은 거리 내에 형성되는 반도체 소자 형성 방법.
  8. 제1 항에 있어서,
    상기 제2 핀 패턴들은 200nm 이하의 이격 거리 내에 형성되고, 상기 측정 영역 내에 3개이상 형성되는 반도체 소자 형성 방법.
  9. 제1 항에 있어서,
    상기 제1 및 제2 핀 패턴들 및 상기 제1 및 제2 게이트 전극들 사이에 형성된 게이트 유전 층을 더 포함하되,
    상기 게이트 유전 층은 3nm 내지 50nm의 두께를 갖는 반도체 소자 형성 방법.
  10. 제1 항에 있어서,
    상기 활성 영역은 칩 영역을 포함하되,
    상기 측정 영역은 상기 활성 영역을 정의하는 스크라이브 영역 내에 형성되고, 78.5㎛2이상의 면적을 갖는 반도체 소자 형성 방법.
  11. 활성 영역과 측정 영역을 갖는 기판;
    상기 활성 영역과 상기 측정 영역 내에 각각 배치되어 제1 방향으로 연장하는 제1 및 제2 핀 패턴들;
    상기 제1 방향과 다른 제2 방향으로 상기 제1 및 제2핀 패턴들의 일부를 각각 노출하는 제1 및 제2 트렌치들을 갖는 절연 층; 및
    상기 제1 및 제2 트렌치들 내에 각각 배치되고 상기 제2방향으로 연장하는 제1 및 제 2게이트 전극들을 포함하되,
    상기 제2 게이트 전극들은:
    워크 펑션 층; 및
    상기 워크 펑션 층 상의 저 저항 층을 포함하되,
    상기 워크 펑션 층은 상기 측정 영역의 평면 면적 대비 85% 내지 183%의 유효 면적 비율을 갖는 워크 펑션 층을 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 워크 펑션 층은 상기 측정 영역의 평면 면적 대비 165% 내지 183%의 유효 면적 비율을 갖는 반도체 소자.
  13. 제11 항에 있어서,
    상기 워크 펑션 층은 상기 측정 영역의 면적 대비 173%의 유효 면적 비율을 갖는 반도체 소자.
  14. 제11 항에 있어서,
    상기 제1 및 제2 핀 패턴들 및 상기 제1 및 제2 게이트 전극들 사이에 형성된 제1 및 제2게이트 유전 층들을 더 포함하되,
    상기 제1 및 제2 게이트 유전 층들은 3nm-50nm의 두께를 갖는 반도체 소자.
  15. 제14 항에 있어서,
    상기 활성 영역은:
    상기 제1 및 제2 게이트 유전 층들을 포함하는 고 전압 소자 영역; 및
    상기 고 전압 소자 영역에 인접하여 배치되고, 상기 제1 게이트 유전 층과 제2 게이트 유전 층 중 어느 하나를 구비하는 저 전압 소자 영역을 포함하는 반도체 소자.
  16. 제14 항에 있어서,
    상기 제2 핀 패턴들은 200nm 이하의 이격 거리 내에 배치되고, 상기 측정 영역 내의 3개 이상으로 이루어진 반도체 소자.
  17. 제14 항에 있어서,
    상기 활성 영역 내의 상기 제 1 방향의 상기 제1 핀 패턴들 사이에 배치되는 스트레서들을 더 포함하되,
    상기 측정 영역 내의 상기 제2핀 패턴들은 상기 스트레서들 없이 상기 제 1 방향으로 연장하는 반도체 소자.
  18. 제14 항에 있어서,
    상기 활성 영역은 칩 영역을 포함하되,
    상기 측정 영역은 상기 칩 영역을 정의하는 스크라이브 라인 영역 내에 배치된 반도체 소자.
  19. 제14 항에 있어서,
    상기 측정 영역은 78.5㎛2이상의 면적을 갖는 반도체 소자.
  20. 제14 항에 있어서,
    상기 제2 게이트 전극들은 상기 제1 방향으로 4㎛이하의 이격 거리 내에 배치된 반도체 소자.

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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980071048A (ko) * 1997-02-04 1998-10-26 빈센트비.인그라시아 웨이퍼와, 테스트 시스템 및 그 실행 방법과, 데이터프로세서 및 그 검사 방법
KR100238744B1 (ko) * 1989-12-01 2000-01-15 요트.게.아. 롤페즈 기판상에 집적된 테스트 시스템,동 테스트 시스템이 제공된 기판 및 동 테스트 시스템의 사용 방법
CN102543957A (zh) * 2011-01-04 2012-07-04 上海宏力半导体制造有限公司 Soi体接触mos晶体管的测试结构及测试方法
US20140203333A1 (en) * 2013-01-18 2014-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
KR20150101894A (ko) * 2014-02-27 2015-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet sram을 위한 구조물 및 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8729657B2 (en) * 2011-10-06 2014-05-20 Texas Instruments Incorporated MEMS device and method of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100238744B1 (ko) * 1989-12-01 2000-01-15 요트.게.아. 롤페즈 기판상에 집적된 테스트 시스템,동 테스트 시스템이 제공된 기판 및 동 테스트 시스템의 사용 방법
KR19980071048A (ko) * 1997-02-04 1998-10-26 빈센트비.인그라시아 웨이퍼와, 테스트 시스템 및 그 실행 방법과, 데이터프로세서 및 그 검사 방법
CN102543957A (zh) * 2011-01-04 2012-07-04 上海宏力半导体制造有限公司 Soi体接触mos晶体管的测试结构及测试方法
US20140203333A1 (en) * 2013-01-18 2014-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
KR20150101894A (ko) * 2014-02-27 2015-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet sram을 위한 구조물 및 방법

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