TW201717282A - 半導體元件及其製作方法 - Google Patents

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Abstract

本發明揭露一種製作半導體元件的方法。首先提供一基底，然後形成一第一軸心體、一第二軸心體、一第三軸心體以及一第四軸心體於基底上，該第一軸心體及該第二軸心體之間具有一第一間距，該第二軸心體及該第三軸心體之間具有一第二間距，該第三軸心體及該第四軸心體之間具有一第三間距，其中第一間距等於第三間距但不同於第二間距。接著於第一軸心體、第二軸心體、第三軸心體以及第四軸心體旁形成側壁子，並去除該第一間距及該第三間距內之側壁子。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件的方法，尤指一種利用側壁圖案轉移(sidewall image transfer, SIT)技術形成鰭狀結構的方法。
隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。然而，隨著場效電晶體(field effect transistors, FETs)元件尺寸持續地縮小，平面式(planar)場效電晶體元件的發展已面臨製程上之極限。非平面(non-planar)式場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件，具有立體結構可增加與閘極之間接觸面積，進而提升閘極對於通道區域的控制，儼然已取代平面式場效電晶體成為目前的主流發展趨勢。
現有鰭狀場效電晶體的製程是先將鰭狀結構形成於基底上，再將閘極形成於鰭狀結構上。鰭狀結構一般為蝕刻基底所形成的條狀鰭片，但在尺寸微縮的要求下，各鰭片寬度漸窄，而鰭片之間的間距也漸縮小。因此，其製程也面臨許多限制與挑戰，例如現有遮罩及微影蝕刻技術受限於微小尺寸的限制，無法準確定義鰭狀結構的位置而造成鰭片倒塌，或是無法準確控制蝕刻時間而導致過度蝕刻等問題，連帶影響鰭狀結構的作用效能。
本發明較佳實施例揭露一種製作半導體元件的方法。首先提供一基底，然後形成一第一軸心體、一第二軸心體、一第三軸心體以及一第四軸心體於基底上，該第一軸心體及該第二軸心體之間具有一第一間距，該第二軸心體及該第三軸心體之間具有一第二間距，該第三軸心體及該第四軸心體之間具有一第三間距，其中第一間距等於第三間距但不同於第二間距。接著於第一軸心體、第二軸心體、第三軸心體以及第四軸心體旁形成側壁子，並去除該第一間距及該第三間距內之側壁子。
本發明另一實施利揭露一種半導體元件，其包含一基底，一靜態隨機存取記憶體區定義於基底上以及一第一鰭狀結構、一第二鰭狀結構、一第三鰭狀結構以及一第四鰭狀結構設於基底上，其中第一鰭狀結構及第二鰭狀結構之間具有一第一開口，第二鰭狀結構及第三鰭狀結構之間設有單一一凸塊，第三鰭狀結構及第四鰭狀結構之間具有一第二開口。
本發明又一實施例揭露一種半導體元件，包含一基底，一邏輯區定義於基底上以及一第一鰭狀結構、一第二鰭狀結構、一第三鰭狀結構以及一第四鰭狀結構設於基底上，其中第一鰭狀結構及第二鰭狀結構之間具有一第一開口，第二鰭狀結構及第三鰭狀結構之間設有二凸塊，第三鰭狀結構及第四鰭狀結構之間具有一第二開口。
請參照第1圖，第1圖為本發明第一實施例製作一半導體元件之方法示意圖，其中第1圖的左半部分為第一實施例製作一半導體元件之流程示意圖，第1圖的右半部分則為對應左半部分之製程上視圖。如第1圖所示，首先提供一基底12，例如一矽基底，且基底12上定義有一靜態隨機存取記憶體(static random access memory, SRAM)區14，其可於後續製程中用來製作所需之SRAM元件。
然後進行步驟101，例如形成複數個軸心體(mandrel)16於基底12上。在本實施例中，製作軸心體16的方式可先全面性形成至少一材料層(圖未示)於基底12上，然後進行一圖案轉移製程，例如利用蝕刻去除部分材料層，以形成複數個圖案化材料層作為軸心體16於基底12上。其中軸心體16可選自由非晶矽(amorphous silicon)、多晶矽(polysilicon)、氧化矽以及氮化矽所構成的群組，但並不侷限於此。另外在本實施例中，軸心體16較佳具有相同寬度，且各軸心體16之間具有相同間距與線寬。
接著進行步驟102，形成側壁子18於各軸心體16旁，其中側壁子18可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組，但不侷限於此。需注意的是，一般形成於軸心體16旁的側壁子18較佳環繞整個軸心體16而非僅設於軸心體16的兩個側壁旁，然而為了凸顯後續利用側壁子18所進行的圖案轉移動作，本實施例僅繪示軸心體16左右側壁的側壁子18並省略設於軸心體16上下側壁的側壁子18。
隨後進行步驟103，先完全去除軸心體16，並利用留下的側壁子18為遮罩進行另一蝕刻製程，去除基底12上之另一材料層(圖未示)以形成第二階段的軸心體20、22、24、26、28、30。需注意的是，由於第二階段的軸心體20、22、24、26、28、30是由側壁子18的圖案轉移而成，因此軸心體20、22、24、26、28、30的數量、寬度以及軸心體20、22、24、26、28、30之間的間距等參數均等於先前側壁子18的參數。然後可選擇性去除側壁子18。
在本實施例中，第二階段所形成的軸心體20與軸心體22之間具有間距32，軸心體22與軸心體24之間具有間距34，軸心體24與軸心體26之間具有間距36，軸心體26與軸心體28之間具有間距38，軸心體28與軸心體30之間具有間距40，其中間距32的距離等於間距36與間距40的距離，間距34的距離等同間距38的距離，但間距32、36、40的距離不同於間距34、38的距離。
然後進行步驟104，於軸心體20、22、24、26、28、30旁形成側壁子42、44、46、48，包括於軸心體20兩側形成側壁子42，於軸心體22、24旁以及軸心體22與軸心體24之間形成側壁子44，於軸心體26、28旁以及軸心體26與軸心體28之間形成側壁子46以及於軸心體30兩側形成側壁子48。接著形成一圖案化遮罩50，例如一圖案化光阻並覆蓋軸心體20與軸心體22之間的側壁子42與側壁子44、軸心體24與軸心體26之間的側壁子44與側壁子46以及軸心體28與軸心體30之間的側壁子46與側壁子48。
之後進行步驟105，去除未被圖案化遮罩50所覆蓋的側壁子42、44、46、48，包括軸心體20旁的側壁子42、軸心體22與軸心體24之間的側壁子44、軸心體26與軸心體28之間的側壁子46以及軸心體30旁的側壁子48。值得注意的是，本實施例較佳以負顯影製程來進行去除側壁子42、44、46、48的動作，因此較佳在對圖案化遮罩50或光阻材料進行曝光後，再以有機顯影劑將未曝光的側壁子42、44、46、48去除，即可有效反轉成像，以達到更精細的解析度。
迨部分側壁子42、44、46、48以負顯影方式去除後，接著再去除軸心體20、22、24、26、28、30，將剩餘或原本被圖案化遮罩50所遮蔽的側壁子42、44、46、48圖案轉移至基底12內，並搭配進行一鰭狀結構切割製程，將原本環形的鰭狀結構切割為條狀，以形成所需的鰭狀結構52、54、56、58、60、62。
請繼續參照第2圖，第2圖為對應第1圖形成鰭狀結構後之剖面結構示意圖。如第2圖所示，本發明之半導體元件主要包含一基底12、一SRAM區14定義於基底12上以及複數個鰭狀結構52、54、56、58、60、62設於基底12上。其中鰭狀結構52、54、56、58、60、62之間具有相同間距與相同線寬，且鰭狀結構52、54、56、58、60、62之間是以開口與單一凸塊交錯設置的方式來配置。
舉例來說，本實施例的鰭狀結構52與鰭狀結構54之間具有一開口64，鰭狀結構54與鰭狀結構56之間設有單一一凸塊66，鰭狀結構56與鰭狀結構58之間具有一開口64，鰭狀結構58與鰭狀結構60之間設有單一一凸塊66，鰭狀結構60與鰭狀結構62之間具有一開口64，鰭狀結構62與另一相鄰的鰭狀結構(圖未示)之間設有單一一凸塊66。若與第1圖右半部分將側壁子42、44、46、48轉移成鰭狀結構52、54、56、58、60、62的配置對應來看，鰭狀結構52、54、56、58、60、62之間的開口64即為原本側壁子42、44、側壁子44、46與側壁子46、48之間所保留的間距，而凸塊66則為利用前述負顯影製程所去除側壁子42、44、46、48的相對位置，或第1圖右半部分最下方的虛線部分。
迨完成鰭狀結構52、54、56、58、60、62後可於鰭狀結構52、54、56、58、60、62周圍形成淺溝隔離(shallow trench isolation, STI)，並依據製程需求於鰭狀結構52、54、56、58、60、62上形成例如閘極結構以及源極/汲極區域等半導體電晶體元件。此外，本實施例雖較佳用於鰭狀結構的製作，但並不局限於此，又可應用於閘極線等其他相關半導體元件的製作，此實施例也屬本發明所涵蓋的範圍。
請參照第3圖，第3圖為本發明第二實施例製作一半導體元件之方法示意圖，其中第3圖的左半部分為第二實施例製作一半導體元件之流程示意圖，第3圖的右半部分則為對應左半部分之製程上視圖。如第3圖所示，首先提供一基底72，例如一矽基底，且基底72上定義有一邏輯區74，其可於後續製程中用來製作所需之邏輯元件或主動元件。
然後進行步驟201，例如形成複數個軸心體76於基底72上。在本實施例中，製作軸心體76的方式可先全面性形成至少一材料層(圖未示)於基底72上，然後進行一圖案轉移製程，例如利用蝕刻去除部分材料層，以形成複數個圖案化材料層作為軸心體76於基底72上。其中軸心體76可選自由非晶矽(amorphous silicon)、多晶矽(polysilicon)、氧化矽以及氮化矽所構成的群組，但並不侷限於此。另外在本實施例中，各軸心體76較佳具有相同寬度。
接著進行步驟202，形成側壁子78於各軸心體76旁，其中側壁子78可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組，但不侷限於此。如同前述實施例，一般形成於軸心體76旁的側壁子78較佳環繞整個軸心體76而非僅設於軸心體76的兩個側壁旁，然而為了凸顯後續利用側壁子78所進行的圖案轉移動作，本實施例僅繪示軸心體76左右側壁的側壁子78並省略設於軸心體76上下側壁的側壁子78。
隨後進行步驟203，先完全去除軸心體76，並利用留下的側壁子78為遮罩進行另一蝕刻製程，去除部分基底72上之另一材料層(圖未示)以形成第二階段的軸心體80、82、84、86。需注意的是，由於第二階段的軸心體80、82、84、86是由側壁子78的圖案轉移而成，因此軸心體80、82、84、86的數量、寬度以及軸心體80、82、84、86之間的間距寬度等參數均等於先前側壁子78的參數。然後可選擇性去除側壁子78。
在本實施例中，第二階段所形成的軸心體80與軸心體82之間具有間距88，軸心體82與軸心體84之間具有間距90，軸心體84與軸心體86之間具有間距92，且間距88的距離較佳等於間距92的距離但不同於間距90的距離。
然後進行步驟204，於軸心體80、82、84、86旁形成側壁子94、96、98、100，包括於軸心體80兩側形成側壁子94，於軸心體82兩側形成側壁子96，於軸心體84兩側形成側壁子98，以及於軸心體86兩側形成側壁子100。接著形成一圖案化遮罩102，例如一圖案化光阻並覆蓋軸心體80與軸心體82之間的側壁子94、96以及軸心體84與軸心體86之間的側壁子98、100。
之後進行步驟205，去除未被圖案化遮罩102所覆蓋的側壁子94、96、98、100，包括軸心體80旁的部分側壁子94、軸心體82旁的部分側壁子96、軸心體84旁的部分側壁子98以及軸心體86旁的部分側壁子100。如同前述第一實施例，本實施例較佳以負顯影製程來進行去除側壁子94、96、98、100的動作，因此較佳在對圖案化遮罩102或光阻材料進行曝光後，再以有機顯影劑將未曝光的側壁子94、96、98、100去除，即可有效反轉成像，以達到更精細的解析度。
迨部分側壁子94、96、98、100以負顯影方式去除後，接著再去除軸心體80、82、84、86，將剩餘或原本被圖案化遮罩102所遮蔽的側壁子94、96、98、100圖案轉移至基底72內，並搭配進行一鰭狀結構切割製程，將原本環形的鰭狀結構切割為條狀，以形成所需的鰭狀結構104、106、108、110。
請繼續參照第4圖，第4圖為對應第3圖形成鰭狀結構後之剖面結構示意圖。如第4圖所示，本發明之半導體元件主要包含一基底72、一邏輯區74定義於基底72上以及複數個鰭狀結構104、106、108、110設於基底72上。其中鰭狀結構104、106、108、110之間具有相同間距與相同線寬，且鰭狀結構104、106、108、110之間是以開口與兩個凸塊交錯設置的方式來配置。
更具體而言，本實施例的鰭狀結構104與鰭狀結構106之間具有一開口112，鰭狀結構106與鰭狀結構108之間設有二凸塊114，鰭狀結構108與鰭狀結構110之間具有一開口112，鰭狀結構110與另一相鄰之鰭狀結構(圖未示)之間設有二凸塊114(圖中僅顯示一凸塊)。若與第3圖右半部分將側壁子94、96、98、100轉移成鰭狀結構104、106、108、110的配置對應來看，鰭狀結構104、106、108、110之間的開口112即為原本側壁子94、96與側壁子98、100之間所保留的間距，而凸塊114則為利用前述負顯影製程所去除側壁子94、96、98、100的相對位置，或第3圖右半部分最下方的虛線部分。
如同前述實施例，迨完成鰭狀結構104、106、108、110後可於鰭狀結構104、106、108、110周圍形成淺溝隔離(STI)，並依據製程需求於鰭狀結構104、106、108、110上形成例如閘極結構以及源極/汲極區域等半導體電晶體元件。此外，本實施例雖較佳用於鰭狀結構的製作，但並不局限於此，又可應用於閘極線等其他相關半導體元件的製作，此實施例也屬本發明所涵蓋的範圍。
綜上所述，本發明主要揭露一種搭配側壁圖案轉移(SIT)技術於基底上形成不同鰭狀結構與凸塊的配置，其中鰭狀結構之間的配置可依據所製作的元件類型而具有不同態樣。依據本發明之第一實施例，若所完成的鰭狀結構是用來製作SRAM元件，則如第2圖中所示鰭狀結構之間是以開口與單一凸塊交錯設置的方式來配置。依據本發明第二實施例，若所完成的鰭狀結構是用來製作邏輯元件，則如第4圖中所示鰭狀結構之間是以開口與兩個凸塊交錯設置的方式來配置。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基底
14‧‧‧靜態隨機存取記憶體區
16‧‧‧軸心體
18‧‧‧側壁子
20‧‧‧軸心體
22‧‧‧軸心體
24‧‧‧軸心體
26‧‧‧軸心體
28‧‧‧軸心體
30‧‧‧軸心體
32‧‧‧間距
34‧‧‧間距
36‧‧‧間距
38‧‧‧間距
40‧‧‧間距
42‧‧‧側壁子
44‧‧‧側壁子
46‧‧‧側壁子
48‧‧‧側壁子
50‧‧‧圖案化遮罩
52‧‧‧鰭狀結構
54‧‧‧鰭狀結構
56‧‧‧鰭狀結構
58‧‧‧鰭狀結構
60‧‧‧鰭狀結構
62‧‧‧鰭狀結構
64‧‧‧開口
66‧‧‧凸塊
72‧‧‧基底
74‧‧‧邏輯區
76‧‧‧軸心體
78‧‧‧側壁子
80‧‧‧軸心體
82‧‧‧軸心體
84‧‧‧軸心體
86‧‧‧軸心體
88‧‧‧間距
90‧‧‧間距
92‧‧‧間距
94‧‧‧側壁子
96‧‧‧側壁子
98‧‧‧側壁子
100‧‧‧側壁子
102‧‧‧圖案化遮罩
104‧‧‧鰭狀結構
106‧‧‧鰭狀結構
108‧‧‧鰭狀結構
110‧‧‧鰭狀結構
112‧‧‧開口
114‧‧‧凸塊
101-105‧‧‧步驟
201-205‧‧‧步驟
第1圖為本發明第一實施例製作一半導體元件之方法示意圖。 第2圖為本發明第一實施例之一半導體元件之結構示意圖。 第3圖為本發明第二實施例製作一半導體元件之方法示意圖。 第4圖為本發明第二實施例之一半導體元件之結構示意圖。
12‧‧‧基底
52‧‧‧鰭狀結構
54‧‧‧鰭狀結構
56‧‧‧鰭狀結構
58‧‧‧鰭狀結構
60‧‧‧鰭狀結構
62‧‧‧鰭狀結構
64‧‧‧開口
66‧‧‧凸塊

Claims (9)

  1. 一種製作半導體元件的方法，包含：      提供一基底；      形成一第一軸心體、一第二軸心體、一第三軸心體以及一第四軸心體於該基底上，該第一軸心體及該第二軸心體之間具有一第一間距，該第二軸心體及該第三軸心體之間具有一第二間距，該第三軸心體及該第四軸心體之間具有一第三間距，其中該第一間距等於該第三間距但不同於該第二間距；      於該第一軸心體、該第二軸心體、該第三軸心體以及該第四軸心體旁形成側壁子；以及      去除該第一間距及該第三間距內之側壁子。
  2. 如申請專利範圍第1項所述之方法，其中形成側壁子之步驟包含：      形成一第一側壁子於該第一軸心體旁、一第二側壁子於該第二軸心體及該第三軸心體旁並同時位於該第二軸心體及該第三軸心體之間以及一第三側壁子於該第四軸心體旁。
  3. 如申請專利範圍第2項所述之方法，另包含：      形成一圖案化遮罩於該第一軸心體及該第二軸心體之間之該第一側壁子上、該第一軸心體及該第二軸心體之間之該第二側壁子上、該第三軸心體及該第四軸心體之間之該第二側壁子以上及該第三軸心體及該第四軸心體之間之該第三側壁子上；      去除未被該圖案化遮罩所遮蔽之部分該第一側壁子、部分該第二側壁子及部分該第三側壁子；      去除該第一軸心體、該第二軸心體、該第三軸心體及該第四軸心體；以及      將該第一軸心體及該第二軸心體之間之該第一側壁子的圖案、該第一軸心體及該第二軸心體之間之該第二側壁子的圖案、該第三軸心體及該第四軸心體之間之該第二側壁子的圖案以及該第三軸心體及該第四軸心體之間之該第三側壁子的圖案轉移至該基底。
  4. 如申請專利範圍第1項所述之方法，其中形成側壁子之步驟包含：      形成一第一側壁子於該第一軸心體旁、一第二側壁子於該第二軸心體旁、一第三側壁子於該第三軸心體旁以及一第四側壁子於該第四軸心體旁。
  5. 如申請專利範圍第4項所述之方法，另包含：      形成一圖案化遮罩於該第一軸心體及該第二軸心體之間之該第一側壁子上、該第一軸心體及該第二軸心體之間之該第二側壁子上、該第三軸心體及該第四軸心體之間之該第三側壁子以上及該第三軸心體及該第四軸心體之間之該第四側壁子上；      去除未被該圖案化遮罩所遮蔽之部分該第一側壁子、部分該第二側壁子、部分該第三側壁子及部分該第四側壁子；      去除該第一軸心體、該第二軸心體、該第三軸心體及該第四軸心體；以及      將該第一軸心體及該第二軸心體之間之該第一側壁子的圖案、該第一軸心體及該第二軸心體之間之該第二側壁子的圖案、該第三軸心體及該第四軸心體之間之該第三側壁子的圖案以及該第三軸心體及該第四軸心體之間之該第四側壁子的圖案轉移至該基底。
  6. 一種半導體元件，包含：      一基底，其上定義有一靜態隨機存取記憶體區；以及      一第一鰭狀結構、一第二鰭狀結構、一第三鰭狀結構以及一第四鰭狀結構設於該基底上，該第一鰭狀結構及該第二鰭狀結構之間具有一第一開口，該第二鰭狀結構及該第三鰭狀結構之間設有單一一凸塊，該第三鰭狀結構及該第四鰭狀結構之間具有一第二開口。
  7. 如申請專利範圍第6項所述之半導體元件，其中該第一鰭狀結構、該第二鰭狀結構、該第三鰭狀結構及該第四鰭狀結構之間具有相同線寬(pitch)。
  8. 一種半導體元件，包含：      一基底，其上定義有一邏輯區；以及      一第一鰭狀結構、一第二鰭狀結構、一第三鰭狀結構以及一第四鰭狀結構設於該基底上，該第一鰭狀結構及該第二鰭狀結構之間具有一第一開口，該第二鰭狀結構及該第三鰭狀結構之間設有二凸塊，該第三鰭狀結構及該第四鰭狀結構之間具有一第二開口。
  9. 如申請專利範圍第8項所述之半導體元件，其中該第一鰭狀結構、該第二鰭狀結構、該第三鰭狀結構及該第四鰭狀結構之間具有相同線寬。
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