TWI716567B - 製造用於半導體裝置之鰭狀結構之方法及半導體裝置 - Google Patents

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Abstract

一種製造用於包含鰭式場效電晶體之半導體裝置之鰭狀結構的方法，此方法包含：形成包含半導體基材和覆蓋半導體鰭狀結構的結構，此覆蓋半導體鰭狀結構經組織為至少第一組覆蓋半導體鰭狀結構和第二組覆蓋半導體鰭狀結構，其中第一組覆蓋半導體鰭狀結構的每一構件具有第一頂蓋，其具有第一蝕刻敏感度，且第二組覆蓋半導體鰭狀結構的每一構件具有第二頂蓋，其具有不同於第一蝕刻敏感度的第二蝕刻敏感度；以及從此結構移除第一組覆蓋半導體鰭狀結構的經選擇構件和第二組覆蓋半導體鰭狀結構的經選擇構件。

Description

製造用於半導體裝置之鰭狀結構之方 法及半導體裝置
本揭露是有關於一種製造用於半導體裝置之鰭狀結構的方法。
半導體積體電路(integrated circuit；IC)產業已經歷了快速增長。在積體電路的發展過程中，功能密度(functional density)(即每一晶片面積的內連接裝置(interconnected device)數量)普遍增加，而幾何尺寸(即可使用製程所創造的最小元件或接線)減少。此微縮(scaling down)處理提供好處，但也增加積體電路處理和製造的複雜度。
邏輯電路和嵌入式靜態隨機存取記憶體(Static Random Access Memory；SRAM)單元通常被整合至半導體裝置中，以增加功能密度。為滿足較高的靜態隨機存取記憶體密度需求，簡單地縮小半導體的特徵尺寸不再足夠。舉例而言，在製造較小幾何尺寸的半導體時，具有平坦電晶體的傳統靜態隨機存取記憶體單元結構的裝置效能被降低且具有較大的漏電流。為了滿足此挑戰，其中一種 技術使用具有一鰭狀結構或多鰭狀結構(例如鰭式場效電晶體(Fin Field Effect Transistor；Fin-FET))的三維電晶體。鰭狀結構被期待為盡可能地薄化，以改善短通道控制和減少面積。為了製造薄的鰭狀結構，其中一種技術為使用間隔物微影術。舉例而言，間隔物(spacer)被建立在心軸(mandrel)圖案的側壁上。在移除心軸圖案後，間隔物成為在形成鰭狀結構的過程中用於蝕刻矽基材的蝕刻遮罩。心軸圖案和間隔物的尺寸控制鰭狀結構的寬度和間距。嚴格控制心軸圖案和間隔物的關鍵尺寸(Critical Dimension；CD)均勻性為嵌入式鰭式場效電晶體靜態隨機存取記憶體的設計挑戰。
本揭露提出一種用於製造包含鰭式場效電晶體之半導體裝置之鰭狀結構的方法，此方法包含：形成包含半導體基材和覆蓋半導體鰭狀結構之結構，此些覆蓋半導體鰭狀結構經組織為至少第一組覆蓋半導體鰭狀結構和第二組覆蓋半導體鰭狀結構，其中第一組覆蓋半導體鰭狀結構的每一構件具有第一頂蓋，其具有第一蝕刻敏感度，且第二組覆蓋半導體鰭狀結構的每一構件具有第二頂蓋，其具有第二蝕刻敏感度，第二蝕刻敏感度不同於第一蝕刻敏感度；以及從結構移除消除之第一組覆蓋半導體鰭狀結構的經選擇構件和第二組覆蓋半導體鰭狀結構的經選擇構件。
本揭露另提出一種製造用於一半導體裝置之鰭狀結構之方法，此方法包含：建立包含半導體基材及多個覆 蓋半導體鰭狀結構之結構，此些覆蓋半導體鰭狀結構經組織為至少第一組覆蓋半導體鰭狀結構及第二組覆蓋半導體鰭狀結構，其中第一組覆蓋半導體鰭狀結構的每一構件具有第一頂蓋，其具有第一蝕刻敏感度，且第二組覆蓋半導體鰭狀結構的每一構件具有第二頂蓋，其具有不同於第一蝕刻敏感度的第二蝕刻敏感度；在第二組覆蓋半導體鰭狀結構之未經選擇構件上形成第一遮罩；使用適用於第二蝕刻敏感度之第二蝕刻劑來蝕刻第二組覆蓋半導體鰭狀結構之此些經選擇構件，以從第二組覆蓋半導體鰭狀結構之每一經選擇構件移除第二頂蓋並產生第二未覆蓋鰭狀結構；移除此些第一遮罩；在第一組之未經選擇構件上形成第二遮罩；使用適用於第一蝕刻敏感度之第一蝕刻劑來蝕刻第一組覆蓋半導體鰭狀結構之此些經選擇構件，以從第一組覆蓋半導體鰭狀結構之每一經選擇構件移除第一頂蓋並產生第一未覆蓋鰭狀結構；移除此些第二遮罩；以及從結構移除此些第一覆蓋鰭狀結構及此些第二未覆蓋鰭狀結構。
本揭露另提出一種半導體裝置，其包含多個鰭狀結構，此些鰭狀結構包含在多個對應的鰭式場效電晶體(Fin Field Effect Transistor；Fin-FET)中，其中在此些鰭狀結構中之第一組鰭狀結構為相互平行，在此些鰭狀結構中之至少一第二組鰭狀結構為共線的，且對於此些鰭狀結構而言，此些鰭狀結構之任一給定第一鰭狀結構及任一給定第二鰭狀結構分別具有第一鰭狀結構厚度及第二鰭狀結構 厚度，其中第一鰭狀結構厚度(T1)與第二鰭狀結構厚度(T2)的關係為(T1×80%)
Figure 106109383-A0305-02-0007-44
T2
Figure 106109383-A0305-02-0007-45
(T1×120%)。
100:方法
104、106、108、110、112、114:步驟
200:基材
202、302:虛線
204、304:第一心軸特徵
206、306:第一區域
208、308:第一間隔物
208’、216’、314”、324”:頂蓋
210、310:第二區域
212、312:第三區域
214:蝕刻終止材料層
216:蝕刻終止層(ESL)部分
216”:經暴露區域
217、343:參考方向
218:第二心軸特徵
220、316:第四區域
222、314、314’:第二間隔物
224A:心軸-定心對
224B:間隔物-定心對
226、320:第五區域
227、331、332:第六區域
228、318:第三間隔物
230、334:第七區域
232:第七區域
234:第八區域
236A、236B、336A、336B:初級結構
236A’、236B’、238A、238B、336A’、336B’:覆蓋半導體鰭狀結構
236A”、236B”、336A”、336B”:未經選擇構件
236A'''、236B'''、336A'''、336B''':經選擇構件
237、237'''、239、245、247、249、301、326、326”、330、333、333'''、341、345、347、352、354:中間結構
240、340、340’:淺溝槽隔離區域
242、246、342、346:硬遮罩
244、344:邊緣
248、348:邊緣
300:半導體基材
317:參考方向
322:第一蝕刻終止材料層
324、324’:第一蝕刻終止層部分
327:第二蝕刻終止材料層
328、328’:第二蝕刻終止層部分
338A、338B:半導體鰭狀結構
340、340’:淺溝槽隔離區域
400:半導體裝置
402:靜態隨機存取記憶體巨集
404:靜態隨機存取記憶體單元組
406、408:靜態隨機存取記憶體單元
410、412A、412B、413、414:鰭狀結構
415:虛擬參考線
418A~418F、420A~420F、PD1、PD2、PG1、PG2、PU1、PU2:電晶體
422A~422D、424A~424D:主動區域
426A~426D、428A~428D:導電結構
BL:位元線接觸點
BLB:互補的位元線接觸點
SN、SNB:儲存節點接觸點
Vss:地接觸點
VCC:電源接觸點
WL:字元線接觸點
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露的態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。此外，出於論述清晰之目的，可任意增加或減少各特徵之尺寸。為了更完整了解實施例及其優點，現參照結合所附圖式所做之下列描述，其中：〔圖1〕為根據本揭露之至少一個實施例之製造半導體裝置之鰭狀結構之方法的流程圖，此半導體裝置包含多個鰭式場效電晶體；〔圖2A〕至〔圖2S〕為根據本揭露之至少一個實施例之製造半導體裝置之鰭狀結構的過程中各階段的剖面圖，此半導體裝置包含多個鰭式場效電晶體；〔圖3A〕至〔圖3V〕為根據本揭露之至少一個實施例之製造包含之半導體裝置之鰭狀結構的過程中其他各階段的剖面圖，此半導體裝置包含多個鰭式場效電晶體；〔圖4A〕為根據本揭露之至少一個實施例之半導體裝置的方塊圖；以及〔圖4B〕為根據本揭露之至少一個實施例之〔圖4A〕之半導體裝置之一部分的分解視圖。
以下揭露提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述元件、材料、值、步驟、排列和類似者之特定實例以簡化本揭露。當然，實例僅為示例且並不意欲為限制性。可以預期其他元件、材料、值、步驟、排列或類似者。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包含以直接接觸形成第一特徵和第二特徵的實施例，且亦可包含在第一特徵與第二特徵之間形成額外特徵，以使得第一特徵和第二特徵可不處於直接接觸的實施例。另外，本揭露可在各實例中重複元件符號和/或字母。此重複出於簡明性和清晰之目的，且本身並不指示所論述之各實施例和/或配置之間的關係。
進一步地，為了方便描述，本文可使用空間相對性術語(例如「之下」、「下方」、「下部」、「上方」、「上部」和類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了各圖所繪示之定向外，空間相對性術語包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)，且因此可同樣解讀本文所使用之空間相對性描述詞。術語遮罩、光微影遮罩、光遮罩和主光罩用於指相同物項。
在各個實施例中，本揭露一般係關於使用間隔物技術以減少半導體裝置之鰭狀結構之鰭狀結構厚度的變化。包含鰭式場效電晶體之半導體裝置呈現鰭狀結構厚度之變化。在本揭露中，在半導體裝置中鰭狀結構厚度之變化減 少了最高約30%。進一步地，包含鰭式場效電晶體之半導體裝置呈現顯著小於約50%(例如，約20%)之鰭狀結構厚度之變化。因此，在本揭露中，針對任何兩個鰭狀結構而言，第一鰭狀結構之厚度將相對於第二鰭狀結構變化顯著小於約50%，例如，小於最高約20%。
在一些實施例中，遮罩技術(其相對邊緣對準的不準確度原本不可產生具有所要之鰭間距且同時呈現顯著小於約50%之鰭狀結構厚度的鰭狀結構)與不同蝕刻選擇性之交插的鰭狀結構頂蓋組合。實際上，使用不同蝕刻選擇性之交插之鰭狀結構頂蓋減少(若不消除)由遮罩技術之邊緣對準不準確度所引起的問題。
圖1為根據本揭露之至少一個實施例之製造半導體裝置之鰭狀結構之方法100的流程圖，此半導體裝置包含鰭式場效電晶體。在方法100之前、之間和之後可提供額外操作。
在圖1中，步驟104為形成結構，此結構包含半導體基材和多個覆蓋(capped)半導體鰭狀結構(例如圖2L之中間結構239和圖3P之中間結構341)。在一些實施例中，此些覆蓋半導體鰭狀結構被安排為至少第一組覆蓋半導體鰭狀結構和第二組覆蓋半導體鰭狀結構。第一組覆蓋半導體鰭狀結構的每一構件具有第一頂蓋，此第一頂蓋具有第一蝕刻敏感度ESCAP1。第二組覆蓋半導體鰭狀結構的每一構件具有第二頂蓋，此第二頂蓋具有第二蝕刻敏感度 ESCAP2，此第二蝕刻敏感度ESCAP2不同於第一蝕刻敏感度ESCAP1。流程從步驟104進行至步驟106。
在一些實施例中，步驟104對應於圖2A圖至圖2K，其中圖2K為步驟104之結果。在一些實施例中，步驟104對應於圖2A至圖2L，其中圖2L為步驟104之結果。在一些實施例中，步驟104對應於圖2A至圖2M，其中圖2M為步驟104之結果。
在一些實施例中，步驟104對應於圖3A至圖3N，其中圖3N為步驟104之結果。在一些實施例中，步驟104對應於圖3A至圖3O，其中圖3O為步驟104之結果。在一些實施例中，步驟104對應於圖3A至圖3P，其中圖3P為步驟104之結果。
步驟106為將第一組覆蓋半導體鰭狀結構之經選擇構件和第二組覆蓋半導體鰭狀結構之經選擇構件從結構消除。流程從步驟106進行至步驟108。
在一些實施例中，步驟106對應於圖2L至圖2S，其中圖2S為步驟106之結果。在一些實施例中，步驟106對應於圖2M至圖2S，其中圖2S為步驟106之結果。在一些實施例中，步驟106對應於圖2N至圖2S，其中圖2S為步驟106之結果。
在一些實施例中，步驟106對應於圖3O至圖3V，其中圖3V為步驟106之結果。在一些實施例中，步驟106對應於圖3P至圖3V，其中圖3V為步驟106之結果。在 一些實施例中，步驟106對應於圖3Q至圖3V，其中圖3V為步驟106之結果。
在一些實施例中，步驟106被實施為步驟110、112和114。步驟110為移除第二組覆蓋半導體鰭狀結構之經選擇構件的第二頂蓋以形成第二未覆蓋(uncapped)鰭狀結構。因此，第二組覆蓋半導體鰭狀結構被縮減至僅包含未經選擇構件。流程從步驟110進行至步驟112。
在一些實施例中，步驟110對應於圖2L至圖2O，其中圖2O為步驟110之結果。在一些實施例中，步驟110對應於圖2M至圖2O，其中圖2O為步驟110之結果。在一些實施例中，步驟110對應於圖2N至圖2O，其中圖2O為步驟110之結果。
在一些實施例中，步驟110對應於圖3O至圖3R，其中圖3R為步驟110之結果。在一些實施例中，步驟110對應於圖3P至圖3R，其中圖3R為步驟110之結果。在一些實施例中，步驟110對應於圖3Q至圖3R，其中圖3R為步驟110之結果。
步驟112為移除第一組覆蓋半導體鰭狀結構之經選擇構件的第一頂蓋以形成第一未覆蓋鰭狀結構。因此，第一組覆蓋半導體鰭狀結構被縮減至僅包含未經選擇構件。流程從步驟112進行至步驟114。
在一些實施例中，步驟112對應於圖2P至圖2Q，其中圖2Q為步驟112之結果。在一些實施例中，步驟112對應於圖3S至圖3T，其中圖3T為步驟112之結果。
步驟114為減少第一未覆蓋鰭狀結構和第二未覆蓋鰭狀結構的高度。因此，在一些實施例中，保留可忽略高度之剩餘鰭狀結構。在一些實施例中，不保留剩餘之第一組覆蓋半導體鰭狀結構和第二組覆蓋半導體鰭狀結構的經選擇構件。流程從步驟114進行至步驟108。
在一些實施例中，步驟114對應於圖2R至圖2S，其中圖2S為步驟114之結果。在一些實施例中，步驟114對應於圖3U至圖3V，其中圖3V為步驟114之結果。
步驟108為形成半導體裝置的剩餘部份(其包含鰭式場效電晶體)。在一些實施例中，步驟108包含至少佈植摻雜物(dopant)以形成井區(well)和通道、形成閘極電介層、形成輕微摻雜的源極/汲極區域、以及形成閘極堆疊。
圖2A至圖2S為根據本揭露之至少一個實施例之製造包含半導體裝置之鰭狀結構的過程中各階段的剖面圖，此半導體裝置包含多個鰭式場效電晶體。
在一些實施例中，圖2A至圖2K對應於圖1之步驟104，其中圖2K為步驟104的結果，且圖2L至圖2S對應於圖1之步驟106，其中圖2S為步驟106的結果。在一些實施例中，圖2A至圖2L對應於圖1之步驟104，其中圖2L為步驟104的結果，且圖2M至圖2S對應於圖1之步驟106，其中圖2S為步驟106的結果。在一些實施例中，圖2A至圖2M對應於圖1之步驟104，其中圖2M為步驟104之結果，且圖 2N至圖2S對應於圖1之步驟106，其中圖2S為步驟106的結果。
在圖2A中，第一心軸特徵204被建立在基材200上，其暴露出基材200的第一區域206。
在一些實施例中，基材200為矽，例如矽晶圓。在一些實施例中，基材200為非晶矽(amorphous silicon；a-Si)。基材200可藉由各種製程形成。在一些實施例中，基材200藉由一步驟(例如沉積)在另一基材上形成。在一些實施例中，其他材料(例如碳、鍺、鎵、砷、氮、銦、和/或磷等)包含在基材200中。在一些實施例中，基材200為塊狀基材(bulk substrate)或絕緣體上矽晶(ssmiconductor-on-insulator；SOI)基材。
在一些實施例中，由圖2A至圖2S之各製造階段所產生的鰭狀結構被結合至包含鰭式場效電晶體的半導體裝置中，其中至少一些鰭狀結構包含在靜態隨機存取記憶體單元中。在此些實施例中，虛線202代表在相鄰靜態隨機存取記憶體單元之間的邊界。
在一些實施例中，使用光微影製程將第一心軸特徵204建立在負光阻或正光阻材料層中。在一些實施例中，第一心軸特徵204為藉由在基材200上旋轉塗佈(spin-coating)負光阻層、軟烘烤光阻層和使用遮罩將光阻層曝光(例如，深紫外線(deep ultraviolet；DUV)光)建立。之後，使經曝光的光阻層經過曝光後烘烤(post-exposure baking；PEB)、顯影和硬烘烤，藉以 將光阻層的未曝光部分移除並將光阻層的曝光部分餘留在基材200上以作為第一心軸特徵204。在一些實施例中，第一心軸特徵204藉由在相似的光微影製程中正光阻材料層的未曝光部分建立。在一些實施例中，第一心軸特徵204在在平行於基材200之平面的參考方向217中均勻分佈。經圖案化的光阻層接著使用合適的製程(例如濕式剝離或電漿灰化(plasma ashing))來移除。在一些實施例中，蝕刻製程包含應用乾式蝕刻(或電漿蝕刻)以移除在經圖案化的光阻層之開口中的一或多個介電層。
在圖2B中，第一間隔物208被建立在基材200上且位於第一區域206的一些區域中。
第一間隔物208鄰接第一心軸特徵204的側壁且暴露基材200的第二區域210。第一間隔物208包含一或多種材料，其不同於建立第一心軸特徵204的材料。第一間隔物208具有蝕刻敏感度ES208。在一些實施例中，第一間隔物208包含介電材料，例如氮化鈦、氮化矽、氧化鈦或其他合適的材料。在一些實施例中，其他適用於第一間隔物208的材料包含但不限於多晶矽(poly-silicon)、氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、氧化鈦(TiO2)、四乙氧基矽烷(tetraethylorthosilicate；TEOS)、含氮之氧化物、氮氧化物、非導電材料、高介電常數材料(K值大於5)或上述組合。在一些實施例中，第一間隔物208藉由各種製程(包含沉積製程和蝕刻製程)所建立。在一些實施例中，沉積製程包含化學氣相沉積 (chemical vapor deposition；CVD)製程、物理氣相沉積(physical vapor deposition；PVD)製程或其他合適的製程。在一些實施例中，第一間隔物208藉由使用包含六氯二矽烷(hexachlorodisilane；HCD或Si2Cl6)、二氯矽烷(dichlorosilane；DCS或SiH2Cl2)、雙(叔丁基氨基)矽烷(bis(tertiarybutylamino)silane；BTBAS或C8H22N2Si)和/或二矽烷(disilane；DS或Si2H6)之化學試劑的化學氣相沉積製程來建立。在一些實施例中，第一間隔物208為藉由熱氧化所形成的氧化矽。在一些實施例中，第一間隔物208為藉由化學氣相沉積製程所形成的氮化矽(SiN)。
在圖2C中，第一心軸特徵204被移除，其暴露出基材200的第三區域212。
第三區域212大於第二區域210。在一些實施例中，第一心軸特徵204藉由經調整為移除建立第一心軸特徵204的材料之蝕刻製程來移除，但第一間隔物208不被移除。在一些實施例中，蝕刻製程為濕式蝕刻、乾式蝕刻或上述組合。第一間隔物208在後續的蝕刻製程中作為硬遮罩。
在圖2D中，蝕刻終止(etch stop)材料層214被沉積在第一間隔物208和基材200的第三區域212上。
在一些實施例中，蝕刻終止材料層214由氮化矽形成，例如使用低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)。在一些實施例中，蝕刻終止材料層214藉由對矽進行熱氮化(thermal nitridation of silicon)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、電漿陽極氮化(plasma anodic nitridation)或其他合適的製程形成。在一些實施例中，蝕刻終止材料層214包含多重材料層，以增加製程的彈性。在一些實施例中，蝕刻終止材料層層214包含在第一間隔物208和基材200的第三區域212上沉積的第一氧化物層、在第一氧化物層上沉積的氮化矽層和在氮化矽層上沉積的第二氧化矽層。在一些實施例中，包含蝕刻終止材料層214的一或多個層藉由熱氧化、化學氣相沉積製程、電漿輔助化學氣相沉積和/或原子層沉積(atomic layer deposition；ALD)形成。
在圖2E中，蝕刻終止材料層214的一部分被移除，其使蝕刻終止層(etch stop layer；ESL)部分216留在基材200上。
蝕刻終止層部分216鄰接第一間隔物208的側壁。蝕刻終止層部分216具有蝕刻敏感度ES216，且蝕刻敏感度ES216不同於蝕刻敏感度ES208。在一些實施例中，蝕刻敏感度ES216大於或等於蝕刻敏感度ES208。在一些實施例中，蝕刻敏感度ES208大於或等於蝕刻敏感度ES216。在一些實施例中，蝕刻終止材料層214的部份使用化學機械研磨(chemical mechanical polishing；CMP)移除。在一些實施例中，化學機械研磨產生近似於平面的表面。在一些實施例中，第一間隔物208與蝕刻終止層部分216在參考 方向217上的寬度大致或近乎完全相同。蝕刻終止層部分216在後續的蝕刻製程期間作為硬遮罩。
在圖2F中，第二心軸特徵218被建立在第一間隔物208和蝕刻終止層部分的區域上，藉以暴露第一間隔物208和蝕刻終止層部分216的第四區域220。
在一些實施例中，第一間隔物和蝕刻終止層部分相互交插成連續的成對，且第二心軸特徵218被定心於此些成對(心軸-定心對224A)中的交替成對224A上。在一些實施例中，第二心軸特徵218以類似於建立第一心軸特徵204的方式來建立。
在圖2G中，第二間隔物222被建立在第一間隔物208和蝕刻終止層部分216上之第四區域220的一些區域中。
第二間隔物222鄰接第二心軸特徵218的側壁，其暴露出第一間隔物和蝕刻終止層部分之第五區域226。在一些實施例中，第二間隔物222以類似於建立第一間隔物208的方式來建立。在一些實施例中，心軸-定心對224A重疊於此些成對中的其他成對224B(間隔物-定心對224B)，使得給定心軸-定心對224A的第一間隔物208亦為第一間隔物-定心對224B的構件，且使得給定心軸-定心對224A的蝕刻終止層部分216亦為第二間隔物-定心對224B的構件。因此，第二間隔物222的寬度被設定，使得第二間隔物222被定心於對應的間隔物-定心對224B上。
在圖2H中，第二心軸特徵218被移除，其暴露出第一間隔物208和蝕刻終止層部分216的第六區域227。
在一些實施例中，第二心軸特徵218藉由經調節為移除建立第二心軸特徵218的材料的蝕刻製程來移除，而非第二間隔物222。在一些實施例中，蝕刻製程為濕式蝕刻、乾式蝕刻或其組合。
在圖2I中，第三間隔物228被建立在第一間隔物208和蝕刻終止層部分216之第六區域227的一些區域上，其暴露出第一間隔物208和蝕刻終止層部分216的第七區域230。
第三間隔物228鄰接第二間隔物222的側壁。在一些實施例中，第三間隔物228和第二間隔物222以類似於建立第一間隔物208和第二間隔物222的方式來建立。第三間隔物228具有蝕刻敏感度ES228，且蝕刻敏感度ES228不同於蝕刻敏感度ES208和蝕刻敏感度ES216。在一些實施例中，蝕刻敏感度ES228大於或等於1.5倍的蝕刻敏感度ES208，且ES228大於或等於1.5倍的蝕刻敏感度ES216。在一些實施例中，蝕刻敏感度ES208大於或等於1.5倍的蝕刻敏感度ES228，且蝕刻敏感度ES216大於或等於1.5倍的蝕刻敏感度ES228。
在圖2J中，第二間隔物222被移除，其暴露出第一間隔物208蝕刻終止層部分216的第七區域232，且中間結構237因而產生。
在一些實施例中，第二間隔物222藉由蝕刻移除。在一些實施例中，蝕刻製程為濕式蝕刻、乾式蝕刻或其組合。
在圖2K中，第一間隔物208和蝕刻終止層部分216之經暴露的第七區域232和位於其下方之基材200的其中一層被移除，其暴露出基材200的第八區域234，且中間結構237'''因而產生。
中間結構237'''包含覆蓋半導體鰭狀結構236A’和236B’的初級結構236A和236B。初級結構指尚未完成或尚未完全顯影的結構。在此處，因為第三間隔物228存在，故結構236A和236B被稱為初級結構。在一些實施例中，第一間隔物208和蝕刻終止層部分216之經暴露的第七區域232和位於其下方之基材200的其中一層在多重步驟蝕刻製程中被移除。在一些實施例中，多重步驟蝕刻製程包含至少三個步驟。在第一步驟中，使用適用於具有第一蝕刻敏感度ES208之第一間隔物208的第一蝕刻劑來蝕刻中間結構237，且中間結構237’(未圖示)因而產生。在第二步驟中，使用適用於具有第二蝕刻敏感度ES216之蝕刻終止層部分216的第二蝕刻劑來蝕刻中間結構237’，且中間結構237”(未圖示)因而產生。在第三步驟中，使用適用於具有蝕刻敏感度ES200之基材200的第四蝕刻劑來蝕刻中間結構237”，且中間結構237'''因而產生。在一些實施例中，第四蝕刻劑包含選擇性濕式蝕刻或選擇性乾式蝕刻。在一些實施例中，第三步驟為濕式蝕刻，其使用包含氫氧化四甲基 銨(tetramethylammonium hydroxide；TMAH)、氫氟酸/硝酸/乙酸/鹽酸(HF/HNO3/CH3COOH/HCl)溶液或其他合適溶液的蝕刻溶液。在一些實施例中，第三步驟為乾式蝕刻製程，例如使用氯基(chlorine-based)化學製品的偏壓電漿蝕刻製程(biased plasrma etching process)。在一些實施例中，其他乾式蝕刻劑氣體包含四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)和氦氣(He)。在一些實施例中，第一蝕刻步驟和第二蝕刻步驟的順序可顛倒。在一些實施例中，第一蝕刻步驟和第二蝕刻步驟的每一者蝕刻基材200，因此消除對第三蝕刻步驟的需求。
在圖2L中，第三間隔物228被移除，藉以形成多個覆蓋半導體鰭狀結構236A’和236B’，且中間結構239因而產生。
中間結構239為包含半導體基材(即基材200)和多個覆蓋半導體鰭狀結構(即覆蓋半導體鰭狀結構236A’和236B’)之結構的實例。覆蓋鰭狀結構236A’包含被頂蓋208’覆蓋的半導體鰭狀結構238A，頂蓋208’為第一間隔物208的剩餘部分。頂蓋208’具有蝕刻敏感度ES208’，且蝕刻敏感度ES208’等於蝕刻敏感度ES208。覆蓋鰭狀結構236B’包含被頂蓋216’覆蓋的半導體鰭狀結構238B，且頂蓋216’為蝕刻終止層部分216之剩餘部分。頂蓋216’具有蝕刻敏感度ES216’，且蝕刻敏感度ES216’等於蝕刻敏感度ES216。在一些實施例中，第三間隔物228藉由蝕刻移除。在一些實施例中，第三間隔物228使用適用於具有第三蝕刻 敏感度ES228之第三間隔物228的第三蝕刻劑來蝕刻。在一些實施例中，蝕刻製程為濕式蝕刻、乾式蝕刻或其組合。在一些實施例中，四種蝕刻劑(即第一蝕刻劑、第二蝕刻劑、第三蝕刻劑和第四蝕刻劑)選自由氫氟酸、硝酸、硫酸(H2SO4)和氫氧化銨(NH4OH)所組成的群組，其中決定何種蝕刻劑以作為第一蝕刻劑、第二蝕刻劑、第三蝕刻劑和第四蝕刻劑取決於待蝕刻的材料。在一些實施例中，蝕刻可使用感應耦合電漿(inductively coupled plasma；ICP)蝕刻、反應性離子蝕刻(reactive-ion etching；RIE)或其他蝕刻製程來實施，蝕刻製程可部分藉由調節輸入氣體(例如四氟化碳、氬氣(Ar)、氧氣(O2)、氯氣(Cl2)、三氟碘甲烷(CF3I)、氨氣(NH3)或其他合適的氣體)來控制。
在圖2M中，淺溝槽隔離(shallow trench isolation；STI)區域240在基材200的第八區域234中形成。淺溝槽隔離區域240鄰接覆蓋半導體鰭狀結構236A’和236B’的側壁。
在一些實施例中，襯層氧化物(liner oxide)在基材200的第八區域234中形成，且接著加上襯層氧化物後的第八區域234由介電材料填充。在一些實施例中，襯層氧化物為熱氧化物，例如具有在約20埃(Å)至約500埃之間之厚度。在一些實施例中，襯層氧化物使用臨場蒸氣產生(in-situ steam generation；ISSG)製程形成。在一些實施例中，襯層氧化物使用用以形成保形(conformal)氧 化物層的沉積技術形成，例如選擇性區域化學氣相沉積(selective area chemical vapor deposition；SACVD)。在一些實施例中，填充加上襯層氧化物後之第八區域234的介電材料(在後文中為第八區域介電材料)為氧化矽。在一些實施例中，第八區域介電材料為氮化矽(SiN)或或碳化矽(SiC)。在一些實施例中，第八區域介電材料使用高深寬比製程(high aspect-ratio process；HARP)形成。在一些實施例中，高深寬比製程的氣體包含四乙氧基矽烷和臭氧(O3)。
在一些實施例中，基材200的第八區域234由隔離介電層填充。隔離介電層包含氧化矽、氮化矽、氮氧化矽、其他合適材料或上述組合。在一些實施例中，隔離介電層具有多層結構。在一些實施例中，隔離介電層藉由化學氣相沉積、原子層沉積或其他合適技術沉積。在一些實施例中，接著進行化學機械研磨以移除隔離介電層的過量部分並由此暴露對應覆蓋半導體鰭狀結構236A’和236B’的頂蓋208’和216’。在一些實施例中，化學機械研磨提供近似於平面的表面。
在到達圖2M的階段後，在隨後圖2N至圖2S的階段中，覆蓋半導體鰭狀結構236B’的經選擇構件(例如圖2N的經選擇構件236B''')和覆蓋半導體鰭狀結構236A’的經選擇構件(例如圖2P的經選擇構件236A''')將被移除，而覆蓋半導體鰭狀結構236B’的未經選擇構件(例如圖2N的未經選擇構件236B”)和覆蓋半導體鰭狀結構236A’ 的未經選擇構件(例如圖2P的未經選擇構件236A”)將留下。
在圖2N中，硬遮罩242被形成，使得覆蓋半導體鰭狀結構236B’的未經選擇構件236B”和與未經選擇構件236B”相鄰的覆蓋半導體鰭狀結構236A’(在後文中為相鄰覆蓋半導體鰭狀結構236A’)被硬遮罩242覆蓋，且中間結構245因而產生。
在中間結構245中，覆蓋半導體鰭狀結構236B’的經選擇構件236B'''、覆蓋半導體鰭狀結構236A’中的相鄰覆蓋半導體鰭狀結構236A’和淺溝槽隔離區域240的一些區域被暴露出。在一些實施例中，硬遮罩242為已經過圖案化之光阻層的剩餘部分。在一些實施例中，蝕刻終止材料層214使用旋塗製程和軟烘烤製程形成。在一些實施例中，使用遮罩將光阻層暴露至輻射中。經暴露的光阻層使用暴露後烘烤(post-exposure baking；PEB)、顯影和硬烘烤來顯影，藉以形成經圖案化之光阻層。在一些實施例中，使用適當的製程(諸如濕剝離或電漿灰化)來移除經圖案化之光阻層的經選擇部分。
在圖2O中，中間結構245使用適用於具有蝕刻敏感度ES216’之頂蓋216’的第五蝕刻劑來蝕刻。
淺溝槽隔離區域240和覆蓋半導體鰭狀結構236A’的頂蓋208’不受第五蝕刻劑影響。在一些實施例中，淺溝槽隔離區域240和覆蓋半導體鰭狀結構236A’之頂蓋208’實質上不受第五蝕刻劑影響。儘管淺溝槽隔離區域240 的一些部分和/或覆蓋半導體鰭狀結構236A’之頂蓋208’的一些部分可由第五蝕刻劑移除，然而對應移除的部分被認為不明顯，因淺溝槽隔離區域240的充分部分和/或覆蓋半導體鰭狀結構236A’之頂蓋208’的充分部分被保留，使得淺溝槽隔離區域240和/或覆蓋半導體鰭狀結構236A’保護對應的下層結構不受第五蝕刻劑影響。因此，淺溝槽隔離區域240和覆蓋半導體鰭狀結構236A’的頂蓋208’被認為實質上不受第五蝕刻劑影響。
在一些實施例中，相對於第五蝕刻劑ET5，覆蓋半導體鰭狀結構236B’之經選擇構件236B'''之頂蓋216’的蝕刻敏感度ES216’(ES216’ET5)至少為淺溝槽隔離區域240的蝕刻敏感度ES240(ES240ET5)的1.6倍，即ES216’ET5大於或等於ES240ET5的1.6倍，且頂蓋216’的蝕刻敏感度ES216’至少為覆蓋半導體鰭狀結構236A’之頂蓋208’之蝕刻敏感度ES208’(ES208’ET5)的1.6倍，即蝕刻敏感度ES216’ET5大於或等於ES208’ET5蝕刻敏感度的1.6倍。因此，覆蓋半導體鰭狀結構236B’之經選擇構件236B'''的頂蓋216’被移除，且半導體鰭狀結構238B的暴露區域216”被留下。也因此，第二組覆蓋半導體鰭狀結構236B’的數量被減少至僅包含未經選擇構件236B”。在一些實施例中，在圖2O圖的說明中使用的第五蝕刻劑與在圖2K的說明中使用的第二蝕刻劑相同。在一些實施例中，蝕刻製程包含應用乾式蝕刻(或電漿蝕刻)以移除覆蓋半導體鰭狀結構236B’之經選擇構件236B'''的頂蓋216’。在一些實施例 中，蝕刻製程包含使用氫氟酸溶液施加濕式蝕刻以移除覆蓋半導體鰭狀結構236B’之經選擇構件236B'''的頂蓋216’。
此外，在圖2O中，硬遮罩242在中間結構245暴露至第五蝕刻劑後被移除。在一些實施例中，硬遮罩242使用合適的製程(例如濕剝離或電漿灰化)移除。
硬遮罩242的跨距延伸至覆蓋相鄰覆蓋半導體鰭狀結構236A’，以確保硬遮罩242完全覆蓋住覆蓋半導體鰭狀結構236B’的未經選擇構件236B”。實際上，近波長和次波長光微影使覆蓋半導體鰭狀結構236A’和236B’能被相互緊密設置(在參考方向217上)，使得遮罩對準製程的容忍度(準確度變化量)大到不可接受。據此，若吾人試圖限制硬遮罩242的跨距至僅覆蓋住覆蓋半導體鰭狀結構236B’的未經選擇構件236B”，則遮罩對準製程的容忍度將造成硬遮罩242的邊緣未對準，使得一些未經選擇構件236B”不被完全覆蓋。即使在關於相鄰覆蓋半導體鰭狀結構236A’之未對準的說明中(如下文所述)，此未對準由在圖2N中的邊緣244標示出。此未對準會造成部分被覆蓋的未經選擇構件236B”被部分蝕刻，其會導致未經選擇構件236B”之厚度TSi的變化的非必要增加。
反之，藉由延伸硬遮罩242的跨距，不僅未經選擇構件236B”被覆蓋，且相鄰覆蓋半導體鰭狀結構236A’亦被覆蓋，且接著相鄰覆蓋半導體鰭狀結構236A’與硬遮罩242的邊緣對準，使得僅相鄰覆蓋半導體鰭狀結構236A’遭受與硬遮罩242之邊緣244的未對準。相似於全部 覆蓋半導體鰭狀結構236A’的頂蓋208’，因為相鄰覆蓋半導體鰭狀結構236A’的頂蓋208’不受第五蝕刻劑影響，未對準不會造成部分未經覆蓋之相鄰半導體鰭狀結構236A’的非必要蝕刻。在一些實施例中，相鄰覆蓋半導體鰭狀結構236A’的頂蓋208’實質上不受第五蝕刻劑影響。作為有利結果，未經選擇構件236B”之厚度TSi的變化被減少。
在圖2P中，硬遮罩246被形成，且中間結構247因而產生。
在中間結構247中，覆蓋半導體鰭狀結構236A’的未經選擇構件236A”、鄰近未經選擇構件236A”的覆蓋半導體鰭狀結構236B’(在後文中為相鄰覆蓋半導體鰭狀結構236B’)和鄰近未經選擇構件236A”之半導體鰭狀結構238B(在後文中為相鄰鰭狀結構238B)的暴露區域216”的一些部分被硬遮罩246覆蓋。且，在中間結構247中，覆蓋半導體鰭狀結構236A’的經選擇構件236A'''、覆蓋半導體鰭狀結構236B’的一些部分和淺溝槽隔離區域240的一些區域被暴露出。在一些實施例中，硬遮罩246以相似於形成硬遮罩242的方式形成。
在圖2Q中，中間結構247使用適用於具有蝕刻敏感度ES208’之頂蓋208’的第六蝕刻劑來蝕刻。
淺溝槽隔離區域240和覆蓋半導體鰭狀結構236B’之頂蓋216’不受第六蝕刻劑影響。在一些實施例中，淺溝槽隔離區域240和覆蓋半導體鰭狀結構236B’的頂蓋216’實質上不受第六蝕刻劑影響。有關第六蝕刻劑之「實 質上不受影響」被理解為相似於有關第五蝕刻劑之「實質上不受影響」如何被理解(如上文所述)。儘管淺溝槽隔離區域240的一些部分和/或覆蓋半導體鰭狀結構236B’之頂蓋216’的一些部分可藉由第六蝕刻劑移除，但對應移除的部分被認為不明顯，因為淺溝槽隔離區域240的充分部分和/或覆蓋半導體鰭狀結構236B’之頂蓋216’的充分部分留下，使得淺溝槽隔離區域240和/或頂蓋216’保護對應下層結構不受第六蝕刻劑影響。因此，淺溝槽隔離區域240和覆蓋半導體鰭狀結構236B’的頂蓋216’被認為實質上不受第六蝕刻劑影響。有關其他蝕刻劑之術語「實質上不受影響」的額外使用方式接續且應被相似地理解。
在一些實施例中，相對於第六蝕刻劑ET6，覆蓋半導體鰭狀結構236A’之經選擇構件236A'''之頂蓋208’的蝕刻敏感度ES208’(ES208’ET6)為至少為淺溝槽隔離區域240之蝕刻敏感度ES240(ES240ET6)之的1.6倍，即ES208’ET6大於或等於ES240ET6的1.6倍，且頂蓋208’的蝕刻敏感度ES208’至少為覆蓋半導體鰭狀結構236B’之頂蓋216’的蝕刻敏感度ES216’(ES216’ET6)的1.6倍，即ES208’ET6大於或等於ES240ET6的1.6倍。因此，覆蓋半導體鰭狀結構236A’之經選擇構件236A'''的頂蓋208’被移除，其將經暴露區域208”留在半導體鰭狀結構238A上。也因此，第一組覆蓋半導體鰭狀結構236A’的數量被減少至僅包含未經選擇構件236A”。此外，在圖2Q中，硬遮罩246在中間結構247暴露至第六蝕刻劑後被移除，且中間結構 249因而產生。在一些實施例中，用於圖2Q的說明中使用的第六蝕刻劑與用於圖2K的說明中使用的第一蝕刻劑相同。在一些實施例中，以相似於蝕刻中間結構245之方式來蝕刻中間結構247，但使用適用於具有蝕刻選擇度ES208’之頂蓋208’的蝕刻劑。
相似於硬遮罩242，硬遮罩246的跨距延伸至覆蓋相鄰覆蓋半導體鰭狀結構236B’，以確保硬遮罩246完全覆蓋住覆蓋半導體鰭狀結構236A’的未經選擇構件236A”。相似於所有覆蓋半導體鰭狀結構236B’的頂蓋216’，因為相鄰覆蓋半導體鰭狀結構236B’的頂蓋216’不受第六蝕刻劑影響，未對準248不會導致部分未經覆蓋之相鄰覆蓋半導體鰭狀結構236B’的非必要蝕刻。在一些實施例中，相鄰覆蓋半導體鰭狀結構236B’的頂蓋216’實質上不受第六蝕刻劑影響。作為有利結果，未經選擇構件236A”之厚度TSi的變化被減少。
在圖2R中，中間結構249被暴露至第七蝕刻劑，此第七蝕刻劑適用於暴露在對應區域208”和216”中的半導體鰭狀結構238A和238B。因此，在對應區域208”和216”中之半導體鰭狀結構238A和238B的高度被減少。
在一些實施例中，藉由進行溝槽蝕刻來減少在對應區域208”和216”中之半導體鰭狀結構238A和238B的高度，以蝕刻半導體鰭狀結構238A和238B的暴露部分。在一些實施例中，用於圖2R之說明中的第七蝕刻劑與用於圖2K之說明中的第四蝕刻劑相同。在一些實施例中，在對 應區域208”和216”中之半導體鰭狀結構238A和238B的高度被減少，使得在對應區域208”和216”中之半導體鰭狀結構238A和238B的高度與基材200的高度大致相同。
在圖2S中，淺溝槽隔離區域240被移除。
在一些實施例中，使用濕浸潤(wet dip)來移除淺溝槽隔離區域240。在一些實施例中，濕浸潤為經稀釋的氫氟酸溶液。在一些實施例中，使用乾式蝕刻來移除淺溝槽隔離區域240。
在一些實施例中，圖2S之單元邊界202的左側部分代表包含兩個初級鰭狀結構之(thin file transistor；TFT)的單元；圖2S之單元邊界202的右側部分表示包含一個鰭狀結構之初級薄膜電晶體的單元。在此處，因為僅有待形成之薄膜電晶體的鰭狀結構238A和238B存在於圖2S中，故包含兩個鰭狀結構的薄膜電晶體和包含一個鰭狀結構的薄膜電晶體被稱為初級薄膜電晶體。在一些實施例中，提供包含其他鰭狀結構個數的薄膜電晶體。
圖3A至圖3V為根據本揭露之至少一個實施例之製造包含鰭式場效電晶體之半導體裝置之鰭狀結構的過程中其他各階段的剖面圖，此半導體裝置包含多個鰭式場效電晶體。
相較於與圖2A至圖2S之使用兩個心軸(第一個心軸繪示於圖2A中，而第二個心軸繪示於圖2F)，圖3A至圖3V使用一個心軸(繪示於圖3A中，如下文所述)。
在一些實施例中，圖3A至圖3N對應於圖1的步驟104，其中圖3N為步驟104的結果，且圖3O至圖3V對應於圖1的步驟106，其中圖3V為步驟106的結果。在一些實施例中，圖3A至圖3O對應於圖1的步驟104，其中圖3O為步驟104的結果，且圖3P至圖3V對應於圖1的步驟106，其中圖3V為步驟106的結果。在一些實施例中，圖3A至圖3P對應於圖1的步驟104，其中圖3P為步驟104的結果，且圖3Q至圖3V對應於圖1的步驟106，其中圖3V為步驟106為結果。
在圖3A中，第一心軸特徵304被建立在半導體基材300上，且中間結構301因而產生。在一些實施例中，基材300以相似於形成基材200的方式來形成。
在中間結構301中，基材300的第一區域306被暴露。在一些實施例中，第一心軸特徵304以相似於建立圖2A之第一心軸特徵204和圖2F之第二心軸特徵218的方式來建立。在一些實施例中，由圖3A至圖3V之這製造階段所產生的鰭狀結構被結合至包含鰭式場效電晶體的半導體裝置中，其中至少一些鰭狀結構包含在靜態隨機存取記憶體單元中。在此些實施例中，虛線302代表在相鄰靜態隨機存取記憶體單元之間的邊界。
在一些實施例中，第一心軸特徵304為間隔物但不為心軸。在一些實施例中，間隔物由三個初始階段得到。在第一初始階段中，初始心軸被建立基材300上且在心軸區域中，此心軸區域對應於間隔物之間的區域(例如以相 似於建立圖2A之第一心軸特徵204和圖2F之第二心軸特徵218的方式建立)。在第二初始階段中，間隔物被建立在基材300的部分上(例如，以相似於建立圖2B之第一間隔物208、圖2G之第二間隔物222和圖2I之第三間隔物228的方式建立)，使得間隔物鄰接初始心軸的側壁。在第三初始階段中，初始心軸被移除(例如以相似於移除圖2C之第一心軸特徵204和圖2H之第二心軸特徵218的方式移除)。
在圖3B中，第一間隔物308被建立在基材300上且位於第一區域306的一些區域中，其暴露出基材300的第二區域310。
第一間隔物308鄰接第一心軸特徵304的側壁。在一些實施例中，第一間隔物308以相似於建立圖2B之第一間隔物208、圖2G之第二間隔物222和圖2I之第三間隔物228之方式來建立。在圖3C中，第一心軸特徵304被移除，其暴露出基材300的第三區域312。在一些實施例中，第一心軸特徵304以相似於移除圖2C之第一心軸特徵204和圖2H之第二心軸特徵218的方式來移除。
在圖3D圖，第二間隔物314被建立在基材300上且位於第三區域312的一些區域中。
第二間隔物314鄰接第一間隔物308的側壁。第二間隔物314具有蝕刻敏感度ES314。在一些實施例中，第二間隔物314以相似於建立第一間隔物308的方式來建立。
在圖3E中，第一間隔物308被移除，其暴露出基材300的第四區域316。
在一些實施例中，第一間隔物308藉由蝕刻來移除。在一些實施例中，蝕刻製程為濕式蝕刻、乾式蝕刻或其組合。
在圖3F中，第三間隔物318被建立在基材300上且位於第四區域316的一些區域中，其暴露出基材300的第五區域320。
第三間隔物318鄰接第二間隔物314之側壁。第三間隔物318具有蝕刻敏感度，ES318，其中蝕刻敏感度ES318不同於蝕刻敏感度ES314。在一些實施例中，第三間隔物318以類似於構建第一間隔物308之方式來構建。
在圖3G中，第一蝕刻終止材料層322被沉積在第二間隔物314上且位於基材300的第五區域320中。
在一些實施例中，第一蝕刻終止材料層322以相似於形成圖2D之蝕刻終止材料層214的方式來形成。
在圖3H中，第一蝕刻終止材料層322的一部分被移除，其將第一蝕刻終止層部分324保留在基材300上，且中間結構326因而產生。
第一蝕刻終止層部分324鄰接第三間隔物318的側壁。第一蝕刻終止層部分324具有蝕刻敏感度ES324，且蝕刻敏感度ES324不同於蝕刻敏感度ES314和蝕刻敏感度ES318。在一些實施例中，，第二間隔物314與第一蝕刻終止層部分324在平行於基材平面之參考方向317上的寬度大致或近乎完全相同。在一些實施例中，第一蝕刻終止層部 分324以相似於形成圖2E之蝕刻終止層部分216的方式來形成。
在圖3I中，第二間隔物314和第一蝕刻終止層部分324之部分，且中間結構326”因而產生。
中間結構326”包含314中的高度降低第二間隔物314’和第一蝕刻終止層部分324中的高度降低蝕刻終止層部分324’。在一些實施例中，使用適用於具有蝕刻敏感度ES324之第一蝕刻終止層部分324的第二蝕刻劑來蝕刻中間結構326，且中間結構326’(未圖示)因而產生。第二間隔物314和第三間隔物318不受第二蝕刻劑影響。在一些實施例中，第二間隔物314和第三間隔物318實質上不受第二蝕刻劑影響。在一些實施例中，相對於第二蝕刻劑ET2，第一蝕刻終止層部分324的蝕刻敏感度ES324(ES324ET2)至少為第三間隔物318之蝕刻敏感度ES318(ES318ET2)的1.6倍，即蝕刻敏感度ES324ET2大於或等於蝕刻敏感度ES318ET2的1.6倍，且第一蝕刻終止層部分324的蝕刻敏感度ES324至少為第二間隔物314之蝕刻敏感度ES314(ES314ET2)的1.6倍，即蝕刻敏感度ES324ET2大於或等於蝕刻敏感度ES314ET2的1.6倍。因此，第一蝕刻終止層部分324的多個部分被移除，但第一高度降低蝕刻終止層部分324’被留下。
隨後，使用適用於具有蝕刻敏感度ES314之第二間隔物314的第一蝕刻劑來蝕刻中間結構326’(圖未繪示)，且中間結構326”因而產生。第一蝕刻終止層部分324’ 和第三間隔物318不受第一蝕刻劑影響。在一些實施例中，第一蝕刻終止層部分324’和第三間隔物318實質上不受第一蝕刻劑影響。在一些實施例中，相對於第一蝕刻劑ET1，第二間隔物314的蝕刻敏感度ES314(ES314ET1)至少為第三間隔物318之蝕刻敏感度ES318(ES318ET1)的1.6倍，即蝕刻敏感度ES314ET1大於或等於蝕刻敏感度ES318ET1的1.6倍，且第二間隔物314的蝕刻敏感度ES314至少為第一蝕刻終止層部分324’之蝕刻敏感度ES324(ES324ET1)的1.6倍，即蝕刻敏感度ES314ET1大於或等於蝕刻敏感度ES324ET1的1.6倍。因此，第二間隔物314的多個部分被移除，但高度降低第二間隔物314’被留下。在一些實施例中，第一和第二蝕刻劑的應用順序顛倒，使得第一蝕刻劑先被應用且第二蝕刻劑之後被應用。
在圖3J中，第二蝕刻終止材料層327被沉積在第二間隔物314’、第一蝕刻終止層部分324’和第三間隔物318上。在一些實施例中，第二蝕刻終止材料層327以相似於形成第一蝕刻終止層322的方式來形成。
在圖3K中，第二蝕刻終止材料層327的一部分被移除，其留下第二蝕刻終止層部分328且產生中間結構330。
第二蝕刻終止層部分328具有蝕刻敏感度ES328，且蝕刻敏感度ES328不同於蝕刻敏感度ES314、蝕刻敏感度ES324和蝕刻敏感度ES318。在一些實施例中，第二蝕刻終止層部分328的高度與第三間隔物318的高度相 同。在一些實施例中，第二蝕刻終止層部分328以相似於形成第一蝕刻終止層部分324的方式來形成。
在圖3L中，第三間隔物318被移除，其暴露出基材300的第六區域331。
在一些實施例中，第三間隔物318藉由蝕刻來移除。在一些實施例中，蝕刻製程為濕式蝕刻、乾式蝕刻、或其組合。在一些實施例中，使用適用於具有蝕刻敏感度ES318之第三間隔物318的第三蝕刻劑來蝕刻中間結構330。第二蝕刻終止層部分328實質上不受第三蝕刻劑影響。在一些實施例中，第二蝕刻終止層部分328實質上不受第一蝕刻劑影響。在一些實施例中，相對於第三蝕刻劑ET3，第三間隔物318的蝕刻敏感度ES318(ES318ET3)至少為第二蝕刻終止層部分328之蝕刻敏感度ES328(ES328ET3)的1.6倍，即蝕刻敏感度ES318ET3大於或等於蝕刻敏感度ES328ET3的1.6倍。
在圖3M中，第二蝕刻終止層部分328被蝕刻，以減少第二蝕刻終止層部分328的寬度(且據以產生第二蝕刻終止層部分328’)但對第二蝕刻終止層部分328的高度具有輕微負面影響(若有)，且中間結構333因而產生。最後，半導體鰭狀結構338A和338B的寬度對應於第二蝕刻終止層部分328’的形成寬度。因此，第二蝕刻終止層部分328’的寬度決定半導體鰭狀結構338A和338B的寬度。
在中間結構333中，第二間隔物314’的一些區域、第一蝕刻終止層部分324’的一些區域和基材300的第六 區域332處於暴露狀態。在一些實施例中，蝕刻為各向異性(anisotropic)蝕刻。在一些實施例中，各向異性蝕刻為電漿蝕刻。在一些實施例中，第二蝕刻終止層部分328的寬度和高度均被減少。
在圖3N中，第二間隔物314’的暴露區域被移除、第一蝕刻終止層部分324’的暴露區域、在第六區域332中之基材300的其中一層、在第二間隔物314’之暴露區域下方之基材300的其中一層和在第一蝕刻終止層部分324’之暴露區域下方之基材300的其中一層被移除，且中間結構333'''因而產生。
在中間結構333'''中，第七區域334處於暴露狀態，且覆蓋半導體鰭狀結構336A’和336B’的初級結構336A的336B被形成。在此處，因為第二蝕刻終止層部分328’存在，故結構336A和336B被稱為初級結構。在一些實施例中，第二間隔物314’的暴露區域、第一蝕刻終止層部分324’的暴露區域和基材300的第六區域332在多重步驟蝕刻製程中被移除。在一些實施例中，多重步驟蝕刻製程包含至少三個步驟。在第一步驟中，使用適用於具有蝕刻敏感度ES314’之第二間隔物314’的第四蝕刻劑來蝕刻中間結構333，其中蝕刻敏感度ES314’等於蝕刻敏感度ES314，且中間結構333’(圖未繪示)因而產生，其中第二間隔物314’的剩餘部分在後文中被稱為頂蓋314”。在第二步驟中，使用適用於具有蝕刻敏感度ES324’之第一蝕刻終止層部分324’的第五蝕刻劑來蝕刻中間結構333’，其中 蝕刻敏感度ES324’等於蝕刻敏感度ES324，且中間結構333”(圖未繪示)因而產生，其中第一蝕刻終止層部分324’的剩餘部分在後文中被稱為頂蓋324”。在第三步驟中，使用適用於具有蝕刻敏感度ES300之基材300的第六蝕刻劑來蝕刻中間結構333”，且中間結構333'''因而產生。在一些實施例中，第一蝕刻步驟和第二蝕刻步驟的順序可顛倒。在一些實施例中，第一蝕刻步驟和第二蝕刻步驟的每一者蝕刻基材300，由此消除對第三蝕刻步驟的需求。在一些實施例中，六種蝕刻劑(即第一蝕刻劑、第二蝕刻劑、第三蝕刻劑、第四蝕刻劑、第五蝕刻劑和第六蝕刻劑)選自由氫氟酸硝酸、硫酸和氫氧化銨所組成的群組，其中決定何種蝕刻劑以作為第一蝕刻劑、第二蝕刻劑、第三蝕刻劑、第四蝕刻劑、第五蝕刻劑和第六蝕刻劑取決於待蝕刻的材料。在一些實施例中，蝕刻可使用感應耦合電漿蝕刻、反應性離子蝕刻或其他適當的蝕刻製程來實施，其部分藉由調節輸入氣體(例如四氟化碳、氬氣、氧氣、氯氣、三氟碘甲烷、氨氣或其他合適的氣體)來控制。
在圖3O中，淺溝槽隔離區域340被形成在基材300的第七區域334中。
淺溝槽隔離區域340鄰接覆蓋半導體鰭狀結構336A’和336B’之初級結構336A和336B的側壁。在一些實施例中，淺溝槽隔離區域340以相似於形成圖2M之淺溝槽隔離區域240的方式來形成。
在圖3P中，第二蝕刻終止層部分328’和淺溝槽隔離區域340的多個部分被移除，對應覆蓋半導體鰭狀結構336A’和336B’的頂蓋314”和324”被暴露，且中間結構341因而產生。
中間結構341為包含半導體基材(即基材300)和多個覆蓋半導體鰭狀結構(即覆蓋半導體鰭狀結構336A’和336’)的結構實例。在一些實施例中，執行化學機械研磨以移除在基材300之第七區域334中的第二蝕刻終止層部分328’和淺溝槽隔離材料的過量部分並由此暴露對應覆蓋半導體鰭狀結構336A’和336B’的頂蓋314”和324”。頂蓋314”具有蝕刻敏感度ES314”，此蝕刻敏感度ES314”埲於蝕刻敏感度ES314’。頂蓋324”具有蝕刻敏感度ES324”，此蝕刻敏感度ES324”等於蝕刻敏感度ES324’。在一些實施例中，化學機械研磨提供近似於平面的表面。在一些替代實施例中，不形成淺溝槽隔離區域。
在到達圖3P的階段後，在隨後圖3Q至圖3S的階段中，覆蓋半導體鰭狀結構336B’的經選擇構件(例如圖3Q的經選擇構件336B''')和覆蓋半導體鰭狀結構336A’的經選擇構件(例如圖3S的經選擇構件336A''')。
在圖3Q中，硬遮罩342被形成，使得覆蓋半導體鰭狀結構336B’的未經選擇構件336B”和與未經選擇構件336B”相鄰的覆蓋半導體鰭狀結構336A’(在後文中為相鄰覆蓋半導體鰭狀結構336A’)被硬遮罩342覆蓋，且中間結構345因而產生。
在中間結構345中，覆蓋半導體鰭狀結構336B’的經選擇構件336B'''、覆蓋半導體鰭狀結構336A’中的相鄰覆蓋半導體鰭狀結構336A’和淺溝槽隔離區域340’的一些區域被暴露出。在一些實施例中，硬遮罩342以相似於形成圖2N之硬遮罩242的方式來形成。
在圖3R中，中間結構345使用適用於具有蝕刻敏感度ES324’之頂蓋324’之的第七蝕刻劑來蝕刻。
淺溝槽隔離區域340’和覆蓋半導體鰭狀結構336A’的頂蓋314”不受第七蝕刻劑影響。在一些實施例中，淺溝槽隔離區域340’和覆蓋半導體鰭狀結構336A’的頂蓋314”實質上不受第七蝕刻劑影響。在一些實施例中，相對於第七蝕刻劑ET7，頂蓋324”的蝕刻敏感度ES324”(ES324’ET7)至少為淺溝槽隔離區域340’之蝕刻敏感度ES340’(ES340’ET7)的1.6倍，即ES324”ET7大於或等於ES340”ET7的1.6倍，且頂蓋324”的蝕刻敏感度ES324”至少為頂蓋314”之蝕刻敏感度ES314’(ES314”ET7)的1.6倍，即ES324”ET7大於或等於ES340”ET7的1.6倍。
因此，覆蓋半導體鰭狀結構336B’之經選擇構件336B'''的頂蓋324”被移除，且半導體鰭狀結構338B的暴露區域324”被留下。也因此，第二組覆蓋半導體鰭狀結構336B’被減少至僅包含未經選擇構件336B”。在一些實施例中，在用於圖3R的說明中使用的第七蝕刻劑與用於圖3N的說明中使用的第五蝕刻劑相同。在一些實施例中，蝕刻製程相似於用於圖2O之說明中的蝕刻製程。
此外，在圖3R中，硬遮罩342在中間結構345暴露至第七蝕刻劑後被移除。在一些實施例中，硬遮罩342使用合適的製程(例如濕剝離或電漿灰化)移除。
硬遮罩342的跨距延伸至覆蓋相鄰覆蓋半導體鰭狀結構336A’，以確保硬遮罩342完全覆蓋覆蓋半導體鰭狀結構336B’的未經選擇構件336B”。實際上，近波長和次波長光微影使覆蓋半導體鰭336A’和336B’能被相互緊密設置(在參考方向343上)，使得遮罩對準製程的容忍度(準確度變化量)大到不可接受。據此，若吾人試圖限制硬遮罩342的跨距至僅覆蓋住覆蓋半導體鰭狀結構336B’的未經選擇構件336B”，則遮罩對準製程的容忍度將造成硬遮罩342的邊緣未對準，使得一些未經選擇構件336B”不被完全覆蓋。即使在關於相鄰覆蓋半導體鰭狀結構336A’之未對準的說明中(如下文所述)，此未對準由在圖3Q中的邊緣344標示出。此未對準會造成部分被覆蓋的未經選擇構件336B”將被部分蝕刻，其會導致未經選擇構件336B”之厚度TSi的變化的非必要增加。
反之，藉由延伸硬遮罩342的跨距，不僅覆蓋未經選擇構件336B”被覆蓋，且相鄰覆蓋半導體鰭狀結構336A’亦被覆蓋，且接著相鄰半導體鰭狀結構336A’與硬遮罩342的邊緣對準，使得僅相鄰覆蓋半導體鰭狀結構336A’遭受與硬遮罩342之邊緣344的未對準。相似於全部覆蓋半導體鰭狀結構336A’的頂蓋314”，因為相鄰覆蓋半導體鰭狀結構336A’的頂蓋314”不受第七蝕刻劑影響，未對準不 會造成部分未經覆蓋之相鄰覆蓋半導體鰭狀結構336A’的非必要蝕刻。在一些實施例中，相鄰覆蓋半導體鰭狀結構336A’的頂蓋314”實質上不受第七蝕刻劑影響。作為有利結果，未經選擇構件336B”之厚度TSi的變化被減少。
在圖3S中，硬遮罩346被形成，且中間結構347因而產生。
在中間結構347中，覆蓋半導體鰭狀結構336A’的未經選擇構件336A”、鄰近未經選擇構件336A”的覆蓋半導體鰭狀結構336B’(在後文中為相鄰覆蓋半導體鰭狀結構336B’)和鄰近未經選擇構件336A”之半導體鰭狀結構338A(在後文中為相鄰鰭狀結構338A)的暴露區域324”的一些部分被硬遮罩342覆蓋。且，在中間結構347中，覆蓋半導體鰭狀結構336A’的經選擇構件336A'''、覆蓋半導體鰭狀結構336B’的一些部分、半導體鰭狀結構338A之經暴露區域324”的一些部分和淺溝槽隔離區域340的一些區域被暴露出。在一些實施例中，硬遮罩346以相似於形成硬遮罩342的方式來形成。
在圖3T中，中間結構347使用適用於具有蝕刻敏感度ES314’之頂蓋314’的第八蝕刻劑來蝕刻。
淺溝槽隔離區域340、覆蓋半導體鰭狀結構336B’的頂蓋324”和半導體鰭狀結構338A不受第八蝕刻劑影響。在一些實施例中，淺溝槽隔離區域340和覆蓋半導體鰭狀結構336B’的頂蓋324”實質上不受第八蝕刻劑影響。在一些實施例中，相對於第八蝕刻劑ET8，頂蓋314” 之蝕刻敏感度ES314’(ES314’ET8)至少為淺溝槽隔離區域340’之蝕刻敏感度ES340’(ES340’ET8)的1.6倍，即ES314’ET8大於或等於ES340’ET8的1.6倍，且頂蓋314”的蝕刻敏感度ES314’至少為頂蓋324”之蝕刻敏感度ES324”(ES324”ET8)的1.6倍，即ES314’ET8大於或等於ES324”ET8的1.6倍。因此，覆蓋半導體鰭狀結構336A’之經選擇構件336A'''的頂蓋314”被移除，其將經暴露區域314'''留在半導體鰭狀結構338A上。也因此，第一組覆蓋半導體鰭狀結構336A’的數量被減少至僅包含未經選擇構件336A”。在一些實施例中，用於圖3T之說明中的第八蝕刻劑與用於圖3N之說明中的第四蝕刻劑相同。在一些實施例中，蝕刻製程相似於用於圖2Q之說明中的蝕刻製程。
此外，在圖3T中，硬遮罩346在中間結構347暴露至第八蝕刻劑後被移除，且中間結構349因而產生。在一些實施例中，使用合適的製程(例如濕剝離或電漿灰化)移除硬遮罩346。
相似於硬遮罩342，硬遮罩346的跨距延伸至覆蓋相鄰覆蓋半導體鰭狀結構336B’，以確保硬遮罩346完全覆蓋住覆蓋半導體鰭狀結構336A’的未經選擇構件336A”。相似於所有覆蓋半導體鰭狀結構336B’的頂蓋324”，因為相鄰覆蓋半導體鰭狀結構336B’的頂蓋324”不受第八蝕刻劑影響，未對準348不會導致部分未覆蓋之相鄰覆蓋半導體鰭狀結構336B’的非必要蝕刻。在一些實施例中，相鄰覆蓋半導體鰭狀結構336B’的頂蓋324”實質上不 受第八蝕刻劑影響。作為有利結果，未經選擇構件336A”之厚度TSi的變化被減少。
在圖3U中，中間結構349被暴露至第九蝕刻劑，此第九蝕刻劑適用於暴露在對應區域314”和324”中的半導體鰭狀結構338A和338B。因此，在對應區域314”和324”中暴露之半導體鰭狀結構338A和338B的高度被減少，且中間結構352因而產生。
在一些實施例中，藉由進行溝槽蝕刻來減少在對應區域314”和324”中之半導體鰭狀結構338A和338B的高度，以蝕刻半導體鰭狀結構338A和338B的暴露部分。在一些實施例中，用於圖3U之說明中的第九蝕刻劑與用於圖3N之說明中的第六蝕刻劑相同。在一些實施例中，在區域314”和324”中暴露之半導體鰭狀結構338A和338B的高度被減少至不突出基材300(即，在區域314”和324”中暴露之半導體鰭狀結構338A和338B的高度與基材300之高度大致相同)。
在圖3V中，淺溝槽隔離區域340被移除，且中間結構354因而產生。
在一些實施例中，使用濕浸潤來移除淺溝槽隔離區域340。在一些實施例中，濕浸潤為經稀釋的氫氟酸溶液。在一些實施例中，使用乾式蝕刻還移除淺溝槽隔離區域340。
在一些實施例中，圖3V之單元邊界302的左側部分代表包含兩個初級鰭狀結構之薄膜電晶體的單元；圖 3V之單元邊界302的右側部分表示包含一個初級鰭狀結構之薄膜電晶體的單元。此處，因為僅尚待形成之TFT之半導體鰭狀結構338A和338B存在於圖3V中，故包含兩個鰭狀結構的薄膜電晶體和一個鰭狀結構的薄膜電晶體被稱為初級薄膜電晶體。
圖4A根據本揭露之至少一個實施例之半導體裝置400的方塊圖。
在圖4A中，半導體裝置400包含靜態隨機存取記憶體巨集402。靜態隨機存取記憶體巨集402包含靜態隨機存取記憶體單元組404。在一些實施例中，靜態隨機存取記憶體單元組404包含根據圖1和圖2A至圖2S形成的薄膜電晶體或根據圖1和圖3A至圖3V形成的。
圖4B為根據本揭露之至少一個實施例之圖4A之半導體裝置400之一部分的分解視圖。
更特別地，圖4B包含在圖4A之靜態隨機存取記憶體單元組404中兩個相鄰靜態隨機存取記憶體單元406和408(佈置在一起以形成陣列)的佈局圖。在一些實施例中，靜態隨機存取記憶體單元406和靜態隨機存取記憶體單元408中的每一者包含六個電晶體。特別地，靜態隨機存取記憶體單元406包含電晶體418A至418F，而靜態隨機存取記憶體單元408包含電晶體420A至420F。靜態隨機存取記憶體巨集402包含靜態隨機存取記憶體單元組404。在一些實施例中，電晶體418A至418F和包含電晶體420A至420F的靜態隨機存取記憶體單元408為根據圖1和2A至圖2S所 形成或根據圖1和圖3A至圖3V所形成。在一些實施例中，一給定單元佈局相對於另一給定單元佈局翻轉或旋轉，以較高的封裝密度。在一些實施例中，靜態隨機存取記憶體單元408包含與靜態隨機存取記憶體單元406相同的組件，而靜態隨機存取記憶體408中的元件與靜態隨機存取記憶體單元406中的對應元件鏡像對稱於平行X軸之虛擬參考線415的兩側。
在圖4B中有四個鰭狀結構410、412(標示為412A和412B)、413和414。鰭狀結構410和414為覆蓋靜態隨機存取記憶體單元406和408並延伸至靜態隨機存取記憶體單元406和408外的整體結構。鰭狀結構413為覆蓋部分靜態隨機存取記憶體單元406和408的整體結構。鰭狀結構412A和412B為共線的並表示前述整體結構之區段。鰭狀結構412A覆蓋靜態隨機存取記憶體單元406的一部分。鰭狀結構412B覆蓋靜態隨機存取記憶體單元408的一部分。
此外，在圖4B中有四個主動區域。特別地，靜態隨機存取記憶體單元406包含與對應鰭狀結構410、412A、413和414對準的主動區域422A至422D。靜態隨機存取記憶體單元408包含與對應鰭狀結構410、412B、413和414對準的主動區域424A至424D。如圖4B所示，跨越靜態隨機存取記憶體單元406之寬度的主動區域平行於y方向，而沿著靜態隨機存取記憶體單元406之長度延伸的閘極區域平行於x方向。此外，鰭狀結構線正交於在佈局圖中的閘極區域。電晶體在鰭狀結構線與閘極區域的交叉點處形 成。如圖4B所示，每一靜態隨機存取記憶體單元406和408中的六個電晶體在不同交叉點處形成。例如，第一通道閘極電晶體在第一鰭狀結構410與閘極區域之間的交叉點處形成，其被標記為PG1。
交叉靜態隨機存取記憶體單元406和408的兩個垂直虛線指示在基材中之p井區與在基材中之n井區之間的邊界，其中形成對應鰭狀結構電晶體。在一些實施例中，鰭狀結構電晶體的源極/汲極區域一般摻雜有與其中形成源極/汲極區域之井區之摻雜物類型相反之摻雜物類型。在一些實施例中，當其中形成主動區域之井區為n井區時，鰭式場效電晶體的源極/汲極區域一般為p型摻雜。
此外，在圖4B中，電晶體PG1和PD1之主動區域在p井區中形成。因此，此些電晶體為n型電晶體。電晶體PU1和PU2之主動區域在n井區中形成。因此，此些電晶體為p型電晶體。電晶體PD2和PG2之主動區域在p井區中形成。類似地，此些電晶體為n型電晶體。
此外，在圖4B中，導電結構426A作為對應電晶體418A和418C的閘極。導電結構426B作為對應電晶體418D和418F的閘極。導電結構428A作為對應電晶體420A和420C的閘極。導電結構428B作為對應電晶體420D和420F的閘極。在此方式中，每一導電結構426A、426B、428A和428B電性耦接對應之兩個電晶體的閘極。單個導電結構426C專用於電晶體418B。導電結構426D專用於電晶體418E，導電結構428C專用於電晶體420B，而導電結構 428D專用於電晶體420E。在一些實施例中，導電結構426C、426D、428C和428D延伸至對應單元邊界外，使得導電結構由對應相鄰靜態隨機存取記憶體單元(圖未繪示)共享。
在一些實施例中，各個接觸點和其對應互連通孔用以耦接在靜態隨機存取記憶體單元406中的元件。經由通孔換閘極接觸點，字元線接觸點WL耦接至對應的導電結構426C、426D、428C和428D。位元線接觸點BL耦接至電晶體418B和420B的汲極。互補的位元線接觸點BLB耦接至對應電晶體418E和420E的汲極。
電源接觸點VCC耦接至對應電晶體418C和420C的源極。地接觸點Vss耦接至電晶體418A和420A的源極。儲存節點接觸點SN將電晶體418B的源極與電晶體418A和418C的汲極耦接在一起。另一儲存節點接觸點SN將電晶體420B的源極與電晶體420A和420C的汲極耦接在一起。儲存節點接觸點SNB將電晶體418E的源極與電晶體418F和418D的汲極耦接在一起。另一儲存節點接觸點SNB將電晶體420E的源極與電晶體420F和420D的汲極耦接在一起。
在一些實施例中，靜態隨機存取記憶體單元408為重複單元，而靜態隨機存取記憶體單元408與靜態隨機存取記憶體單元406鏡像對稱於平行Y軸之虛擬參考線415的兩側。在一些實施例中，結合共同特徵(包含位元線接觸點BL、電源接觸點VCC和地接觸點Vss)以節省空間。 因此，兩個單元被封裝至小於單元邊界區域之兩倍的空間。N井區經結合並在y方向上延伸，且P井區亦同。
此外，在圖4B中，在p井區區域中，連續的鰭狀結構410和414被採用，以形成電晶體且對應由相鄰靜態隨機存取記憶體單元406和408共享。相較之下，在n井區區域中，不連續鰭狀結構區段412A和412B被採用以形成電晶體，其中靜態隨機存取記憶體單元使用鰭狀結構區段412A而靜態隨機存取記憶體單元408使用鰭狀結構區段412B。例如，靜態隨機存取記憶體單元406的電晶體418C使用鰭狀結構區段412A，而靜態隨機存取記憶體單元408的電晶體420C使用鰭狀結構區段412B。
本領域一般技術者應瞭解能夠移除操作或額外操作能夠添加至上文提及之方法的至少一者而不脫離此描述之範疇。本領域一般技術者亦應瞭解能夠調節在上文提及之方法之至少一者中之操作順序而不脫離此描述之範疇。
本揭露的一態樣是關於一種用於製造包含鰭式場效電晶體之半導體裝置之鰭狀結構的方法，此方法包含：形成包含半導體基材和覆蓋半導體鰭狀結構之結構，此些覆蓋半導體鰭狀結構經組織為至少第一組覆蓋半導體鰭狀結構和第二組覆蓋半導體鰭狀結構，其中第一組覆蓋半導體鰭狀結構的每一構件具有第一頂蓋，其具有第一蝕刻敏感度，且第二組覆蓋半導體鰭狀結構的每一構件具有第二頂蓋，其具有第二蝕刻敏感度，第二蝕刻敏感度不同於第一蝕刻敏感 度；以及從結構移除消除之第一組覆蓋半導體鰭狀結構的經選擇構件和第二組覆蓋半導體鰭狀結構的經選擇構件。
依據本揭露之一實施例，上述消除步驟包含：移除第二組覆蓋半導體鰭狀結構之經選擇構件之第二頂蓋，以產生第二未覆蓋鰭狀結構；移除第一組覆蓋半導體鰭狀結構之經選擇構件之第一頂蓋，以產生第一未覆蓋鰭狀結構；以及從結構移除此些第一未覆蓋鰭狀結構及此些第二未覆蓋鰭狀結構。
依據本揭露之又一實施例，上述移除第二組覆蓋半導體鰭狀結構之此些經選擇構件之此些第二頂蓋之步驟包含：在第二組覆蓋半導體鰭狀結構之未經選擇構件上形成多個第一遮罩，以使第二組覆蓋半導體鰭狀結構之此些經選擇構件暴露；使用適用於第二蝕刻敏感度之第二蝕刻劑來蝕刻第二組覆蓋半導體鰭狀結構之此些經選擇構件及第一組覆蓋半導體鰭狀結構之此些其他構件，以從第二組覆蓋半導體鰭狀結構之每一經選擇構件移除第二頂蓋，以產生此些第二未覆蓋鰭狀結構；以及移除此些第一遮罩。
依據本揭露之又一實施例，上述在第二組覆蓋半導體鰭狀結構之未經選擇構件上形成第一遮罩之步驟包含：延伸此些第一遮罩之跨距以覆蓋第一组覆蓋半導體鰭狀結構之一些構件。
依據本揭露之又一實施例，上述移除第一組覆蓋半導體鰭狀結構之此些經選擇構件之此些第一頂蓋之步驟包含：在第一組覆蓋半導體鰭狀結構之未經選擇構件上形 成第二遮罩，以暴露出第一組覆蓋半導體鰭狀結構之此些經選擇構件；使用適用於第一蝕刻敏感度之第一蝕刻劑來蝕刻第一組覆蓋半導體鰭狀結構之此些經選擇構件及第二組覆蓋半導體鰭狀結構之此些其他構件，以從第一組覆蓋半導體鰭狀結構之每一經選擇構件移除第一頂蓋；以及移除此些第二遮罩。
依據本揭露之又一實施例，上述在第一組覆蓋半導體鰭狀結構之未經選擇構件上形成第二遮罩之步驟包含：延伸此些第二遮罩之跨距，以覆蓋第二組覆蓋半導體鰭狀結構之一些構件。
依據本揭露之又一實施例，上述形成結構之步驟包含：形成一層，其具有散佈之第一間隔物及蝕刻終止層部分；在對應此些第一間隔物及此些蝕刻終止層部分上形成第三間隔物；移除此些第一間隔物及此些蝕刻終止層部分之經暴露區域及位於其下方之半導體基材之一部分，以產生此些覆蓋半導體鰭狀結構之初級結構；以及移除此些第三間隔物，以產生此些覆蓋半導體鰭狀結構。
依據本揭露之又一實施例，上述形成具有散佈之第一間隔物及蝕刻終止層部分之一層之步驟包含：在半導體基材上構建第一心軸特徵，以使半導體基材之第一區域暴露；在此些第一區域之一些區域中，在半導體基材上建立第一間隔物，此些第一間隔物鄰接此些第一心軸特徵之側壁，以暴露出半導體基材之第二區域；移除此些第一心軸特徵，以使半導體基材之第三區域暴露；以及在此些第三區域中， 在半導體基材上形成蝕刻終止層部分，此些蝕刻終止層部分鄰接此些第一間隔物之側壁。
依據本揭露之又一實施例，上述在對應第一間隔物及蝕刻終止層部分之中心上形成第三間隔物之步驟包含：在此些第一間隔物及蝕刻終止層部分之區域上建立第二心軸特徵，以暴露出此些第一間隔物及蝕刻終止層部分之第四區域暴露；在此些第四區域之一些區域中，在此些第一間隔物及蝕刻終止層部分上構建第二間隔件，此些第二間隔物鄰接此些第二心軸特徵之側壁，以暴露出此些第一間隔件及蝕刻終止層部分之第五區域；移除此些第二心軸特徵，以暴露出此些第一間隔物及蝕刻終止層部分之第六區域；在此些第一間隔物及蝕刻終止層部分之此些第六區域之一些區域上建立第三間隔物，此些第三間隔物鄰接此些第二間隔物之側壁，以暴露出此些第一間隔物及蝕刻終止層部分之第七區域；移除此些第二間隔物，以暴露出此些第一間隔物及蝕刻終止層部分之第七區域；以及移除此些第一間隔物及蝕刻終止層部分之此些經暴露之第七區域及位於其下之半導體基材之一部分，以產生此些覆蓋半導體鰭狀結構之此些初級結構。
依據本揭露之又一實施例，在沿著平行於基材之平面之參考方向截取之剖面上，此些第一間隔物及蝕刻終止層部分之寬度相同，此些第一間隔物及蝕刻終止層部分交替成複數個對，且每一此些對包含此些第一間隔物之給定第一間隔物及此些蝕刻終止層部分之給定蝕刻終止層部分，以 及上述形成第三間隔物之步驟包含：在此些對應第一間隔物及蝕刻終止層部分之中心上定心此些第三間隔物。
依據本揭露之又一實施例，上述形成結構之步驟包含：形成具有散佈之第二間隔物及第一蝕刻終止層之一層；在此些第二間隔物及此些第一蝕刻終止層部分之對應第二間隔物及第一蝕刻終止層部分上之中心位置中形成第二蝕刻終止層部分；移除半導體基材之經暴露區域、第二間隔物及第一蝕刻終止層之經暴露區域及位於其下方之半導體基材之一部分，以產生此些覆蓋半導體鰭狀結構之初級結構；以及移除此些第二蝕刻終止層部分，以產生此些覆蓋半導體鰭狀結構。
依據本揭露之又一實施例，上述形成具有散佈之第二間隔物及第一蝕刻終止層之一層之步驟包含：在半導體基材上建立第一心軸特徵，以暴露出半導體基材之第一區域；在此些第一區域之一些區域中，在半導體基材上建立第一間隔物，此些第一間隔物鄰接此些第一心軸特徵之側壁，以暴露出半導體基材之第二區域；移除此些第一心軸特徵，以暴露出半導體基材之第三區域；在此些第三區域之一些區域中，在半導體基材上建立第二間隔物，此些第二間隔物鄰接此些第一間隔物之側壁；移除此些第一間隔物，以暴露出半導體基材之第四區域；在此些第四區域之一些區域中，在半導體基材上建立第三間隔物，此些第三間隔物鄰接此些第二間隔物之側壁，以暴露出半導體基材之第五區域；以及在 此些第五區域中，在半導體基材上形成第一蝕刻終止層部分，此些第一蝕刻終止層部分鄰接此些第三間隔物之側壁。
依據本揭露之又一實施例，上述形成第二蝕刻終止層部分之步驟包含：移除此些第二間隔物及此些第一蝕刻終止層部分之部分，由此縮短此些第二間隔物及此些第一蝕刻終止層部分，以產生在此些縮短之第二間隔物及此些縮短之第一蝕刻終止層部分上之此些第三間隔物之間之間隙；在此些第二間隔物、此些經縮短之第一蝕刻終止層部分及此些第三間隔物上沉積一層第二蝕刻終止材料；移除此層第二蝕刻終止材料之一部分，以暴露出此些第三間隔物，使得此些第二蝕刻終止層部分之初級結構餘留在此些第三間隔物之間；減少此些第二蝕刻終止層部分之此些初級結構之寬度，以產生此些第二蝕刻終止層部分；以及移除此些第三間隔物及此些第二蝕刻終止層部分之部分，以暴露出此些第二間隔物之一些區域、此些第一蝕刻終止層部分之一些區域及半導體基材之第六區域。
本揭露的另一態樣是製造用於半導體裝置之鰭狀結構之方法，此方法包含：建立包含半導體基材及多個覆蓋半導體鰭狀結構之結構，此些覆蓋半導體鰭狀結構經組織為至少第一組覆蓋半導體鰭狀結構及第二組覆蓋半導體鰭狀結構，其中第一組覆蓋半導體鰭狀結構的每一構件具有第一頂蓋，其具有第一蝕刻敏感度，且第二組覆蓋半導體鰭狀結構的每一構件具有第二頂蓋，其具有不同於第一蝕刻敏感度之第二蝕刻敏感度；在第二組覆蓋半導體鰭狀結構之未經 選擇構件上形成第一遮罩；使用適用於第二蝕刻敏感度之一第二蝕刻劑來蝕刻第二組覆蓋半導體鰭狀結構之此些經選擇構件，以從第二組覆蓋半導體鰭狀結構之每一經選擇構件移除第二頂蓋並產生第二未覆蓋鰭狀結構；移除此些第一遮罩；在第一組之未經選擇構件上形成第二遮罩；使用適用於第一蝕刻敏感度之第一蝕刻劑來蝕刻第一組覆蓋半導體鰭狀結構之此些經選擇構件，以從第一組覆蓋半導體鰭狀結構之每一經選擇構件移除第一頂蓋並產生第一未覆蓋鰭狀結構；移除此些第二遮罩；以及從結構移除此些第一覆蓋鰭狀結構及此些第二未覆蓋鰭狀結構。
依據本揭露之一實施例，上述建立結構之步驟包含：形成具有散佈之第一間隔物及蝕刻終止層部分之一層；在對應第一間隔物及蝕刻終止層部分上之中心位置中形成第三間隔物；移除此些第一間隔物及蝕刻終止層部分之經暴露區域及位於其下方之半導體基材之一部分，以產生此些覆蓋半導體鰭狀結構之初級結構；以及移除此些第三間隔物，以產生此些覆蓋半導體鰭狀結構。
依據本揭露之又一實施例，在沿著平行於基材之平面之參考方向截取之剖面上，此些第一間隔物及蝕刻終止層部分之寬度相同，此些第一間隔物及蝕刻終止層部分交替成複數個對，且每一此些對包含此些第一間隔物之給定第一間隔物及此些蝕刻終止層部分之給定蝕刻終止層部分；以及形成第三間隔物之步驟包含：在此些對應第一間隔物及蝕刻終止層部分之中心上定心此些第三間隔物。
依據本揭露之又一實施例，上述建立結構之步驟包含：形成具有散佈之第二間隔物及第一蝕刻終止層部分之一層；在此些第二間隔物及此些第一蝕刻終止層部分之對應第二間隔物及第一蝕刻終止層部分上之中心位置中形成第二蝕刻終止層部分；移除半導體基材之經暴露區域、第二間隔物及第一蝕刻終止層之經暴露區域及位於其下方之半導體基材之一部分，以產生此些覆蓋半導體鰭狀結構之初級結構；以及移除此些第二蝕刻終止層部分，以產生此些覆蓋半導體鰭狀結構。
本揭露的又一態樣是半導體裝置，其包含多個鰭狀結構，其中在此些鰭狀結構中之至少一第一組鰭狀結構為相互平行，在此些鰭狀結構中之至少一第二組鰭狀結構為共線的，且對於此些鰭狀結構而言，此些鰭狀結構之任一給定第一鰭狀結構及任一給定第二鰭狀結構分別具有第一鰭狀結構厚度及第二鰭狀結構厚度，其中第一鰭狀結構厚度(T1)與第二鰭狀結構厚度(T2)的關係為(T1×50%)
Figure 106109383-A0305-02-0055-46
T2
Figure 106109383-A0305-02-0055-47
(T1×150%)。
依據本揭露之一實施例，上述此些複數個鰭狀結構包含在多個對應的鰭式場效電晶體中。
依據本揭露之又一實施例，上述第一鰭狀結構厚度(T1)與上述第二鰭狀結構厚度(T2)的關係為(T1×80%)
Figure 106109383-A0305-02-0055-48
T2
Figure 106109383-A0305-02-0055-49
(T1×120%)。
儘管本揭露已在本文中以實施例描述，熟習此項技術者應瞭解本揭露能夠以包含有電腦可執行指令的電 腦可用媒介形式(以各種形式)實施和分佈，且本揭露等同地被應用，其與用以執行此分佈之電腦可用媒體的特別種類無關。示例的電腦可用媒介耦接至電腦，使得電腦可讀取包含來自電腦可用媒介之電腦可執行指令的資訊，並(可選地)寫入資訊至電腦可用媒介。或者，電腦可用媒介可整合至電腦。當將電腦可執行指令載入電腦並由電腦執行時，電腦成為用於實行本揭露之設備。例如，當將電腦可執行指令載入通用電腦並由通用電腦執行時，通用電腦由此經配置為專用電腦。合適的非暫時性電腦可用媒體包含：揮發性記憶體，例如隨機存取記憶體；非揮發性、硬編碼或可程式化類型媒體例如唯讀記憶體或可抹除、電子可程式化唯讀記憶體；可記錄型和/或可重複記錄型媒體，例如軟碟、硬碟、光碟及/或數位影音光碟。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他電路、製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本揭露的各種變化、替代及更改。
100:方法
104、106、108、110、112、114:步驟

Claims (10)

  1. 一種製造用於一半導體裝置之鰭狀結構之方法，該方法包含：形成一結構，該結構包含一半導體基材及複數個覆蓋半導體鰭狀結構，該些覆蓋半導體鰭狀結構經組織為至少第一組覆蓋半導體鰭狀結構及第二組覆蓋半導體鰭狀結構；該第一組覆蓋半導體鰭狀結構之每一構件具有一第一頂蓋，其具有一第一蝕刻敏感度；以及該第二組覆蓋半導體鰭狀結構之每一構件具有一第二頂蓋，其具有一第二蝕刻敏感度，該第二蝕刻敏感度不同於該第一蝕刻敏感度；以及從該結構消除該第一組覆蓋半導體鰭狀結構之經選擇構件及該第二組覆蓋半導體鰭狀結構之經選擇構件。
  2. 如申請專利範圍第1項所述之方法，其中該消除步驟包含：移除該第二組覆蓋半導體鰭狀結構之經選擇構件之第二頂蓋，以產生第二未覆蓋鰭狀結構；移除該第一組覆蓋半導體鰭狀結構之經選擇構件之第一頂蓋，以產生第一未覆蓋鰭狀結構；以及從該結構移除該些第一未覆蓋鰭狀結構及該些第二未覆蓋鰭狀結構。
  3. 如申請專利範圍第2項所述之方法，其中移除該第二組覆蓋半導體鰭狀結構之該些經選擇構件之該些第二頂蓋之步驟包含：在該第二組覆蓋半導體鰭狀結構之未經選擇構件上形成第一遮罩，以使該第二組覆蓋半導體鰭狀結構之該些經選擇構件暴露，且延伸該些第一遮罩之跨距以覆蓋該第一组覆蓋半導體鰭狀結構之一些構件；使用適用於該第二蝕刻敏感度之一第二蝕刻劑來蝕刻該第二組覆蓋半導體鰭狀結構之該些經選擇構件及該第一組覆蓋半導體鰭狀結構之該些其他構件，以從該第二組覆蓋半導體鰭狀結構之每一經選擇構件移除該第二頂蓋，以產生該些第二未覆蓋鰭狀結構；以及移除該些第一遮罩。
  4. 如申請專利範圍第2項所述之方法，其中移除該第一組覆蓋半導體鰭狀結構之該些經選擇構件之該些第一頂蓋之步驟包含：在該第一組覆蓋半導體鰭狀結構之未經選擇構件上形成一第二遮罩，以暴露出該第一組覆蓋半導體鰭狀結構之該些經選擇構件，且延伸該些第二遮罩之跨距，以覆蓋該第二組覆蓋半導體鰭狀結構之一些構件；使用適用於該第一蝕刻敏感度之一第一蝕刻劑來蝕刻該第一組覆蓋半導體鰭狀結構之該些經選擇構件及該第二組覆蓋半導體鰭狀結構之該些其他構件，以從該第一組覆 蓋半導體鰭狀結構之每一經選擇構件移除該第一頂蓋；以及移除該些第二遮罩。
  5. 如申請專利範圍第1項所述之方法，其中形成一結構之步驟包含：形成一層，其具有散佈之第一間隔物及蝕刻終止層(etch stop layer；ESL)部分；在對應該些第一間隔物及該些蝕刻終止層部分上形成第三間隔物，且在該些對應第一間隔物及蝕刻終止層部分之中心上定心該些第三間隔物；移除該些第一間隔物及該些蝕刻終止層部分之經暴露區域及位於其下方之該半導體基材之一部分，以產生該些覆蓋半導體鰭狀結構之初級結構；以及移除該些第三間隔物，以產生該些覆蓋半導體鰭狀結構；其中在沿著平行於該基材之一平面之一參考方向截取之一剖面上：該些第一間隔物及蝕刻終止層部分之寬度相同；該些第一間隔物及蝕刻終止層部分交替成複數個對；每一該些對包含該些第一間隔物之一給定第一間隔物及該些蝕刻終止層部分之一給定蝕刻終止層部分。
  6. 如申請專利範圍第5項所述之方法，其中形成具有散佈之第一間隔物及蝕刻終止層部分之一層之步驟包含：在該半導體基材上構建第一心軸特徵，以使該半導體基材之第一區域暴露；在該些第一區域之一些區域中，在該半導體基材上建立第一間隔物，該些第一間隔物鄰接該些第一心軸特徵之側壁，以暴露出該半導體基材之第二區域；移除該些第一心軸特徵，以使該半導體基材之第三區域暴露；以及在該些第三區域中，在該半導體基材上形成蝕刻終止層部分，該些蝕刻終止層部分鄰接該些第一間隔物之側壁。
  7. 如申請專利範圍第6項所述之方法，其中在對應第一間隔物及蝕刻終止層部分之中心上形成第三間隔物之步驟包含：在該些第一間隔物及蝕刻終止層部分之區域上建立第二心軸特徵，以暴露出該些第一間隔物及蝕刻終止層部分之第四區域暴露；在該些第四區域之一些區域中，在該些第一間隔物及蝕刻終止層部分上構建第二間隔件，該些第二間隔物鄰接該些第二心軸特徵之側壁，以暴露出該些第一間隔件及蝕刻終止層部分之第五區域； 移除該些第二心軸特徵，以暴露出該些第一間隔物及蝕刻終止層部分之第六區域；在該些第一間隔物及蝕刻終止層部分之該些第六區域之一些區域上建立第三間隔物，該些第三間隔物鄰接該些第二間隔物之側壁，以暴露出該些第一間隔物及蝕刻終止層部分之第七區域；移除該些第二間隔物，以暴露出該些第一間隔物及蝕刻終止層部分之第七區域；以及移除該些第一間隔物及蝕刻終止層部分之該些經暴露之第七區域及位於其下之該半導體基材之一部分，以產生該些覆蓋半導體鰭狀結構之該些初級結構。
  8. 如申請專利範圍第1項所述之方法，其中形成一結構之步驟包含：形成具有散佈之第二間隔物及第一蝕刻終止層之一層，包含：在該半導體基材上建立第一心軸特徵，以暴露出該半導體基材之第一區域；在該些第一區域之一些區域中，在該半導體基材上建立第一間隔物，該些第一間隔物鄰接該些第一心軸特徵之側壁，以暴露出該半導體基材之第二區域；移除該些第一心軸特徵，以暴露出該半導體基材之第三區域； 在該些第三區域之一些區域中，在該半導體基材上建立第二間隔物，該些第二間隔物鄰接該些第一間隔物之側壁；移除該些第一間隔物，以暴露出該半導體基材之第四區域；在該些第四區域之一些區域中，在該半導體基材上建立第三間隔物，該些第三間隔物鄰接該些第二間隔物之側壁，以暴露出該半導體基材之第五區域；以及在該些第五區域中，在該半導體基材上形成第一蝕刻終止層部分，該些第一蝕刻終止層部分鄰接該些第三間隔物之側壁；在該些第二間隔物及該些第一蝕刻終止層部分之對應第二間隔物及第一蝕刻終止層部分上之中心位置中形成第二蝕刻終止層部分，包含：移除該些第二間隔物及該些第一蝕刻終止層部分之部分，由此縮短該些第二間隔物及該些第一蝕刻終止層部分，以產生在該些縮短之第二間隔物及該些縮短之第一蝕刻終止層部分上之該些第三間隔物之間之間隙；在該些第二間隔物、該些經縮短之第一蝕刻終止層部分及該些第三間隔物上沉積一層第二蝕刻終止材料；移除該層第二蝕刻終止材料之一部分，以暴露出該些第三間隔物，使得該些第二蝕刻終止層部分之初級結構餘留在該些第三間隔物之間； 減少該些第二蝕刻終止層部分之該些初級結構之寬度，以產生該些第二蝕刻終止層部分；以及移除該些第三間隔物及該些第二蝕刻終止層部分之部分，以暴露出該些第二間隔物之一些區域、該些第一蝕刻終止層部分之一些區域及該半導體基材之第六區域；移除該半導體基材之經暴露區域、第二間隔物及第一蝕刻終止層之經暴露區域及位於其下方之該半導體基材之一部分，以產生該些覆蓋半導體鰭狀結構之初級結構；以及移除該些第二蝕刻終止層部分，以產生該些覆蓋半導體鰭狀結構。
  9. 一種製造用於一半導體裝置之鰭狀結構之方法，該方法包含：建立包含一半導體基材及複數個覆蓋半導體鰭狀結構之一結構，該些覆蓋半導體鰭狀結構經組織為至少第一組覆蓋半導體鰭狀結構及第二組覆蓋半導體鰭狀結構；該第一組覆蓋半導體鰭狀結構的每一構件具有一第一頂蓋，其具有一第一蝕刻敏感度；以及該第二組覆蓋半導體鰭狀結構的每一構件具有一第二頂蓋，其具有一第二蝕刻敏感度，該第二蝕刻敏感度不同於該第一蝕刻敏感度；在該第二組覆蓋半導體鰭狀結構之未經選擇構件上形成第一遮罩； 使用適用於該第二蝕刻敏感度之一第二蝕刻劑來蝕刻該第二組覆蓋半導體鰭狀結構之該些經選擇構件，以從該第二組覆蓋半導體鰭狀結構之每一經選擇構件移除該第二頂蓋並產生第二未覆蓋鰭狀結構；移除該些第一遮罩；在該第一組之未經選擇構件上形成第二遮罩；使用適用於該第一蝕刻敏感度之一第一蝕刻劑來蝕刻該第一組覆蓋半導體鰭狀結構之該些經選擇構件，以從該第一組覆蓋半導體鰭狀結構之每一經選擇構件移除該第一頂蓋並產生第一未覆蓋鰭狀結構；移除該些第二遮罩；以及從該結構移除該些第一覆蓋鰭狀結構及該些第二未覆蓋鰭狀結構。
  10. 一種半導體裝置，包含：複數個鰭狀結構，該些鰭狀結構包含在複數個對應之鰭式場效電晶體(Fin Field Effect Transistor；Fin-FET)中；其中：在該些鰭狀結構中之至少一第一組鰭狀結構為相互平行；在該些鰭狀結構中之至少一第二組鰭狀結構為共線的；以及對於該些鰭狀結構而言，該些鰭狀結構之任一給定第一鰭狀結構及任一給定第二鰭狀結構分別具有一第 一鰭狀結構厚度及一第二鰭狀結構厚度，其中該第一鰭狀結構厚度(T1)與該第二鰭狀結構厚度(T2)的關係為(T1×80%)
    Figure 106109383-A0305-02-0068-50
    T2
    Figure 106109383-A0305-02-0068-51
    (T1×120%)，該第一鰭狀結構具有一第一頂蓋，該第二鰭狀結構具有一第二頂蓋，該第一頂蓋的蝕刻敏感度不同於該第二頂蓋的蝕刻敏感度。
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