JP2013110256A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】微細化に対応した半導体装置を提供する。
【解決手段】半導体基板の第1の領域内に第1の方向に沿って交互に配置されるように第1及び第２の素子分離領域を形成する。この際、第1及び第２の素子分離領域のうち少なくとも一方の素子分離領域の側面は半導体基板の主面に対して垂直とならないように第1及び第２の素子分離領域を形成する。この後、第1及び第２の素子分離領域の上部を除去して、第1の素子分離領域と第２の素子分離領域の間の半導体基板をフィンとして形成する。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関する。

従来から、半導体基板の表面から上方に突出したフィンを有し、フィンの表面にチャネル領域を形成するフィン型の電界効果トランジスタ（以下、「ＦｉｎＦＥＴ」と記載する場合がある）が提案されている。ＦｉｎＦＥＴは、微細化に有利であることに加えて、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。

特許文献１（特開２００２−１１８２５５号公報）には複数のフィンを有するマルチ構造のＦｉｎＦＥＴが開示されている。この半導体装置では、複数のフィンが平行に配列され、これらのフィンの中央部を跨ぐようにゲート電極が設けられている。ゲート電極とフィンの間にはゲート絶縁膜が設けられ、ＦｉｎＦＥＴがＯＮ状態の時にはゲート電極の下のフィン内にチャネル領域が形成される。

また、特許文献２（特開２００２−２２２８５５号公報）には、複数の素子分離領域を形成する方法が開示されている。

特開２００２−１１８２５５号公報 特開２００２−２２２８５５号公報

近年、特許文献２に示すような、素子分離領域を形成する技術を利用して、ＦｉｎＦＥＴを形成する方法が検討されている。図１５及び１６は、関連する半導体装置の製造方法を表す図であり、各図のＡ図は上面図、Ｂ図及びＣ図はそれぞれ、Ａ図のＡ１−Ａ１方向及びＢ１−Ｂ１方向の断面図である。この方法では、図１５に示すように、ＳＴＩ等の公知の方法により、半導体基板１内に、第１の方向８に一定の間隔をおいて複数の素子分離領域１１が配置されるように、ラインアンドスペース（Ｌ／Ｓ）形状の素子分離領域１１を形成する。

図１６に示すように、ウェットエッチングにより素子分離領域１１の上部を選択的に除去してフィン２を形成する。フィン２の露出した表面を熱酸化してゲート絶縁膜３を形成した後、フィン２を跨がるようにゲート電極５を形成する。次に、ゲート電極５を挟んだ両側に位置するフィン２内に、不純物をイオン注入してソース及びドレイン６を形成する。

しかしながら、図１５の素子分離領域１１の上面１１ｄの幅Ｗ₁及び素子分離領域１１間に位置する半導体基板１の上面１１ｅの幅Ｗ₂は、ラインアンドスペースパターンの最小露光精度が限界となり、これよりも小さな寸法とすることができなかった。従って、図１６の工程で形成するフィン２の幅もこの最小露光精度の制約を受けて十分に微細化することが困難であった。このように従来のＦｉｎＦＥＴの製造方法では近年、要望されている半導体装置の微細化には十分、対応できていなかった。

一実施形態は、
半導体基板の第1の領域内に第1の方向に沿って交互に配置されるように第1及び第２の素子分離領域を形成する工程であって、前記第1及び第２の素子分離領域のうち少なくとも一方の素子分離領域の側面は前記半導体基板の主面に対して垂直とならないように前記第1及び第２の素子分離領域を形成する工程と、
前記第1及び第２の素子分離領域の上部を除去して、前記第1の素子分離領域と第２の素子分離領域の間の前記半導体基板をフィンとして形成する工程と、
を有し、
前記第1及び第２の素子分離領域を形成する工程は、
前記半導体基板内に、複数の第1のトレンチを形成する工程と、
前記複数の第1のトレンチ内に絶縁材料を埋め込むことにより複数の前記第1の素子分離領域を形成する工程と、
隣り合う前記第1の素子分離領域の間に自己整合的に、第２のトレンチを形成する工程と、
前記第２のトレンチ内に絶縁材料を埋め込むことにより前記第２の素子分離領域を形成する工程と、
を有する半導体装置の製造方法に関する。

他の実施形態は、
半導体基板上であって第１の方向に沿って所定の間隔で配置され、夫々、前記第１の方向と異なる第２の方向に延在し、テーパー状の内壁側面を有する複数の第１のトレンチを形成する工程と、
前記複数の第１のトレンチ内に第１の絶縁膜を埋め込むことによって複数の第１の素子分離領域を形成する工程と、
前記第１の絶縁膜に対して半導体基板がエッチング選択比を有する条件で半導体基板に対してエッチングを行うことによって、前記複数の第１の素子分離領域の隣接する第１の素子分離領域の間にテーパー状の内壁側面を有する複数の第２のトレンチを形成する工程と、
前記複数の第２のトレンチ内に第２の絶縁膜を埋め込むことによって複数の第２の素子分離領域を形成する工程と、
前記半導体基板、前記第１及び第２の素子分離領域が実質的に同程度のエッチングレートとなる条件で前記半導体基板、前記第１及び第２の素子分離領域のエッチングを行う工程と、
を有する半導体装置の製造方法に関する。

微細化に対応した半導体装置を提供できる。

第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第２実施例の半導体装置の製造方法の一工程を表す図である。 第２実施例の半導体装置の製造方法の一工程を表す図である。 第２実施例の半導体装置の製造方法の一工程を表す図である。 第４実施例の半導体装置の製造方法の一工程を表す図である。 第４実施例の半導体装置の製造方法の一工程を表す図である。 第４実施例の半導体装置の製造方法の一工程を表す図である。 第４実施例の半導体装置の製造方法の一工程を表す図である。 関連する半導体装置の製造方法の一工程を表す図である。 関連する半導体装置の製造方法の一工程を表す図である。

以下に、図面を参照して、本発明の実施例を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。また、以下の実施例では、ＦｉｎＦＥＴを形成する領域を「第１の領域」、プレナー型のトランジスタを形成する領域を「第２の領域」として説明する。

（第１実施例）
図７は本実施例の半導体装置を表す図であり、図７Ａは第１の領域の上面図、図７Ｂ、Ｃ及びＤはそれぞれ、図７ＡのＡ１−Ａ１方向、Ｂ１−Ｂ１方向及びＣ１−Ｃ１方向の断面図である。なお、図１〜６においても同様である。図７Ａでは層間絶縁膜１２は示さず、コンタクトプラグ１３を模式的に示している。また、以下の図面では便宜上、第１の素子分離領域１１ａと第２の素子分離領域１１ｂは別の素子分離領域として示すが、第１と第２の素子分離領域１１ａ、１１ｂは同じ絶縁材料から形成されていても良い。

図７に示すように、本実施例の半導体装置は、複数のＦｉｎＦＥＴを有する。各ＦｉｎＦＥＴは、フィン２と、フィン２の両側面２ａ及び上面２ｂ上に設けられた第１のゲート絶縁膜３ａと、フィン２を跨るように形成された第１のゲート電極５ａと、第１のゲート電極５ａの両側のフィン２内に設けられた第１のソース及びドレイン６ａとを有する。各フィン２は、半導体基板１上に突出し第２の方向４に延在し、第１の素子分離領域１１ａと第２の素子分離領域１１ｂの間に配置される。第１のゲート電極５ａは、第２の方向４と垂直な第１の方向８に延在して、複数のフィン２を跨るように形成される。本実施例のＦｉｎＦＥＴは、フィン２の両側面２ａと上面２ｂにチャネルが形成される、トライゲート型となる。半導体基板１上には層間絶縁膜１２が設けられ、層間絶縁膜１２内を貫通するようにコンタクトホール１３ａが形成されている。コンタクトホール１３ａ内には導電材料が埋め込まれており、コンタクトプラグ１３を形成している。本実施例では、２つの第１のソース６ａに共通して１つのコンタクトプラグ１３が設けられている。第１のドレイン６ａに関しても同様である。本実施例では１０個のＦｉｎＦＥＴが示されており、そのうち８個のＦｉｎＦＥＴのソース及びドレイン６ａに、コンタクトプラグ１３が接続されている。

図１〜７は、本実施例の半導体装置の製造方法を説明する図である。以下、これらの図面を参照して、本実施例の製造方法を説明する。

図１に示すように、公知のリソグラフィー技術とドライエッチング技術を用いて、半導体基板１内に第１のトレンチ９ａを形成する。第１のトレンチ９ａは第１の方向８に沿って一定の間隔をおいて複数、設けられると共に第２の方向４に延在する、ラインアンドスペース（Ｌ／Ｓ）パターンとして形成される。この際、ドライエッチングの条件を調節することにより、第１のトレンチ９ａの内壁側面はテーパー状となるように形成する。第１のトレンチ９ａは、テーパー状の内壁側面を有することにより、半導体基板１の主面７からその厚み方向に向って第１のトレンチ９ａの幅が狭くなる。第１のトレンチ９ａ内に、窒化シリコン膜や酸化シリコン膜等を埋め込むことにより、第１の素子分離領域１１ａを形成する。

図２に示すように、第１の素子分離領域１１ａ内に埋め込まれた絶縁材料に対して、半導体基板１がエッチング選択比を有する（高いエッチングレートとなる）条件で、半導体基板１に対してドライエッチングを行う。これにより、第１の素子分離領域１１ａが設けられていない半導体基板１内に、自己整合的に（セルフアラインで）、第２のトレンチ９ｂを形成することができる。この際、第１のトレンチ９ａと同様にドライエッチングの条件を調節することにより、第２のトレンチ９ｂの内壁側面はテーパー状となるように形成する。第２のトレンチ９ｂは、半導体基板１の主面７からその厚み方向に向ってその幅が狭くなる。第２のトレンチ９ｂ内に、窒化シリコン膜や酸化シリコン膜等を埋め込むことにより、第２の素子分離領域１１ｂを形成する。図２Ａ及び２Ｂに示すように平面視において、第１の素子分離領域１１ａと、第２の素子分離領域１１ｂは第１の方向８に対して交互に配置されるように設けられる。また、第２の素子分離領域１１ｂは自己整合的に形成されるため、第１の素子分離領域１１ａの上面２０ａと、第２の素子分離領域１１ｂの上面２０ｂは接している。なお、第２の素子分離領域１１ｂは少なくともその一部が、第１の方向８に沿って第１の素子分離領域１１ａと交互に配置されていれば良く、図２Ａに示すように第２の素子分離領域１１ｂはその端部１１ｅにおいて連結されていても良い。

図３に示すように、第１及び第２の素子分離領域１１ａ、１１ｂと、半導体基板１が同程度のエッチングレートとなる条件で、第１及び第２の素子分離領域１１ａ、１１ｂ並びに半導体基板１のドライエッチングを行う。これにより、第１及び第２の素子分離領域１１ａ、１１ｂ並びに半導体基板１の上面が後退して、半導体基板１の一部が露出する。この際、第1及び第２の素子分離領域１１ａ、１１ｂ並びに半導体基板１の上面が略同一の面となる。なお、ドライエッチングの代わりに、ＣＭＰ処理を用いても良い。

図４に示すように、半導体基板１に対して第１及び第２の素子分離領域１１ａ、１１ｂ内に埋め込まれた絶縁材料がエッチング選択比を有する（高いエッチングレートとなる）条件で、第１及び第２の素子分離領域１１ａ、１１ｂのウェットエッチングを行う。これにより、突出した半導体基板１からなるフィン２が形成される。フィン２は、露出した側面２ａと上面２ｂを有する。図１及び２の工程で予めテーパー状の内壁側面を有する第１及び第２のトレンチ９ａ、９ｂを形成したため、フィン２の露出した側面２ａもテーパー形状となる。

図５に示すように、フィン２の露出した側面２ａ及び上面２ｂを熱酸化することにより、フィン２の表面に酸化シリコン膜からなる第１のゲート絶縁膜３ａを形成する。

図６に示すように、半導体基板１上の全面に、不純物を含有するポリシリコン膜等の導電材料を形成した後、公知のリソグラフィー技術とドライエッチング技術を用いて、複数のフィン２を跨るように第１のゲート電極５ａを形成する。第１のゲート電極５ａをマスクに用いて、フィン２における第１のゲート電極５ａの両側に不純物をイオン注入することにより、第１のソース及びドレイン６ａを形成する。

図７に示すように、半導体基板１上の全面に、酸化シリコン膜からなる層間絶縁膜１２を形成する。層間絶縁膜１２を貫通して、第１のソース及びドレイン６ａを露出させるようにコンタクトホール１３ａを形成する。この際、２つの第１のソース６ａ、２つの第１のドレイン６ａを露出させるようにそれぞれ１つのコンタクトホール１３ａを形成する。コンタクトホール１３ａ内に導電材料を埋め込むことにより、コンタクトプラグ１３を形成する。なお、後の工程で、第１の方向８に延在して、４つのコンタクトプラグ１３を接続する、ラインパターンを有する配線を形成しても良い。

図１５及び１６に示したように、関連する方法では、素子分離領域１１はラインアンドスペースパターンとして形成される。しかしながら、素子分離領域１１の上面１１ｃの幅Ｗ₁及び素子分離領域１１間の間隔Ｗ₂は、ラインアンドスペースパターンの最小露光精度が限界となり、これよりも小さな寸法とすることができなかった。従って、関連する方法では、フィンを十分に微細化することが困難であった。これに対して本実施例では、図２の工程において、自己整合的に第１の素子分離領域１１ａの間に、第２の素子分離領域１１ｂを形成する。また、図１及び２の工程では、テーパー状の内壁側面を有する第１及び第２の素子分離領域１１ａ、１１ｂを形成する。このため、図４の工程では、上部が除去された第１の素子分離領域１１ａと第２の素子分離領域１１ｂの間にフィン２を形成することができる。フィン２の幅は、第１及び第２の素子分離領域１１ａ、１１ｂの内壁側面の角度を調節することにより、自由に調節することができる。従って、フィン２の幅を、リソグラフィー工程の最小露光精度よりも小さくすることが可能となり、十分に微細化したＦｉｎＦＥＴを形成することができる。

本実施例では例えば、最小露光精度の１／２の寸法の幅を有するフィン２を形成することができる。フィン２の上面２ｂの幅は、１〜３０ｎｍとすることが好ましく、５〜２２ｎｍとすることがより好ましく、８〜１５ｎｍとすることが更に好ましい。また、図１の工程において形成した第１の素子分離領域１１ａの幅は、露光最小寸法Ｆからエッチバックで出来たものとなり、角度にもよるが０．９５×Ｆ〜０．６×Ｆとなる。半導体基板１の主面７に対してフィン２の側面２ａがなす角度は、７０〜８７°が好ましい。フィン側面２ａの角度がこれらの範囲内にあることによって、フィン２の強度を維持しつつ、その幅を効果的に微細化することができる。

なお、本実施例では、フィン２の両側面２ａがテーパー状となるようにフィン２を形成した。しかし、フィン２の両側面２ａの形状はテーパー状に限定されず、フィン２の両側面２ａのうち何れか一方の側面２ａが半導体基板１の主面に対して垂直とならない形状であれば良い。このような側面２ａを有するフィン２を形成するためには、第１及び第２の素子分離領域１１ａ、１１ｂのうち何れか一方の素子分離領域の側面が半導体基板１の主面に対して垂直形状とならないように、第１及び第２の素子分離領域１１ａ、１１ｂを形成すれば良い。また、第１及び第２の素子分離領域１１ａ、１１ｂのうち何れか一方の素子分離領域の側面がテーパー状となり、他方の素子分離領域の側面が半導体基板１の主面に対して垂直状となるように、第１及び第２の素子分離領域１１ａ、１１ｂを形成しても良い。この場合、フィン２の両側面２ａのうち一方の側面２ａは垂直状、他方の側面２ａはテーパー状となり、本実施例の場合よりも更に、フィン２の幅を小さくする（本実施例の約１／２にする）ことができる。また、フィン２の側面２ａの形状は例えば、ボーイング形状や逆テーパー形状としても良い。フィン２の側面２ａがボーイング形状の場合、フィン２は、フィン２の上面２ｂから半導体基板１の厚み方向に向ってフィン幅が一旦、小さくなった後、厚み方向に向ってフィン幅が大きくなる形状となる。フィン２の側面２ａの形状は、図１及び２の第１及び第２の素子分離領域１１ａ、１１ｂを形成する工程におけるドライエッチングの条件を適宜、調節することによって所望の形状とすることができる。

（第２実施例）
第１実施例では、上面２ｂを有するフィン２を備えたＦｉｎＦＥＴを形成した。しかし、本実施例は、フィン２が尖った先端２ｃを有し、実質的に半導体基板１の主面７に平行な上面を有さない点が、第１実施例とは異なる。以下、第１実施例と異なる工程を中心に、本実施例の製造工程を説明する。図８〜１０は本実施例の半導体装置を表す図であり、各図においてＡ図は第１の領域の上面図、Ｂ図及びＣ図はそれぞれＡ図のＡ１−Ａ１方向及びＢ１−Ｂ１方向の断面図を表す。

図８に示すように、第１実施例と同様にして半導体基板１内に、第１の素子分離領域１１ａと第２の素子分離領域１１ｂを形成する。

図９に示すように、半導体基板１に対して第１及び第２の素子分離領域１１ａ、１１ｂ内に埋め込まれた絶縁材料がエッチング選択比を有する（エッチグレートが高くなる）条件で、第１及び第２の素子分離領域１１ａ、１１ｂのウェットエッチングを行い、その上部を除去する。これにより、突出した半導体基板１からなり、鋭利な先端２ｃと、側面２ａを有するフィン２が形成される。フィン２の露出した側面２ａはテーパー形状とする。

図１０に示すように、フィン２の露出した側面２ａを熱酸化することにより、フィン２の表面に酸化シリコン膜からなる第１のゲート絶縁膜３ａを形成する。半導体基板１上の全面に、不純物を含有するポリシリコン膜等の導電材料を形成した後、公知のリソグラフィー技術とドライエッチング技術を用いて、複数のフィン２を跨るように第１のゲート電極５ａを形成する。第１のゲート電極５ａをマスクに用いて、フィン２における第１のゲート電極５ａの両側に不純物をイオン注入することにより、第１のソース及びドレイン６ａを形成する。

以下は、第１実施例の図７の工程を実施して、層間絶縁膜１６及びコンタクトプラグ１３を形成することにより、本実施例の半導体装置が完成する。

本実施例のＦｉｎＦＥＴは、実質的にフィン２の上面が存在しないため、ＦｉｎＦＥＴがＯＮ状態の時には、フィン２の側面２ａにのみチャネルが形成される、ダブルゲート型となる。本実施例においても、第１実施例と同様に、第１の素子分離領域１１ａと、第２の素子分離領域１１ｂの間に位置するフィン２を利用してＦｉｎＦＥＴを形成する。また、フィン２の上面が実質的に存在しないため、第１実施例と比べて更にフィン２の幅を小さくすることができ、微細化に対応した半導体装置を形成することができる。

（第３実施例）
本実施例は、更にＦｉｎＦＥＴに接続されるようにビット線とキャパシタが設けられ、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成している点が第１実施例とは異なる。ＦｉｎＦＥＴの形成工程は第１実施例と同じであるため、以下ではＦｉｎＦＥＴ形成後のコンタクトプラグ、ビット線、キャパシタの形成工程を中心に説明する。

第１実施例の図１〜６の工程を実施した後、半導体基板１の第１の領域上に第１の層間絶縁膜を形成する。第１の層間絶縁膜を貫通して、第１のソース、第１のドレインを露出させるようにそれぞれコンタクトホールを形成する。各コンタクトホール内に導電材料を埋め込むことにより、第１のソース及び第１のドレイン上にそれぞれ、第１及び第２のコンタクトプラグを形成する。第１のコンタクトプラグ上にビット線を形成する。第１の層間絶縁膜上に更に第２の層間絶縁膜を形成する。第１及び第２の層間絶縁膜内に、第２のコンタクトプラグに接続されるように第３のコンタクトプラグを形成する。第３のコンタクトプラグ上にコンタクトパッドを形成する。コンタクトパッドを覆うように窒化シリコン膜及び第３の層間絶縁膜を形成する。公知の方法により、窒化シリコン膜及び第３の層間絶縁膜内に、コンタクトパッドを露出させるようにキャパシタホールを形成する。キャパシタホール内に公知の方法により、下部電極、容量絶縁膜及び上部電極を順に形成することにより、キャパシタを形成する。これにより、キャパシタ及びＦｉｎＦＥＴからなるメモリセルが完成する。ＤＲＡＭは、複数のメモリセルから構成されている。

本実施例では、第１実施例と同様に、微細化に対応したＦｉｎＦＥＴを形成することができる。従って、ビット線及びキャパシタを微細化することにより、高集積度のＤＲＡＭを形成することができる。

（第４実施例）
本実施例は、ＦｉｎＦＥＴの形成と同時に、プレナー型のトランジスタを形成する点が第１実施例とは異なる。ＦｉｎＦＥＴの形成工程は、第１実施例と同じであるため、以下ではプレナー型のトランジスタの形成工程を中心に説明する。

図１４に示すように、本実施例の半導体装置は、第１の領域１５ａにＦｉｎＦＥＴ、第２の領域１５ｂにプレナー型のトランジスタを有する。プレナー型のトランジスタは、第1の半導体領域１ａと、第1の半導体領域１ａ上に順に設けられた第２のゲート絶縁膜３ｂ及び第２のゲート電極５ｂを有する。第1の半導体領域１ａ内の、第２のゲート電極５ｂを挟んだ両側には、第２のソース及びドレイン６ｂが設けられている。

以下、第１実施例と異なる工程を中心に、本実施例の製造工程を説明する。なお、図１１〜１４は本実施例の半導体装置を表す図であり、各図においてＡ図及びＤ図はそれぞれ第１及び第２の領域の上面図、Ｂ図及びＣ図はそれぞれＤ図のＢ１−Ｂ１方向及びＡ１−Ａ１方向の断面図を表す。

図１１に示すように、公知のリソグラフィー技術とドライエッチング技術を用いて、半導体基板１の第１の領域１５ａに第１の素子分離領域１１ａを形成する。これと同時に、半導体基板１の第２の領域１５ｂに、矩形の第1の半導体領域１ａを囲むように第３の素子分離領域１１ｃを形成する。

図１２に示すように、第1の半導体領域１ａ上にフォトレジストマスク（図示していない）を形成した後、公知のリソグラフィー技術とドライエッチング技術を用いて、第１の領域１５ａに自己整合的に第２の素子分離領域１１ｂを形成する。フォトレジストマスクを除去した後、第１〜第３素子分離領域１１ａ〜１１ｃと、半導体基板１及び第1の半導体領域１ａが同程度のエッチングレートとなる条件で、第１及び第２の領域１５ａ、１５ｂのドライエッチングを行う。これにより、第１〜第３素子分離領域１１ａ〜１１ｃと、半導体基板１及び第1の半導体領域１ａの上部が除去される。半導体基板１及び第1の半導体領域１ａに対して第１〜第３の素子分離領域１１ａ〜１１ｃ内に埋め込まれた絶縁材料がエッチング選択比を有する条件で、第１〜第３の素子分離領域１１ａ〜１１ｃのウェットエッチングを行う。これにより、第１の領域１５ａには突出した半導体基板からなるフィン２が形成される。

図１３に示すように、第１の領域１５ａ内の半導体基板１及び第２の領域１５ｂ内の第1の半導体領域１ａの露出した表面を熱酸化することによりそれぞれ、第１のゲート絶縁膜３ａ及び第２のゲート絶縁膜３ｂを形成する。

図１４に示すように、半導体基板１上の全面に、不純物を含有するポリシリコン膜等の導電材料を形成する。公知のリソグラフィー技術とドライエッチング技術を用いて、第１の領域１５ａにおいて複数のフィン２を跨るように第１のゲート電極５ａ、第２の領域１５ｂにおいて第1の半導体領域１ａ上に第２のゲート電極５ｂを形成する。第１のゲート電極５ａをマスクに用いて、フィン２における第１のゲート電極５ａの両側に不純物をイオン注入することによりそれぞれ、第１のソース及びドレイン６ａを形成する。これと同時に、第２のゲート電極５ｂをマスクに用いて、第1の半導体領域１ａにおける第２のゲート電極５ｂの両側に不純物をイオン注入することにより第２のソース及びドレイン６ｂを形成する。これにより、ＦｉｎＦＥＴを形成する工程を利用して、ＦｉｎＦＥＴと共にプレナー型のトランジスタを形成することができ、工程数を減らすことができる。この結果、製造コストを低減することができる。

１ 半導体基板
１ａ 第1の半導体領域
２ フィン
２ａ フィンの側面
２ｂ フィンの上面
２ｃ フィンの先端
３ ゲート絶縁膜
３ａ 第１のゲート絶縁膜
３ｂ 第２のゲート絶縁膜
４ 第２の方向
５ ゲート電極
５ａ 第１のゲート電極
５ｂ 第２のゲート電極
６ ソース及びドレイン
６ａ 第１のソース及びドレイン
６ｂ 第２のソース及びドレイン
７ 半導体基板の主面
８ 第１の方向
９ａ 第１のトレンチ
９ｂ 第２のトレンチ
１１ 素子分離領域
１１ａ 第１の素子分離領域
１１ｂ 第２の素子分離領域
１１ｃ 第３の素子分離領域
１１ｄ 素子分離領域の上面
１１ｅ 素子分離領域の上面
１１ｅ 第２の素子分離領域の端部
１２ 層間絶縁膜
１３ コンタクトプラグ
１３ａ コンタクトホール
１５ａ 第１の領域
１５ｂ 第２の領域
２０ａ 第１の素子分離領域の上面
２０ｂ 第２の素子分離領域の上面
Ｗ₁ 素子分離領域の上面の幅
Ｗ₂ 素子分離領域間の幅

Claims (8)

1. 半導体基板の第1の領域内に第1の方向に沿って交互に配置されるように第1及び第２の素子分離領域を形成する工程であって、前記第1及び第２の素子分離領域のうち少なくとも一方の素子分離領域の側面は前記半導体基板の主面に対して垂直とならないように前記第1及び第２の素子分離領域を形成する工程と、
   前記第1及び第２の素子分離領域の上部を除去して、前記第1の素子分離領域と第２の素子分離領域の間の前記半導体基板をフィンとして形成する工程と、
   を有し、
   前記第1及び第２の素子分離領域を形成する工程は、
   前記半導体基板内に、複数の第1のトレンチを形成する工程と、
   前記複数の第1のトレンチ内に絶縁材料を埋め込むことにより複数の前記第1の素子分離領域を形成する工程と、
   隣り合う前記第1の素子分離領域の間に自己整合的に、第２のトレンチを形成する工程と、
   前記第２のトレンチ内に絶縁材料を埋め込むことにより前記第２の素子分離領域を形成する工程と、
   を有する半導体装置の製造方法。
2. 前記半導体基板をフィンとして形成する工程の後に更に、
   前記フィンの露出した表面上に第1のゲート絶縁膜を形成する工程と、
   前記第1のゲート絶縁膜を介して、前記フィンを跨るように第1のゲート電極を形成する工程と、
   前記フィンにおける、前記第1のゲート電極の両側に第1のソース及びドレインを形成する工程と、
   を有する請求項１に記載の半導体装置の製造方法。
3. 前記第1及び第２の素子分離領域を形成する工程では、
   前記第1の素子分離領域の形成と同時に、前記半導体基板の第２の領域内に第1の半導体領域を囲むように第３の素子分離領域を形成し、
   前記第１のゲート絶縁膜を形成する工程では、
   前記第1のゲート絶縁膜の形成と同時に、前記第1の半導体領域の露出した表面上に第２のゲート絶縁膜を形成し、
   前記第1のゲート電極を形成する工程では、
   前記第1のゲート電極の形成と同時に、前記第２のゲート絶縁膜を介して第1の半導体領域上に第２のゲート電極を形成し、
   前記第1のソース及びドレインを形成する工程では、
   前記第1のソース及びドレインの形成と同時に、前記第1の半導体領域における、前記第２のゲート電極の両側に第２のソース及びドレインを形成する請求項２に記載の半導体装置の製造方法。
4. 前記第1のソース及びドレインを形成する工程の後に更に、
   前記第1のソース及びドレインの一方に接続されるようにビット線を形成する工程と、
   前記第1のソース及びドレインの他方に接続されるようにキャパシタを形成する工程と、
   を有し、
   前記半導体装置は、ＤＲＡＭである請求項２又は３に記載の半導体装置の製造方法。
5. 前記第1及び第２の素子分離領域の側面は、テーパー状である請求項１〜４の何れか1項に記載の半導体装置の製造方法。
6. 前記半導体基板の主面に対して前記第1及び第２の素子分離領域の側面がなす角度は、７０〜８７°である請求項５に記載の半導体装置の製造方法。
7. 前記第1及び第２の素子分離領域を形成する工程の後で、前記半導体基板をフィンとして形成する工程の前に更に、
   前記第1及び第２の素子分離領域並びに半導体基板の上面が略同一の面となるように、前記第1及び第２の素子分離領域並びに半導体基板の第1の領域の上面を後退させる工程を有する請求項１〜６の何れか１項に記載の半導体装置の製造方法。
8. 半導体基板上であって第１の方向に沿って所定の間隔で配置され、夫々、前記第１の方向と異なる第２の方向に延在し、テーパー状の内壁側面を有する複数の第１のトレンチを形成する工程と、
   前記複数の第１のトレンチ内に第１の絶縁膜を埋め込むことによって複数の第１の素子分離領域を形成する工程と、
   前記第１の絶縁膜に対して半導体基板がエッチング選択比を有する条件で半導体基板に対してエッチングを行うことによって、前記複数の第１の素子分離領域の隣接する第１の素子分離領域の間にテーパー状の内壁側面を有する複数の第２のトレンチを形成する工程と、
   前記複数の第２のトレンチ内に第２の絶縁膜を埋め込むことによって複数の第２の素子分離領域を形成する工程と、
   前記半導体基板、前記第１及び第２の素子分離領域が実質的に同程度のエッチングレートとなる条件で前記半導体基板、前記第１及び第２の素子分離領域のエッチングを行う工程と、
   を有する半導体装置の製造方法。

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