JP2013165220A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＴＲＡＭ等のキャパシタレスＤＲＡＭでは結晶欠陥によるリーク電流を低減できない。
【解決手段】ＴＲＡＭ等の半導体装置に用いられるサイリスタは、Ｎ＋層９，Ｐチャネル１４、Ｎベース層１８、Ｐ＋層１９で構成され、Ｐチャネル１４をシリコンナノワイヤとすることで、シリコンのバンドギャップを拡大させ、その結果、熱励起によるリーク電流を低減できる。
【選択図】図１９

Description

本発明は半導体装置及びその製造方法に関し、詳しくは、サイリスタを含む半導体装置およびその製造方法に関する。

従来、半導体記憶装置は、キャパシタをメモリ素子として有するＤＲＡＭ（Dynamic Random Access Memory）が主流である。一方、昨今の半導体装置の微細化に伴い、キャパシタレスＤＲＡＭが注目されている。

キャパシタレスＤＲＡＭとして、高抵抗状態と低抵抗状態の２つの状態を有し、これを０／１とする負性抵抗素子が検討されている。近年、負性抵抗素子としてサイリスタを用い、サイリスタのターンオン、ターンオフ特性をゲート電極により制御し、アクセストランジスタと直列に接続したメモリセルが提案されている。このような半導体記憶装置は、サイリスタ(Thyristor)を用いたランダムアクセスメモリ（Random Access Memory）ということで、ＴＲＡＭと称される。

従来のＴＲＡＭは、サイリスタとアクセストランジスタとを１対１で接続していたが、特許文献１では１つのアクセストランジスタに対して複数のサイリスタを並列に接続したメモリセルを有する半導体装置が開示されている。

一方、シリコンのナノワイヤを用いた電界効果トランジスタ（ＦＥＴ）が非特許文献１に開示されている。

特開２００７−６６３６４号公報

"Bandstructure and Orientation Effects in Ballistic Si and Ge Nanowire FETs", Jing Wang et al., Electron Devices Meeting, 2005. IEDM Technical Digest. IEEE International

従来提案されているＴＲＡＭ等のキャパシタレスＤＲＡＭでは結晶欠陥によるリーク電流を低減できないという問題があり、リテンション特性がＤＲＡＭとしての要求を満たしていなかった。

本発明の一実施形態によれば、サイリスタを含む半導体装置であって、該サイリスタのチャネル層がシリコンナノワイヤである半導体装置、が提供される。

サイリスタのチャネルとなる層(他導電型拡散層との接合部分を含む)をシリコンナノワイヤとすることで、シリコンのバンドギャップを拡大させ、その結果、熱励起によるリーク電流を低減できる。これにより、極めて低いリーク特性が求められるキャパシタレスＤＲＡＭにおいても、十分なリテンション特性が得られる。

本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 図１５における工程後の絶縁膜等を透過した１セル当たりの斜視図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 本発明の一実施形態例に係る半導体装置の製造工程を説明するものであって、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。 図１８における工程後の絶縁膜等を透過した１セル当たりの斜視図を示す。 本発明に係るサイリスタアレイを用いたＴＲＡＭの一例を示す回路構成図である。

以下、図面を参照して本発明の実施形態例を説明するが、本発明はこの実施形態例のみに限定されるものではない。図１〜１５，１７〜１８において、（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）はそれぞれ平面図（Ｃ）におけるＡ１−Ａ１’、Ａ２−Ａ２’、Ｂ１−Ｂ１’、Ｂ２−Ｂ２’での断面図を示す。図１６，図１９は絶縁膜等を透過した１セル当たりの斜視図を示す。

図１工程
常法によりｐ−ウェルを形成したシリコン基板１上に第１のマスク膜としてマスク窒化シリコン膜２を６０ｎｍの厚みに形成し、マスク窒化シリコン膜２のドライエッチングにより、最小加工寸法Ｆ値よりもやや広い線幅（第１の幅）でマスク窒化シリコン膜２を残すように第１の方向（Ｘ方向）に延在し、第１の方向と交差する第２の方向（Ｙ方向）に分離したラインアンドスペースパターンを形成する。続いて、マスク窒化シリコン膜２をマスクにシリコンエッチングを行い、ｐ−ウェル上面を露出する第１の溝Ｔ１を形成する（シリコンエッチングは約２００ｎｍ）。マスク窒化シリコン膜２のパターニングには、フィールドＰＲ１（アモルファスカーボン膜、窒化シリコン膜、酸化シリコン膜及びフォトレジストの積層、図示せず）を用い、シリコンエッチングの際にはアモルファスカーボン膜が残存する状態で実施される。エッチング後、残存するアモルファスカーボン膜はアッシングにより除去する。

図２工程
次に、熱酸化により６ｎｍの熱酸化膜（図示せず）を形成する。この時、マスク窒化シリコン膜２表面にも熱酸化膜が形成される。続いて全面に窒化シリコン膜３を成膜し、ウェットエッチングにより熱酸化膜で保護されたマスク窒化シリコン膜２表面よりも低くする。全面に酸化シリコン膜４を成膜した後、ＣＭＰ等により平坦化する。

図３工程
マスク窒化シリコン膜２をウェットエッチングで除去した後、酸化シリコン膜の成膜及びドライエッチバックして、マスク窒化シリコン膜２を除去した部分に酸化膜サイドウォール５を形成する。

図４工程
酸化膜サイドウォール５をマスクにシリコン基板をドライエッチングして第２の溝Ｔ２を形成する。エッチング深さは１５０〜１８０ｎｍ程度とする。続いて、熱酸化により５ｎｍ厚の熱酸化膜（図示せず）を形成する。

図５工程
アンドープポリシリコン６を成膜した後、ドライエッチバックする。エッチバックはシリコン基板１が露出しない程度に行う。

図６工程
酸化シリコン膜４及び酸化膜サイドウォール５をウェットエッチングにより除去する。続いて熱酸化する。これによりシリコン基板１、ポリシリコン６、窒化シリコン膜３が酸化される（酸化膜については図示せず）。

図７工程
全面に窒化シリコン膜７を成膜する。窒化シリコン膜７と窒化シリコン膜３は図示しない酸化膜で分離されている。

図８工程
窒化シリコン膜７上にフィールドＰＲ１を形成し、Ｙ方向に延在し、Ｘ方向に１Ｆの間隔で１Ｆ幅のパターンを形成する。このパターンをマスクに、窒化シリコン膜７、シリコン基板１、ポリシリコン６、窒化シリコン膜３をエッチングして第３の溝Ｔ３を形成する。エッチングは窒化シリコン膜３底部のシリコン基板１が露出する深さまで実施する。続いて、熱酸化を実施し、窒化シリコン膜７間の溝部８の底の熱酸化膜（図示せず）をドライエッチバックで除去する。さらに、リンドープしたポリシリコン（ＤＯＰＯＳ）を成膜した後、シリコン基板１に不純物を熱拡散させ、サイリスタの第１の電極として拡散層（Ｎ＋層）９を形成する。その後、ＤＯＰＯＳは除去する。ポリシリコン６表面は図示しない熱酸化膜に覆われているため、不純物の拡散は起こらない。また、拡散層９は気相ドーピングにより形成しても良い。

図９工程
全面に薄い窒化シリコン膜（図示せず）を形成し、溝部８底の窒化シリコン膜をエッチバックにより除去する。続いて、シリサイド形成用金属膜（Ｔｉ膜又はＣｏ膜、図示せず）を形成し、さらにＴｉＮ膜（図示せず）を形成する。シリサイド形成用金属膜はＴｉＮ膜形成時の熱により、シリコン基板１と反応し、シリサイド層１０を形成する。さらに、タングステン膜（図示せず）を形成した後、タングステン膜、ＴｉＮ膜をエッチバックにより除去する。なお、この時、拡散層９がエッチングされないように溝部８の底にタングステン膜を少し残しても良い。本工程は、図示しない領域におけるトランジスタへのコンタクト形成等と同時に行うことができる。

図１０工程
窒化シリコン膜１１を形成した後、エッチバックしてポリシリコン６表面より後退させる。続いて、酸化シリコン膜１２を形成し、ＣＭＰ等により平坦化することで溝部８に窒化シリコン膜１１と酸化シリコン膜１２を埋め込む。

図１１工程
窒化シリコン膜７をウェットエッチングにより除去する。窒化シリコン膜３は表面が図示しない酸化膜で保護されているため、エッチングされない。
全面に酸化シリコン膜を１０ｎｍ厚に形成した後、エッチバックして窒化シリコン膜７を除去した領域に酸化膜サイドウォール１３を形成する。

図１２工程
酸化膜サイドウォール１３をマスクに、シリコン基板１、ポリシリコン６、窒化シリコン膜３をエッチングして第４の溝Ｔ４を形成する。本工程により第１〜第４の溝に囲まれた領域のシリコン基板１の一部が１セル当たり４本のシリコンナノワイヤ１４に加工される。その後、８００℃で水素アニールを実施してシリコンナノワイヤ１４の角部を丸める処理を行い、熱酸化して図示しない熱酸化膜を形成する。この段階でシリコンナノワイヤ１４の径は４ｎｍ以下となっている。

図１３工程
全面にゲート電極の仕事関数を決めるＴｉＮ膜とゲート抵抗を低減するためのＷ膜を形成し、エッチバックすることで、ゲート電極１５を形成する。

図１４工程
全面に窒化シリコン膜を形成し、ウェットエッチングによりエッチバックすることで、ゲート電極１５上にカバー絶縁膜１６を形成する。

図１５工程
熱酸化膜をウェットエッチングで除去し、シリコンナノワイヤ１４およびポリシリコン６表面を露出させた後、エピタキシャル成長によりシリコン層１７を形成する。図１６に、絶縁膜およびポリシリコン６を透過した斜視図を示す。

図１７工程
酸化シリコン膜１２および酸化膜サイドウォール１３をウェットエッチングで除去した後、シリコン層１７にＮ型不純物（リン（Ｐ））をイオン注入してＮベース層１８を形成する。

図１８工程
ノンドープアモルファスシリコン、又はノンドープアモルファスシリコンゲルマニウム混晶を成膜した後、Ｐ型不純物（ボロン（Ｂ））をイオン注入する。さらに、窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜を成膜する。その後の工程の熱処理により不純物ドープしたアモルファスシリコンはポリシリコン（ＤＯＰＯＳ）となる。Ｗ膜上にマスク窒化シリコン膜（図示せず）を形成する。マスク窒化シリコン膜をフォトリソグラフィおよびドライエッチングにてビット線パターンに形成する。続いて、Ｗ膜、ＷＮ膜、ＤＯＰＯＳをドライエッチングし、オーバーエッチングによりビット線間のＮベース層１８を除去して素子分離する。また、図１９は、絶縁膜およびポリシリコン６を透過した斜視図を示す。図１８および図１９中、符号１９はＤＯＰＯＳからなるサイリスタの第２の電極（Ｐ＋層）、符号２０はＷＮ膜とＷ膜の積層からなるビット線を示す。

以上のようにして、第１の電極（拡散層９、Ｎ＋層）、チャネル層（シリコンナノワイヤ１４、Ｐ層、又はアンドープ層）、ベース層（Ｎベース層１８、Ｎ層）、第２の電極（ＤＯＰＯＳ１９、Ｐ＋層）からなるサイリスタが形成される。このように、サイリスタのチャネルとなるＰ層、又は、アンドープ層を直径４ｎｍ以下のシリコンナノワイヤ１４とすることで、シリコンのバンドギャップを拡大させ、その結果、熱励起によるリーク電流を低減できる。これにより、極めて低いリーク特性が求められるキャパシタレスＤＲＡＭにおいても、十分なリテンション特性が得られる。

また、本実施形態例のように１セル当たり４本のシリコンナノワイヤ１４が存在するため、ＯＮ電流を増加させることもできる。なお、本発明では、シリコンナノワイヤ１４の数は１セル当たり４本に限定されるものではなく、ゲート電極やＮベース層をシリコンナノワイヤ毎に分離すれば、上記のように４本ずつ形成されたものを１セル当たり１本又は２本ずつとすることもできる。但し、ＯＮ電流を増加させる効果から、１セル当たり４本のナノワイヤを形成することが好ましい。また、隣接するセルとＮベース層１８、アノード１９を供用して、１セル当たり８本のナノワイヤを有するサイリスタとすることも可能である。

図示しない領域には、このようにアレイ状に形成した複数のサイリスタに接続されるトランジスタを形成してＴＲＡＭとして用いることができる。例えば、図２０は、本発明を適用して形成されるサイリスタアレイ５２のそれぞれに１つのアクセストランジスタ５１を有するＴＲＡＭの一例を示す回路構成である。各サイリスタのカソードは、アクセストランジスタ５１のソース・ドレイン電極の一方に接続され、各サイリスタのゲート電極はサイリスタ用ワード線（Ｔｙ−ＷＬ１〜Ｔｙ−ＷＬ８）に接続され、各サイリスタのアノードはビット線（ＢＬ１〜ＢＬ６）に接続される。各アクセストランジスタ５１のゲート電極はトランジスタワード線（Ｔｒ−ＷＬ１〜２）に接続され、各アクセストランジスタ５１のソース・ドレイン電極の他方はデータ線（ＤＬ１〜２）に接続される。なお、この例では４×３のサイリスタアレイ５２を用いる場合を例示しているが、これに限定されない。例えば、１セルのサイリスタに１つのアクセストランジスタを１対１で接続することもできる。また、セル面積の縮小という観点からは、特許文献１に示されるように、複数セルのサイリスタを１つのアクセストランジスタに並列接続する構成が有利である。

アクセストランジス５１は従来公知の方法で形成することができ、プレーナ型や縦型トランジスタなどを用いることができる。縦型トランジスタの場合、本発明に係るサイリスタと工程を一部供用して形成することができる。

１ シリコン基板
２ マスク窒化シリコン膜
３ 窒化シリコン膜
４ 酸化シリコン膜
５ 酸化膜サイドウォール
６ アンドープポリシリコン
７ 窒化シリコン膜
８ 溝部
９ 拡散層（Ｎ＋層）
１０ シリサイド層
１１ 窒化シリコン膜
１２ 酸化シリコン膜
１３ 酸化膜サイドウォール
１４ シリコンナノワイヤ
１５ ゲート電極
１６ カバー絶縁膜
１７ シリコン層
１８ Ｎベース層
１９ 第２の電極（Ｐ＋層）
２０ ビット線
５１ アクセストランジスタ
５２ サイリスタアレイ
Ｔ１ 第１の溝
Ｔ２ 第２の溝
Ｔ３ 第３の溝
Ｔ４ 第４の溝

Claims (20)

1. サイリスタを含む半導体装置であって、
   該サイリスタのチャネル層(他導電型拡散層との接合部分を含む)がシリコンナノワイヤである半導体装置。
2. 前記シリコンナノワイヤの直径が４ｎｍ以下である請求項１に記載の半導体装置。
3. 前記サイリスタは、基板垂直方向に基板と反対導電型の第１の電極、基板と同一導電型のチャネル層、基板と反対導電型のベース層、基板と同一導電型の第２の電極の積層構造を有し、前記シリコンナノワイヤは前記チャネル層として基板上に立設されている請求項１又は２に記載の半導体装置。
4. 前記サイリスタは、１セル当たり前記シリコンナノワイヤの複数を含む請求項１ないし３のいずれか１項に記載の半導体装置。
5. １セル当たり４本の前記シリコンナノワイヤを含む請求項４に記載の半導体装置。
6. 前記４本のシリコンナノワイヤが矩形頂点のそれぞれに配置される矩形配置を有し、前記矩形配置の一辺から対向する他辺に向かってシリコンナノワイヤ間を通過する領域に、前記４本のシリコンナノワイヤのそれぞれの１側面に対向する１つのゲート電極を有する請求項５に記載の半導体装置。
7. 前記ゲート電極の側面に対向する前記矩形配置の２辺のシリコンナノワイヤ間に、多結晶シリコン層を有する請求項６に記載の半導体装置。
8. 前記ベース層は、前記シリコンナノワイヤの上部からエピタキシャル成長により形成したシリコン層に基板と反対導電型の不純物を注入したものである請求項３ないし６のいずれか１項に記載の半導体装置。
9. 前記サイリスタは、４Ｆ２アレイに形成される請求項５ないし８のいずれか１項に記載の半導体装置。
10. 前記半導体装置は、前記サイリスタを記憶素子として用いた半導体記憶装置である請求項１ないし９のいずれか１項に記載の半導体装置。
11. 前記サイリスタの複数が並列に一つのトランジスタに接続される請求項１０に記載の半導体装置。
12. シリコン基板に、第１の方向に延在する複数の第１の溝を形成する工程と、
    前記第１の溝に挟まれたシリコン基板に前記第１の方向に延在する第２の溝を形成する工程と、
    前記第１の方向と交差する第２の方向に複数の第３の溝を形成する工程と、
    前記第３の溝間に挟まれたシリコン基板を含む領域に前記第２の方向に延在する第４の溝を形成する工程
    とを含み、前記第１〜４の溝に囲まれた領域に前記シリコン基板に立設するシリコンナノワイヤを形成する半導体装置の製造方法。
13. 前記シリコンナノワイヤの直径を４ｎｍ以下とする請求項１２に記載の半導体装置の製造方法。
14. 前記シリコンナノワイヤ下の半導体基板にシリコンナノワイヤと反対導電型の不純物を導入して第１の電極を形成する工程と、
    前記シリコンナノワイヤの側方にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記シリコンナノワイヤの上部にシリコンナノワイヤと反対導電型の半導体層を形成する工程と、
    前記半導体層の上に前記シリコンナノワイヤと同一導電型の第２の電極を形成する工程と
    を含み、前記シリコンナノワイヤをチャネルとするサイリスタを形成する請求項１２または１３に記載の半導体装置の製造方法。
15. 前記サイリスタは、１セル当たり前記シリコンナノワイヤの複数を含むように形成する請求項１２ないし１４のいずれか１項に記載の半導体装置の製造方法。
16. １セル当たり４本の前記シリコンナノワイヤを含むように形成する請求項１５に記載の半導体装置の製造方法。
17. 前記４本のシリコンナノワイヤは、矩形頂点のそれぞれに配置される矩形配置に形成され、前記矩形配置の一辺から対向する他辺に向かってシリコンナノワイヤ間を通過する領域に、前記４本のシリコンナノワイヤのそれぞれの１側面に対向する１つの前記ゲート電極を形成する請求項１６に記載の半導体装置の製造方法。
18. 前記半導体層は、前記ゲート電極と絶縁された前記シリコンナノワイヤの上部を露出させた後、露出したシリコンナノワイヤからエピタキシャル成長により形成したシリコン層に前記シリコンナノワイヤと反対導電型の不純物を注入して形成する請求項１４ないし１７のいずれか１項に記載の半導体装置の製造方法。
19. 前記ゲート電極に接続されるワード線の複数と、前記第２の電極に接続されるビット線の複数とが交差してサイリスタアレイを形成し、前記サイリスタの複数を並列に前記第１の電極で接続するトランジスタを形成する工程を有する請求項１４ないし１８のいずれか１項に記載の半導体装置の製造方法。
20. シリコン基板上に第１のマスク膜を形成する工程、
    前記第１のマスク膜を第１の方向に延在する第１の線幅を有するラインアンドスペースパターンに成形する工程、
    成形された前記第１のマスク膜をマスクに、シリコン基板に第１の溝を形成する工程、
    前記第１の溝に第１の材料を埋め込む工程、
    前記第１のマスク膜を除去した後、第１のマスク膜を除去した開口部側壁に第１のサイドウォール膜を形成する工程、
    前記開口部に露出するシリコン基板を前記第１のサイドウォール膜をマスクにエッチングして、第２の溝を形成する工程、
    前記第２の溝に第２の材料を埋め込み、前記シリコン基板のエッチングされていない表面よりも高い位置まで前記第２の材料をエッチバックする工程、
    前記第１のサイドウォール膜を除去した後、全面に第２のマスク膜を形成する工程、
    前記第２のマスク膜を前記第１の方向と交差する第２の方向に延在する第２の線幅を有するラインアンドスペースパターンに成形する工程、
    成形された前記第１のマスク膜をマスクに、前記シリコン基板、前記第１の材料及び第２の材料をエッチングし、前記第１及び第２の材料底の前記シリコン基板を露出する第３の溝を形成する工程、
    前記第３の溝底に露出するシリコン基板に、シリコン基板と反対導電型の不純物を導入して第１の電極を形成する工程と、
    前記第３の溝を前記第２のマスク膜とエッチング特性が同等又は類似する第３の材料と、前記第２のマスク膜とエッチング特性が異なる第４の材料を積層して埋め込む工程、
    前記第２のマスク膜を選択的に除去した後、形成される開口部に第２のサイドウォール膜を形成する工程と、
    前記第２のサイドウォール膜をマスクに、前記第２のマスク膜を除去して形成された開口部底に露出する前記第１の材料、第２の材料及びシリコン基板を、前記第１の材料及び第２の材料底のシリコン基板が露出しない深さまでエッチングして第４の溝を形成すると共に、前記第１〜第４の溝で囲まれた領域に前記シリコン基板に立設するシリコンナノワイヤを形成する工程、
    とを含む請求項１２に記載の半導体装置の製造方法。

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