KR0154153B1 - 반도체소자 및 그 제조방법 - Google Patents
반도체소자 및 그 제조방법Info
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
본 발명은 워드라인 스트랩영역을 구비하는 반도체소자 및 그 제조방법에 관한것으로서, 워드라인과 금속배선이 연결되는 워드라인 스트랩영역에서 워드라인과 금속배선의 사이에 개재되어 단차를 감소시키는 폴리실리콘층 패턴을 비트라인과 동시에 형성할 때, 상기 워드라인 스트랩영역과 접한 비트라인의 기생 캐패시턴스 변화를 방지하기 위하여 상기 워드라인 스트랩용 폴리실리콘층 패턴과 일측에 접하는 대치형 비트라인을 형성하여 워드라인 스트랩영역의 크기를 감소시켰으므로, 간단한 공정으로 워드라인 스트랩영역과 접한 비트라인의 기생 캐패시턴스 변화를 방지하여 데이타 입출력시의 오동작을 방지하므로 소자동작의 신뢰성이 향상되고, 워드라인 스트랩영역의 크기가 감소되어 소자의 고집적화가 용이하다.
Description
제1도는 종래 기술에 따른 반도체소자의 워드라인 스트랩 부분의 레이아웃도.
제2도는 제1도의 선 A-A'에 따른 단면도.
제3도는 본발명에 따른 반도체소자의 워드라인 스트랩 부분의레이아웃도.
제4도는 제3도에서의 선B-B'에 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리 절연막
3 : 비트라인 3A : 비트라인바
4 : 워드라인 스트랩용 폴리실리콘층 패턴
5 : 더미 비트라인 6 : 대칭형 비트라인
본 발명은 반도체소자 및 그 제조방법에 관한것으로서, 특히 반도체소자의 워드라인 스트랩영역에서 비트라인의 토폴로지 변화에 따른 기생 캐패시터스 변화를 보상하는 별도의 대칭형(즉,미러형)비트라인을 워드라인 스트랩용 폴리실리콘층 패턴과 연결되도록 형성하여 소자의 고집적화에 유리한 반도체소자 및 그 제조방법에 관한것이다.
일반적으로 디램(DRAM)소자는 단위소자가 하나의 모스 전계효과 트랜지스터와 하나의 캐패시터로 구성되어 구조 및 동작회로가 간단하여 다른 소자에 비해 집적도가 높고, 제조 공정이 간단하므로 반도체장치의 기본 메모리 소자로 널리 사용된다.
상기와 같은 디램 소자는 소정 갯수의 단위소자를 구비하는 다수개의 블럭으로 구성되며, 상기 블럭들 사이의 공간에는 저항이 높은 폴리실리콘층으로 형성되는 워드라인의 저항을 감소시키기 위하여 워드라인의 상측에 형성되는 금속배선과 워드라인이 접촉되는 워드라인 스트랩영역이나 기타 회로배선들이 배치된다.
제1도 및 제2도는 종래 반도체소자를 설명하기 위한 도면으로서, 워드라인 스트랩영역 부분에서 제2폴리실리콘층 패턴을 위주로 도시한 예이므로 서로 연관시켜 설명한다.
먼저, 반도체기판(1)상에 소자분리를 위한 소자분리 절연막(2)과 게이트산화막(도시되지 않음)을 형성한 후, 가로 방향으로 연장되어 있는 워드라인(도시되지 않음)을 제1폴리실리콘층 패턴으로 형성한다. 그다음 상기 구조의 전표면에 제1층간절연막(도시되지 않음)을 도포한 후, 상기 워드라인에서 금속배선과의 콘택으로 예정되어 있는 부분을 노출시키는 워드라인 스트랩용 콘택홀을 형성하고, 상기 구조의 전표면에 제2폴리실리콘층을 형성한다.
그후, 상기 제2폴리실리콘층을 패턴잉하여 세로 방향으로 연장되어 상기 워드라인과 직교되는 비트라인(3)및 비트라인바(bit line; 3A)를 형성하고, 상기 워드라인 스트랩용 콘택홀을 메우는 직사각 형상의 워드라인 스트랩용용 폴리실리콘층 패턴(4)을 함께 형성한다. 이때 상기의 워드라인 스트랩용용 폴리실리콘층 패턴(4)은 비트라인에 의한 워드라인 스트랩영역에서의 단차를 감소시켜 후속 금속배선의 단차피복성을 향상시키기 위한 것이다.
이 때 상기 워드라인 스트랩영역과 접한 비트라인(3)및 비트라인바(3A)는 일측에만 비트라인(3)이 형성되어 있고 타측에는 워드라인 스트랩용 폴리실리콘층 패턴(4)이 형성되어 있어 토폴로지 변화가 생기므로 비트라인(3)의 기생 캐패시턴스가 변화되어 데이타의 입출력시 발란스가 유지되지 않아 소자가 오동작하는데, 이를 방지하기 위하여 회로적으로는 연결되어 있지 않은 별도의 더미 비트라인(5)을 워드라인 스트랩영역에 형성한다.
상기와 같은 종래 제2폴리실리콘층 패턴으로 형성되는 비트라인(3)과 기생캐패시턴스를 보상하여 데이터 발란스를 유지하기 위한 더미 비트라인(5)과 워드라인 스트랩용 폴리실리콘등 패턴(4)을 구비하는 반도체소자는 비트라인(3)과 워드라인 스트랩용 폴리실리콘 등 패턴(4)과의 간격 Y 및 Y' 만큼의 공간이 더 필요하여 소자의 고집적화가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 워드라인과 그 상측의 금속배선을 연결하는 워드라인 스트랩영역을 구비하는 반도체소자에서 상기 워드라인의 스트랩으로 예정되어 있는 부분을 노출시키는 워드라인 스트랩용 콘택홀을 메우는 워드라인 스트랩용 폴리실리콘층 패턴과 일측이 접촉되는 대칭형 비트라인을 비트라인 형성시의 폴리실리콘층으로 형성하여 데이타 발란스를 유지하여 소자동작의 신뢰성을 향상시키고, 고집적화에 유리한 반도체소자를 제공함에 있다.
본 발명의 다른 목적은 워드라인 스트랩용 폴리실리콘층 패턴과 일측이 연결되는 대칭형 비트라인을 비트라인 형성시 함께 형성하여 소자의 고집적화에 유리한 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은, 일련의 워드라인들이 워드라인 스트랩영역에서 그 상측의 금속배선과 접촉되고, 일련의 비트라인들이 상기 워드라인들과 직교되도록 형성되어 있는 반도체소자에 있어서, 상기 워드라인 스트랩영역에서 상기 워드라인과 금속배선간의 사이에 개재되어 상하로 연결되는 폴리실리콘층 패턴에 일측이 연결되어 있는 미러형태의 비트라인을 구비하여 워드라인 스트랩영역과접한 비트라인의 기생 캐패시턴스를 보상함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 소자분리 절연막과 게이트 산화막 및 일련의 워드라인들이 형성되어 있는 반도체기판상에 상기 워드라인에서 상측의 금속배선과 연결되는 워드라인 스트랩영역으로 예정되어 있는 부분을 노출시키는 워드라인 스트랩용 콘택홀을 구비하는 층간절연막을 형성하는 공정과, 상기 구조의 전표면에 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층에서 상기 워드라인과 직교되는 방향으로 연장되어 있는 일련의 비트라인과, 상기 워드라인 스트랩용 콘택홀을 통하여 워드라인과 접촉되는 폴리실리콘층 패턴과, 상기 폴리실리콘층과 일측이 연결되어 비트라인의 기생 캐패시턴스를 조절하는 미러형태의 비트라인을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자 및 그 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제3도 및 제4도는 본 발명에 따른 반도체소자의워드라인 스트랩영역에서 의 평면도 및 단면도로서, 서로 연관시켜 구조 및 제조 방법을 함께 설명한다.
먼저, 반도체기판(1)의 일측에 소자분리를 위한 소자분리 절연막(2)을 형성하고, 타측에는 게이트 산화막(도시되지 않음)을 형성한 후, 상기 소자분리 절연막(2)및 게이트 산화막상에 걸쳐 한방향, 예를들어 가로 방향으로 연장되어 있는 일련의 워드라인(도시되지 않음)들을 제1폴리실리콘층 패턴으로 형성한다. 그 다음 상기 워드라인들에서 금속배선과의 콘택으로 예정되어 있는 부분을 노출시키는 워드라인 스트랩용 콘택홀을 구비하는 제1층간절연막(도시되지 않음)을 도포한다.
이 때 상기 반도체소자는 다수개의 단위 소자들이 형성되어 있는 다수개의 블럭으로 구성되는데 상기 블럭들의 사이에 워드라인 스트랩이 형성된다.
그후, 상기 구조의 전표면에 제2폴리실리콘층을 형성하고, 상기 제2폴리실리콘층을 패턴잉하여 상기 워드라인과 직교되는 방향, 예를 들어 세로 방향으로 연장되 있는 비트라인(3)및 비트라인바(3A)를 형성하고, 상기 비트라인(3)과 비트라인바(3A)사이의 상기 워드라인 스트랩용 콘택홀을 메우는 사각 형상의 워드라인 스트랩용 폴리실리콘층 패턴(4)을 함께 형성하며, 상기 워드라인 스트랩용 폴리실리콘층 패턴(4)과 일측이 접촉되는 대칭형 비트라인(6)을 형성한다. 이때 상기의 워드라인 스트랩용 폴리실리콘층 패턴(4)은 비트라인에 의한 워드라인 스트랩영역에서의 단차를 감소시켜 후속 금속배선의 단차피복성을 향상시키기 위한 것이며, 상기 대칭형 비트라인(6)은 상기 워드라인 스트랩영역과 접한 비트라인(3)및 비트라인바(3A)의 토폴로지 변화에 따른 기생 캐패시턴스가 변화되어 데이타의 입출력시의 소자가 오동작하는 것을 방지한다.
상기와 같은 대칭형 비트라인(6)을 구비하는 본 발명에 따른 반도체소자는 비트라인(3)및 비트라인바(3A)와 워드라인 스트랩용 폴리실리콘층 패턴(4)과의 간격이 X및 X'가 된다.
따라서 종래의 더미 비트라인을 형성하는 경우에 비하여 워드라인 스트랩영역의 간격이 (Y-X)+(Y'-X')만큼 감소된다.
이상에서 설명한 바와같이, 본 발명에 따른 반도체소자 및 그 제조방법은 워드라인과 금속배선이 연결되는 워드라인 스트랩영역에서 워드라인과 금속배선의 사이에 개재되어 단차를 감소시키는 폴리실리콘층 패턴을 비트라인과 동시에 형성할 때, 상기 워드라인 스트랩영역과 접한 비트라인의 기생 캐패시턴스 변화를 방지하기 위하여 상기 워드라인 스트랩용 폴리실리콘층 패턴과 일측이 접하는 대칭형 비트라인을 형성하여 워드라인 스트랩영역의 크기를 감소시켰으므로, 간단한 공정으로 워드라인 스트랩영역과 접한 비트라인의 기생 캐패시턴스 변화를 방지하여 데이타 입출력시의 오동작을 방지하므로 소자동작의 신뢰성이 향상되고, 워드라인 스트랩영역의 크기가 감소되어 소자의 고집적화에 유리한 이점이 있다.
Claims (2)
- 일련의 워드라인들이 워드라인 스트랩영역에서 그 상측의 금속배선과 접촉되고, 일련의 비트라인들이 상기 워드라인들과 직교되도록 형성되어 있는 반도체소자에 있어서, 상기 워드라인 스트랩영역에서 상기 워드라인과 금속배선간의 사이에 개재되어 상하로 연결되는 폴리실리콘층 패턴에 일측이 연결되어 있는 미러형태의 비트라인을 구비하여 워드라인 스트랩영역과 접한 비트라인의 기생 캐패시턴스를 보상하는 반도체소자.
- 소자분리 절연막과 게이트 산화막 및 일련의 워드라인들이 형성되어 있는 반도체기판상에 상기 워드라인에서 상측의 금속배선과 연결되는 워드라인스트랩영역으로 예정되어 있는 부분을 노출시키는 워드라인 스트랩용 콘택홀을 구비하는 층간절연막을 형성하는 공정과, 상기 구조의 전표면에 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층에서 상기 스트랩용 콘택홀을 통하여 워드라인과 접촉되는 폴리실리콘층 패턴과, 상기 폴리실리콘층과 일측이 연결되어 비트라인의 기생 캐패시턴스를 조절하는 미러형태의 비트라인을 형성하는 공정을 구비하는 반도체소자의 제조방법.
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| KR1019940013724A KR0154153B1 (ko) | 1994-06-17 | 1994-06-17 | 반도체소자 및 그 제조방법 |
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Publications (2)
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| KR960002836A KR960002836A (ko) | 1996-01-26 |
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| KR1019940013724A KR0154153B1 (ko) | 1994-06-17 | 1994-06-17 | 반도체소자 및 그 제조방법 |
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- 1994-06-17 KR KR1019940013724A patent/KR0154153B1/ko not_active IP Right Cessation
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