JPH01137667A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01137667A JPH01137667A JP62296776A JP29677687A JPH01137667A JP H01137667 A JPH01137667 A JP H01137667A JP 62296776 A JP62296776 A JP 62296776A JP 29677687 A JP29677687 A JP 29677687A JP H01137667 A JPH01137667 A JP H01137667A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置、特にその１メモリセルが１トラン
ジスタ、■キャパシタよりなるダイナミック・ランダム
・アクセス・メモリ （Ｄ）ＩＡＭ）に関わる。
ジスタ、■キャパシタよりなるダイナミック・ランダム
・アクセス・メモリ （Ｄ）ＩＡＭ）に関わる。
本発明においては、絶縁ゲート型電界効果トランジスタ
ＣＭＯＳ）とキャパシタとでメモリセルが構成されるメ
モリ装置において、そのキャパシタを構成するキャパシ
タ電極がビット線を中心にして一方に片寄った大きな面
積を有する部分を形成するようにして、この部分上にお
いてワード線を構成する多結晶シリコンと金属配線１−
の接続部、すなわちコンタクト部を配置するようにして
各ビットに関して各ビット毎にワード線を構成する多結
晶シリコン層と金属配線層との接続がなされてそのワー
ド線における分布抵抗の低減化したがって遅延の発生を
効果的に回避すると共に、そのビット線を高融点を含む
金属層によって構成して信頼性の向上、ひいては′ＭＡ
積度の向上をはかるようにしたものである。
ＣＭＯＳ）とキャパシタとでメモリセルが構成されるメ
モリ装置において、そのキャパシタを構成するキャパシ
タ電極がビット線を中心にして一方に片寄った大きな面
積を有する部分を形成するようにして、この部分上にお
いてワード線を構成する多結晶シリコンと金属配線１−
の接続部、すなわちコンタクト部を配置するようにして
各ビットに関して各ビット毎にワード線を構成する多結
晶シリコン層と金属配線層との接続がなされてそのワー
ド線における分布抵抗の低減化したがって遅延の発生を
効果的に回避すると共に、そのビット線を高融点を含む
金属層によって構成して信頼性の向上、ひいては′ＭＡ
積度の向上をはかるようにしたものである。
〔従来の技術」
ＬＩＲＡＭは、第３図にその１つのメモリセルの等価回
路図を示すように、１つのＭＯＳ ）ランジスタＭＯＳ
−１’ｒと１つのキャパシタＣｓとの組としてメモリセ
ルＭｅが構成され、このようなメモリセルＭｃが、第４
図に実線図ボによって模式的に示したように複数個配列
形成されて構成される。第４図においてＢはビフＩ・線
（データ線）を不し、共通のビット線に関して隣り合う
２つのメモリセルＭｃは、そのＭＯＳ ｌ−ランジスタ
ＭＯＳ−Ｔｒの各一方のソースもしくはドレイン領域に
関して共通に形成され、このソースもしくはドレイン領
域に対して各共通のビット線Ｂが、このビット線Ｂ下に
形成した絶縁膜に穿設したコンタクト窓＋１１を通じて
接続するようになされている。Ｗはワード線で、このワ
ード線Ｗは各メモリセルＭｃのＭＯＳトランジスタＭＯ
Ｓ−Ｔｒのゲート電極となり、かっこのゲート？１橿を
イオン成人マスクとしてソースないしはドレイン各領域
をイオン注入によって選択的に形成することができるい
わゆるセルフ７ラインに供する低比抵抗の多結晶シリコ
ン層よりなるが、このワード線Ｗを多結晶シリコン層の
みによって形成する場合、その分布抵抗によって信号の
遅延が生じる。
路図を示すように、１つのＭＯＳ ）ランジスタＭＯＳ
−１’ｒと１つのキャパシタＣｓとの組としてメモリセ
ルＭｅが構成され、このようなメモリセルＭｃが、第４
図に実線図ボによって模式的に示したように複数個配列
形成されて構成される。第４図においてＢはビフＩ・線
（データ線）を不し、共通のビット線に関して隣り合う
２つのメモリセルＭｃは、そのＭＯＳ ｌ−ランジスタ
ＭＯＳ−Ｔｒの各一方のソースもしくはドレイン領域に
関して共通に形成され、このソースもしくはドレイン領
域に対して各共通のビット線Ｂが、このビット線Ｂ下に
形成した絶縁膜に穿設したコンタクト窓＋１１を通じて
接続するようになされている。Ｗはワード線で、このワ
ード線Ｗは各メモリセルＭｃのＭＯＳトランジスタＭＯ
Ｓ−Ｔｒのゲート電極となり、かっこのゲート？１橿を
イオン成人マスクとしてソースないしはドレイン各領域
をイオン注入によって選択的に形成することができるい
わゆるセルフ７ラインに供する低比抵抗の多結晶シリコ
ン層よりなるが、このワード線Ｗを多結晶シリコン層の
みによって形成する場合、その分布抵抗によって信号の
遅延が生じる。
そこで、このような不都合を回避するために例えばＡｇ
金属配線より成るビット線の形成後に、絶縁ｊ−を介し
てこれを横切って、同様に例えばＡｉｇよりなる金属配
線層を下層の多結晶シリコン層よりなるワード線上にこ
れに沿って形成し、その所要部において、このワード線
に沿う上層の金属配線Ｉｔｉを下層の多結晶シリコンｒ
−よりなるワード線に、これら間に介在する眉間絶縁膜
に形成したコンタクト窓を通じて接続すなわちコンタク
トする方法がとられる。
金属配線より成るビット線の形成後に、絶縁ｊ−を介し
てこれを横切って、同様に例えばＡｉｇよりなる金属配
線層を下層の多結晶シリコン層よりなるワード線上にこ
れに沿って形成し、その所要部において、このワード線
に沿う上層の金属配線Ｉｔｉを下層の多結晶シリコンｒ
−よりなるワード線に、これら間に介在する眉間絶縁膜
に形成したコンタクト窓を通じて接続すなわちコンタク
トする方法がとられる。
このような構成によるＤＲＡＭによる各メモリセルＭｅ
のキャパシタＣｓは、第４図に模式的に示されるように
、通常ビット線Ｂを中心に対称的に広がるように、その
キャパシタ電極が所要の容量を形成し得る面積をもって
形成されている。
のキャパシタＣｓは、第４図に模式的に示されるように
、通常ビット線Ｂを中心に対称的に広がるように、その
キャパシタ電極が所要の容量を形成し得る面積をもって
形成されている。
このような構成による場合、ワード線Ｗにおいて、その
多結晶シリコン層と金属配線層とのコンタクト部の配置
位置が問題となり、このコンタクト部を各セルすなわち
各ビットに関して配置することが難しく通常は複数ビッ
トについてコンタクトをとるという方法がとられる。し
たがってこの場合その分布抵抗による信号の遅延が問題
となる場合がある。
多結晶シリコン層と金属配線層とのコンタクト部の配置
位置が問題となり、このコンタクト部を各セルすなわち
各ビットに関して配置することが難しく通常は複数ビッ
トについてコンタクトをとるという方法がとられる。し
たがってこの場合その分布抵抗による信号の遅延が問題
となる場合がある。
本発明は、本出願人の出願に係る特願昭６１−３１４９
２５号出願の発明におけるように、上述したメモリ装置
における多結晶シリコン層によってワード線を構成する
場合における分布抵抗による信号の遅延の問題を解決し
、更に本発明においては、この場合において史にその信
頼性の向上をはかろうとするものである。
２５号出願の発明におけるように、上述したメモリ装置
における多結晶シリコン層によってワード線を構成する
場合における分布抵抗による信号の遅延の問題を解決し
、更に本発明においては、この場合において史にその信
頼性の向上をはかろうとするものである。
本発明は第１図にその要部の拡大平面図をボし、第２図
に第１図のＡ−Ａ線上の断面図を示すように、半導体基
板（１１）上に形成されたＭＯＳ ｌ−ランジスタＭＯ
３−ＴｒとキャパシタＣ５とでメモリセルＭｃを構成す
るメモリ装置において、そのキャパシタＣｓを構成する
キャパシタ電極（１２）を、このメモリセルＭｃに関し
てのビット線Ｂを中心にしてそのいずれか一方に面積が
大となるように全体として各キャパシタＣｓについて所
要の容量が得られる面積とするものの、そのビット線Ｂ
に対して一方に片寄って広がる形状とし、この片寄って
広がった部分上でワード線Ｗを構成する多結晶シリコン
層（１８）と金属配線層（２４）とを両者間に介在する
絶縁膜に穿設したコンタクト窓（１３）を通じて連接接
続すなわち電気的にコンタクトする。
に第１図のＡ−Ａ線上の断面図を示すように、半導体基
板（１１）上に形成されたＭＯＳ ｌ−ランジスタＭＯ
３−ＴｒとキャパシタＣ５とでメモリセルＭｃを構成す
るメモリ装置において、そのキャパシタＣｓを構成する
キャパシタ電極（１２）を、このメモリセルＭｃに関し
てのビット線Ｂを中心にしてそのいずれか一方に面積が
大となるように全体として各キャパシタＣｓについて所
要の容量が得られる面積とするものの、そのビット線Ｂ
に対して一方に片寄って広がる形状とし、この片寄って
広がった部分上でワード線Ｗを構成する多結晶シリコン
層（１８）と金属配線層（２４）とを両者間に介在する
絶縁膜に穿設したコンタクト窓（１３）を通じて連接接
続すなわち電気的にコンタクトする。
そして、更に本発明においては、上述の構成においてそ
のビット線Ｂを、高融点金属を含む層、例えばシリコン
化合物ＳｉｘＭｙ （但しＭはＷ、Ｍｏ。
のビット線Ｂを、高融点金属を含む層、例えばシリコン
化合物ＳｉｘＭｙ （但しＭはＷ、Ｍｏ。
１’ ｉ等の高融点金属）すなわちシリサイド１−１或
いは多結晶シリコン層上に上述のシリコン化合物Ｓｉｘ
Ｍｙ層が被着されたいわゆるポリサイド層の各化学的気
相成長（ＣＶ Ｄ）によって構成する。
いは多結晶シリコン層上に上述のシリコン化合物Ｓｉｘ
Ｍｙ層が被着されたいわゆるポリサイド層の各化学的気
相成長（ＣＶ Ｄ）によって構成する。
上述した本発明によれば、キャパシタの形状をビット線
Ｂに対して一方向に片寄って広がる形状としたことによ
って全体として同一面積とするにも拘らずこのキャパシ
タ電極（１２）上において広がる空間が形成されるので
ここでそれぞれのメモリセルＭｃに関してすなわち各ビ
ットに関してそれぞれワード線Ｗの多結晶シリコン層（
１日）と金属配線層（２４）との接続を行うことができ
るのでワード線Ｗに関する実質的抵抗を小とすることが
でき、信号の遅延を効果的に回避することができる。
Ｂに対して一方向に片寄って広がる形状としたことによ
って全体として同一面積とするにも拘らずこのキャパシ
タ電極（１２）上において広がる空間が形成されるので
ここでそれぞれのメモリセルＭｃに関してすなわち各ビ
ットに関してそれぞれワード線Ｗの多結晶シリコン層（
１日）と金属配線層（２４）との接続を行うことができ
るのでワード線Ｗに関する実質的抵抗を小とすることが
でき、信号の遅延を効果的に回避することができる。
また、このようにワード線Ｗについてその実質的抵抗を
小とすることができることによって、このワード線は幅
狭にすることが可能となり、゛これに伴ってより高集積
密度化へと発展させることができ、この高集積密度化を
より高めていく上にワード線Ｗ間の間隔は、より狭めら
れることが要求されてくるが、この場合これに伴ってＭ
ＯＳ−Ｔｒとワード線Ｗとの電気的コンタクト部におけ
るコンタクｌ−窓（２１）の開口幅は狭小化されること
が必要となり、このコンタクト窓（２１）の深さＤと開
口＠Ｗの比Ｄ／Ｗ、いわゆるアスパラ！・比が大となる
ために、ビット線Ｂを従前のようにＡＪ蒸着層によって
構成する場合、このコンタクト窓（２１）内と外との段
差部の内側壁へのＡｊ２の被着厚が不充分、いわゆるス
テップカバレッジが低下し断線の問題が生じてくる。と
ころが、本発明においては、このビット線Ｂを高融点金
属を含む層のシリサイド、或いはポリサイド層によって
、バい換えれば、ＣＶＩ）によって形成することができ
るので、アスペクト比の大きいコンタクト窓（２１）に
ついても良好なステップカバレッジをもって被着するこ
とができ、信頼性の向上、高集積度化の向上をはかるこ
とができる。
小とすることができることによって、このワード線は幅
狭にすることが可能となり、゛これに伴ってより高集積
密度化へと発展させることができ、この高集積密度化を
より高めていく上にワード線Ｗ間の間隔は、より狭めら
れることが要求されてくるが、この場合これに伴ってＭ
ＯＳ−Ｔｒとワード線Ｗとの電気的コンタクト部におけ
るコンタクｌ−窓（２１）の開口幅は狭小化されること
が必要となり、このコンタクト窓（２１）の深さＤと開
口＠Ｗの比Ｄ／Ｗ、いわゆるアスパラ！・比が大となる
ために、ビット線Ｂを従前のようにＡＪ蒸着層によって
構成する場合、このコンタクト窓（２１）内と外との段
差部の内側壁へのＡｊ２の被着厚が不充分、いわゆるス
テップカバレッジが低下し断線の問題が生じてくる。と
ころが、本発明においては、このビット線Ｂを高融点金
属を含む層のシリサイド、或いはポリサイド層によって
、バい換えれば、ＣＶＩ）によって形成することができ
るので、アスペクト比の大きいコンタクト窓（２１）に
ついても良好なステップカバレッジをもって被着するこ
とができ、信頼性の向上、高集積度化の向上をはかるこ
とができる。
第１図及び第２図をさらに参照して本発明の一実施例を
詳細に説明する。１の導電型例えばｐ型の高比抵抗を有
する半導体基板（１１）例えばシリコン基板を用意し、
その−主面（ｌｌａ）に、それぞれ、例えば熱酸化によ
ってフィールド部、すなわち各メモリセルＭｃの形成部
以外に図示しないが厚い酸化膜を形成し、キャパシタＣ
３の形成部に薄い絶縁膜（１４）すなわち誘電体膜を形
成する。
詳細に説明する。１の導電型例えばｐ型の高比抵抗を有
する半導体基板（１１）例えばシリコン基板を用意し、
その−主面（ｌｌａ）に、それぞれ、例えば熱酸化によ
ってフィールド部、すなわち各メモリセルＭｃの形成部
以外に図示しないが厚い酸化膜を形成し、キャパシタＣ
３の形成部に薄い絶縁膜（１４）すなわち誘電体膜を形
成する。
そしてこの薄い絶縁Ｍ（１４）上から不純物のイオン注
入を行ってキャパシタの対向電極の一方の電極となる低
比抵抗領域（１５）を形成する。
入を行ってキャパシタの対向電極の一方の電極となる低
比抵抗領域（１５）を形成する。
また、この絶縁膜（１４）上に、この絶縁膜（１４）を
挟んで低比抵抗領域（１５）と対向して低比抵抗多結晶
シリコン層よりなるキャパシタ電極（１２）を形成する
。このキャパシタ電極（１２）の形成は、例えば全面的
に化学的気相成長法（ＭＯＣＶＤ法）によって低比抵抗
ずなわち高不純物濃度の多結晶シリコン層を形成しフォ
トリソグラフィ技術によって選択的にエツチングして所
定のパターンとすることによって形成し得る。
挟んで低比抵抗領域（１５）と対向して低比抵抗多結晶
シリコン層よりなるキャパシタ電極（１２）を形成する
。このキャパシタ電極（１２）の形成は、例えば全面的
に化学的気相成長法（ＭＯＣＶＤ法）によって低比抵抗
ずなわち高不純物濃度の多結晶シリコン層を形成しフォ
トリソグラフィ技術によって選択的にエツチングして所
定のパターンとすることによって形成し得る。
次に、このキャパシタ電極（１２）の表面を熱酸化して
５ｔ（ｈ等の眉間絶縁膜（１６）を形成する。そして、
例えばこの眉間絶縁膜（１６）を最終的に各メモリセル
ＭｃとのＭＯＳトランジスタＭＯＳ−Ｔｒを形成する部
分において選択的に除去し、ここに所要の厚さのゲート
絶縁膜（１７）を熱酸化等によって形成し、これの上に
ＭＯＳトランジスタＭＯＳ−Ｔｒを構成する多結晶シリ
コンゲート電極層（２８）を形成し、これと同時にワー
ド線Ｗを形成する部分に選択的にワード線Ｗを構成する
下層の多結晶シリコ及び（１８）は夫々多結晶シリコン
層を全面的にＣＶＤ法によって形成し、フォトリソグラ
フィによってパターン化する。
５ｔ（ｈ等の眉間絶縁膜（１６）を形成する。そして、
例えばこの眉間絶縁膜（１６）を最終的に各メモリセル
ＭｃとのＭＯＳトランジスタＭＯＳ−Ｔｒを形成する部
分において選択的に除去し、ここに所要の厚さのゲート
絶縁膜（１７）を熱酸化等によって形成し、これの上に
ＭＯＳトランジスタＭＯＳ−Ｔｒを構成する多結晶シリ
コンゲート電極層（２８）を形成し、これと同時にワー
ド線Ｗを形成する部分に選択的にワード線Ｗを構成する
下層の多結晶シリコ及び（１８）は夫々多結晶シリコン
層を全面的にＣＶＤ法によって形成し、フォトリソグラ
フィによってパターン化する。
そして、これら下層の多結晶シリコンゲート電極層（２
８）をマスクとしていわゆるセルファラインによってソ
ースもしくはドレインｆｉＩＪＪ１３ｉとなる第１及び
第２の領域Ａ１及びＡ２を形成する。
８）をマスクとしていわゆるセルファラインによってソ
ースもしくはドレインｆｉＩＪＪ１３ｉとなる第１及び
第２の領域Ａ１及びＡ２を形成する。
次に、この多結晶シリコンゲート電極層（２８）とワー
ド線を構成するシリコン層（１８）の表面を熱酸化して
絶縁膜（１９）を形成する。さらに、ＭＯＣＶ口によっ
て例えばＳ ｉｏ２よりなる絶縁膜（２ｏ）を全面的に
形成してそのフォトリソグラフィによって領域Ａ２上に
電極を接続するためのコンタクト窓（２１）を穿表する
。そして、この窓（２１）内ふ を含んで高融金属を含む層（２２）例えばシリサイドＳ
ｉＷ ＊ ＳｉＭｏ、 Ｓｉ’ｒｉハｄ或いは多結晶シ
リコン層上にＳｉＷ 、 ＳｉＭｏ、 ５ｉＴ１等のシ
リサイド層を被着したいわゆるポリサイドを、それぞれ
ＣＶＤ法によって全面的に扱者形成し、フォトリソグラ
フィによる選択的エツチングを行ってビット線Ｂを形成
する。
ド線を構成するシリコン層（１８）の表面を熱酸化して
絶縁膜（１９）を形成する。さらに、ＭＯＣＶ口によっ
て例えばＳ ｉｏ２よりなる絶縁膜（２ｏ）を全面的に
形成してそのフォトリソグラフィによって領域Ａ２上に
電極を接続するためのコンタクト窓（２１）を穿表する
。そして、この窓（２１）内ふ を含んで高融金属を含む層（２２）例えばシリサイドＳ
ｉＷ ＊ ＳｉＭｏ、 Ｓｉ’ｒｉハｄ或いは多結晶シ
リコン層上にＳｉＷ 、 ＳｉＭｏ、 ５ｉＴ１等のシ
リサイド層を被着したいわゆるポリサイドを、それぞれ
ＣＶＤ法によって全面的に扱者形成し、フォトリソグラ
フィによる選択的エツチングを行ってビット線Ｂを形成
する。
さらに、これの上にＣＶＩ）法等によって例えば５ｔ（
ｈよりなる絶′＃；ｉ膜（２３）を形成し、この絶縁膜
（２３）に更にこれの一ドの絶縁膜（２０） 、 （
１９）を貫通する窓開けを行って各ビット線８間におけ
るキャパシタ電極（１２）が配置された部分上の空間に
おいてコンタクト窓（１３）を穿設する。そして、この
コンタクト窓（１３）を通じてワード線を構成する下層
の多結晶シリコン層（１８）に連接するように、この多
結晶シリコン層（１８）のパターンとほぼ一致するパタ
ーンをもってこれの上に絶縁膜（２３）上に跨ってＡｆ
等の金属配線ｊｔ’Ｊ （２４）を形成する。この金属
配線７ｍ（２４）の形成は例えばＡｆの全面蒸着及びフ
ォトリソグラフィによるパターン化によって形成し得る
。特にこの構成において本発明においては前述したよう
にそのキャパシタ電極（１２）をビット線Ｂよりそれぞ
れ一方向に片寄った大面積を有する部分を形成するよう
にしてこれの大面積部分上にコンタクト窓（１３）を配
置し得る領域を形成して、此処においてワード線Ｗを構
成する多結晶シリコンＩｔ１ｉ（１８）と金属配線層（
２４）との電気的コンタクトを行うようにする。
ｈよりなる絶′＃；ｉ膜（２３）を形成し、この絶縁膜
（２３）に更にこれの一ドの絶縁膜（２０） 、 （
１９）を貫通する窓開けを行って各ビット線８間におけ
るキャパシタ電極（１２）が配置された部分上の空間に
おいてコンタクト窓（１３）を穿設する。そして、この
コンタクト窓（１３）を通じてワード線を構成する下層
の多結晶シリコン層（１８）に連接するように、この多
結晶シリコン層（１８）のパターンとほぼ一致するパタ
ーンをもってこれの上に絶縁膜（２３）上に跨ってＡｆ
等の金属配線ｊｔ’Ｊ （２４）を形成する。この金属
配線７ｍ（２４）の形成は例えばＡｆの全面蒸着及びフ
ォトリソグラフィによるパターン化によって形成し得る
。特にこの構成において本発明においては前述したよう
にそのキャパシタ電極（１２）をビット線Ｂよりそれぞ
れ一方向に片寄った大面積を有する部分を形成するよう
にしてこれの大面積部分上にコンタクト窓（１３）を配
置し得る領域を形成して、此処においてワード線Ｗを構
成する多結晶シリコンＩｔ１ｉ（１８）と金属配線層（
２４）との電気的コンタクトを行うようにする。
面、娑結晶シリコン層（１Ｂ） 、ゲート電極（２８）
としては、純粋の低比抵抗の不純物がドープされた多結
晶シリコン層によって形成するのみならずそのシリコン
層としてはシリコン化合物層例えばいわゆるポリサイド
、シリサイド等の低比抵抗ポリサイド、低比抵抗シリサ
イドによって形成することもできる。
としては、純粋の低比抵抗の不純物がドープされた多結
晶シリコン層によって形成するのみならずそのシリコン
層としてはシリコン化合物層例えばいわゆるポリサイド
、シリサイド等の低比抵抗ポリサイド、低比抵抗シリサ
イドによって形成することもできる。
尚、図示した例においてはＭＯＳ トランジスタＭＯＳ
−Ｔｒがｎチャンネル型のＭＯＳ ｌ−ランジスタであ
る場合を図示したが、各部の導電型を図示と逆の導電型
構成をとる場合に通用することもできる。
−Ｔｒがｎチャンネル型のＭＯＳ ｌ−ランジスタであ
る場合を図示したが、各部の導電型を図示と逆の導電型
構成をとる場合に通用することもできる。
本発明によるメモリ装置によれば、そのメモリセルを構
成するキャパシタをそれぞれビット線Ｂより一方向に片
寄った位置に大面積部分を形成するようにしたので、こ
の部分上においてワード線Ｗを構成する下層のシリコン
＃（１Ｂ）と上層の金属配線層（２４）とのコンタクト
を行うコンタクト窓（１３）の配置部を得ることができ
、これによって各セルに関してすなわち各ビットに関し
てそれぞれワード線Ｗの多結晶シリコン１１（１Ｂ）と
金属配線層（２４）との接続部を配置構成することがで
き、これによってワード線Ｗの分布抵抗を小として信号
の遅延時間の短縮化を図ることができる。
成するキャパシタをそれぞれビット線Ｂより一方向に片
寄った位置に大面積部分を形成するようにしたので、こ
の部分上においてワード線Ｗを構成する下層のシリコン
＃（１Ｂ）と上層の金属配線層（２４）とのコンタクト
を行うコンタクト窓（１３）の配置部を得ることができ
、これによって各セルに関してすなわち各ビットに関し
てそれぞれワード線Ｗの多結晶シリコン１１（１Ｂ）と
金属配線層（２４）との接続部を配置構成することがで
き、これによってワード線Ｗの分布抵抗を小として信号
の遅延時間の短縮化を図ることができる。
また、本発明においては、ビット線Ｂをシリサイド、或
いはポリサイドのようなＣＶＤ法によって良好なステッ
プカバレッジを有する商融点を含む層によって形成した
ので、コンタクト窓（２１）が狭隘化し、そのアスペク
ト比を大としても段切れのないビット線Ｂを構成するご
ときができるので信頼性を低下させることなく高集積度
化がはかられることになる。
いはポリサイドのようなＣＶＤ法によって良好なステッ
プカバレッジを有する商融点を含む層によって形成した
ので、コンタクト窓（２１）が狭隘化し、そのアスペク
ト比を大としても段切れのないビット線Ｂを構成するご
ときができるので信頼性を低下させることなく高集積度
化がはかられることになる。
面、例えばビット線Ｂを、従前におけるようにＡＩｌ蒸
Ｍ膜によって構成する場合、アスペクト比の大きいコン
タクト窓（２１）においてそのステップカバレッジが悪
いことによって段切れが生じ易くこれ自体で断線の生ず
るおそれがあるのみならず、この段差部の存在と肉薄部
の発生によってエレクトロマイグレーションの発生が生
し易り１．断線事故の発生の危険性は大きい。すなわち
、ＡＪｌ−の場合、大電流を通電するとき、Ａ４１京子
が電子の移動方向に移動することによってヒロックない
しはボイドが発生するいわゆるエレクトロマイグレーシ
ョンが発生し易いが、上述した段差部による屈曲部とこ
れに加えて肉薄部が存在するとこのようなエレクトロマ
イグレーションがより生じ易くなるという問題点がある
が、本発明によれば、このような問題点が解消され、信
頼性の高い半導体装置を構成することができる。
Ｍ膜によって構成する場合、アスペクト比の大きいコン
タクト窓（２１）においてそのステップカバレッジが悪
いことによって段切れが生じ易くこれ自体で断線の生ず
るおそれがあるのみならず、この段差部の存在と肉薄部
の発生によってエレクトロマイグレーションの発生が生
し易り１．断線事故の発生の危険性は大きい。すなわち
、ＡＪｌ−の場合、大電流を通電するとき、Ａ４１京子
が電子の移動方向に移動することによってヒロックない
しはボイドが発生するいわゆるエレクトロマイグレーシ
ョンが発生し易いが、上述した段差部による屈曲部とこ
れに加えて肉薄部が存在するとこのようなエレクトロマ
イグレーションがより生じ易くなるという問題点がある
が、本発明によれば、このような問題点が解消され、信
頼性の高い半導体装置を構成することができる。
第１図は本発明によるメモリ装置の一例の路線的拡大平
面図、第２図はそのＡ−Ａ線上のＷｒ面図、第３図はメ
モリセルの等価回路図、第４図は従来のメモリ装置の説
明に供する路線的平面図である。 （１１）は半導体基板、（１２）はキャパシタ電極、（
１３）はコンタクト志、（１８）は多結晶シリコン層、
（２４）は金属配線層、Ｍｃはメモリセル、Ｃｓはキャ
パシタ、ＭＯＳ−ＴｒはＭＯＳ ｌ−ランジスタ、Ｂは
ビット線、Ｗはワード線である。
面図、第２図はそのＡ−Ａ線上のＷｒ面図、第３図はメ
モリセルの等価回路図、第４図は従来のメモリ装置の説
明に供する路線的平面図である。 （１１）は半導体基板、（１２）はキャパシタ電極、（
１３）はコンタクト志、（１８）は多結晶シリコン層、
（２４）は金属配線層、Ｍｃはメモリセル、Ｃｓはキャ
パシタ、ＭＯＳ−ＴｒはＭＯＳ ｌ−ランジスタ、Ｂは
ビット線、Ｗはワード線である。
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された絶縁ゲート型電界効果トラン
ジスタと、キャパシタとでメモリセルが構成されるメモ
リ装置において、 上記キャパシタを構成するキャパシタ電極がビット線を
中心にしてそのいずれか一方に面積が大となるように形
成され、上記キャパシタ電極の配置部上に形成された多
結晶シリコンからなるワード線が上記、キャパシタ電極
の面積が大とされた部分上で金属配線層と接続され、上
記ビット線が高融点金属を含む層で形成されてなること
を特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296776A JPH01137667A (ja) | 1987-11-25 | 1987-11-25 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296776A JPH01137667A (ja) | 1987-11-25 | 1987-11-25 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137667A true JPH01137667A (ja) | 1989-05-30 |
Family
ID=17837984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296776A Pending JPH01137667A (ja) | 1987-11-25 | 1987-11-25 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137667A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| JPS61248463A (ja) * | 1985-04-26 | 1986-11-05 | Hitachi Ltd | 半導体メモリ装置 |
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
-
1987
- 1987-11-25 JP JP62296776A patent/JPH01137667A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| JPS61248463A (ja) * | 1985-04-26 | 1986-11-05 | Hitachi Ltd | 半導体メモリ装置 |
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
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