JPS61248463A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS61248463A JPS61248463A JP60088528A JP8852885A JPS61248463A JP S61248463 A JPS61248463 A JP S61248463A JP 60088528 A JP60088528 A JP 60088528A JP 8852885 A JP8852885 A JP 8852885A JP S61248463 A JPS61248463 A JP S61248463A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- polycrystalline silicon
- memory
- lines
- memory cells
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 3
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 3
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- 101710104544 Major outer membrane lipoprotein Lpp 1 Proteins 0.000 description 1
- BVYRHZUKPPVMAQ-JGKRARPPSA-N bombinin-like peptide-1 Chemical compound C([C@@H](C(=O)N[C@@H](C)C(=O)N[C@@H](CC(O)=O)C(=O)NC(=O)[C@H](C)NC(=O)[C@H](CC(C)C)NC(=O)CNC(=O)[C@H](CCCCN)NC(=O)[C@H](C)NC(=O)[C@H](CC(C)C)NC(=O)CNC(=O)[C@H](CCCCN)NC(=O)[C@H](CC(C)C)NC(=O)[C@H](C)NC(=O)[C@H](CO)NC(=O)[C@H](CCCCN)NC(=O)CNC(=O)[C@H](C)NC(=O)[C@H](CO)NC(=O)[C@H](CC(C)C)NC(=O)[C@H]([C@@H](C)CC)NC(=O)[C@H](CO)NC(=O)[C@H](C)NC(=O)CNC(=O)[C@@H](NC(=O)CN)[C@@H](C)CC)NC(=O)[C@H](CC1N=CN=C1)NC(=O)[C@@H](N)CCC(N)=O)C1=CC=CC=C1 BVYRHZUKPPVMAQ-JGKRARPPSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＩＴ−ＩＯｆｆｉのダイナミックメモリに係
シ、特に１〜２μｍ以下の微ａ線幅を有する高集積ダイ
ナミックメモリに関する。
シ、特に１〜２μｍ以下の微ａ線幅を有する高集積ダイ
ナミックメモリに関する。
従来のＩＴ−ＩＣ型のメモリセルの平面図を第１図に、
また等価回路図を第２図に示す（特公昭４８−１３２５
２号）。各メモリセルの蓄積電極と対を成して容量を形
成する電極ＰＬは各メモリセルに共通で、メモリセルア
ン−内では、領域ａＩ〜ａ４の部分で接続されている。
また等価回路図を第２図に示す（特公昭４８−１３２５
２号）。各メモリセルの蓄積電極と対を成して容量を形
成する電極ＰＬは各メモリセルに共通で、メモリセルア
ン−内では、領域ａＩ〜ａ４の部分で接続されている。
この各々の長さはほぼ使用されるプロセス技術の最小寸
法に近ｈ０一方この電極ＰＬは通常多結晶シリコンであ
り、多結晶シリコンはいわゆるグレイン構造を有してお
り線幅が１〜１．５μｍ以下では、線幅とほぼ平行方向
にスリツ÷状のｒｒ線を生じる可能性が高い。
法に近ｈ０一方この電極ＰＬは通常多結晶シリコンであ
り、多結晶シリコンはいわゆるグレイン構造を有してお
り線幅が１〜１．５μｍ以下では、線幅とほぼ平行方向
にスリツ÷状のｒｒ線を生じる可能性が高い。
従って第１図の平面構造は１〜１．５μｍ以下のプロセ
ス技術を用いる場合、多結晶シリコンの断線が生じ易い
問題点を有する。
ス技術を用いる場合、多結晶シリコンの断線が生じ易い
問題点を有する。
本発明の目的は、メモリセルの平面寸法を変えることな
く、上記多結晶シリコンの断線の生じ難いメモリセルの
平面構造を提供することにある。
く、上記多結晶シリコンの断線の生じ難いメモリセルの
平面構造を提供することにある。
第１図をよく考えてみると、ＰＬは０１部分より二叉（
ａｔ とａｌ ）に分かれて次の領域と接続している為
に、ａｌｐ ａｌの各々の部分が狭くなっていること
がわかる。従って上記２つの部分を一体化できれば線幅
は２倍とできるとい９７ｆＩ想を得た。
ａｔ とａｌ ）に分かれて次の領域と接続している為
に、ａｌｐ ａｌの各々の部分が狭くなっていること
がわかる。従って上記２つの部分を一体化できれば線幅
は２倍とできるとい９７ｆＩ想を得た。
以下、本発明の一実施例を第３図によシ説明する。本図
はＩＴ−ＩＣＭのメモリセルの平面図であり、まず簡単
に図面の説明を行う。破線は、ＭＯＳトランジスタのゲ
ート配線で、メモリアレーのワード線（ＷＬ ０−Ｖｉ
Ｌ ３ ）である。Ｔ１〜Ｔ２はトランジスタ、Ｃ１，
０２は容量部分を示す。一点鎖線は拡散層および反転層
の生じる領域である。ＰＬすなわち・〜ツチング領域は
容量部Ｃ１，０２に於て容量を形成する一方の共通電極
であ夛、容量は、ＰＬと一点鎖線で囲まれた領域に形成
されている。区はビット線ＢＬ（簡単化のため位置と方
向のみ示した）と拡散層との接続をなすコンタクトであ
る。ＢＬは上下方向に配線される。第１図も同様である
。
はＩＴ−ＩＣＭのメモリセルの平面図であり、まず簡単
に図面の説明を行う。破線は、ＭＯＳトランジスタのゲ
ート配線で、メモリアレーのワード線（ＷＬ ０−Ｖｉ
Ｌ ３ ）である。Ｔ１〜Ｔ２はトランジスタ、Ｃ１，
０２は容量部分を示す。一点鎖線は拡散層および反転層
の生じる領域である。ＰＬすなわち・〜ツチング領域は
容量部Ｃ１，０２に於て容量を形成する一方の共通電極
であ夛、容量は、ＰＬと一点鎖線で囲まれた領域に形成
されている。区はビット線ＢＬ（簡単化のため位置と方
向のみ示した）と拡散層との接続をなすコンタクトであ
る。ＢＬは上下方向に配線される。第１図も同様である
。
本実施例の特徴は、第１図のａ！およびａ２領域を一方
にまとめ（ｂ１部）、他方（第１図の３３部）は切シ離
したもので、このようにすればｂ！部の線幅はほぼａｔ
＋ａｚとでき、従来に比し約２倍の線幅で多結晶シリコ
ンの配線を行うことが可能である。また第１図のａ２お
よびａ３は、ｂ２部外へまとめこの部分も２倍の線幅と
なる。メモリアレーは第３図の繰シ返しであシ、アレー
内すべての部分においてＰＬの線幅が２倍となる。また
第３図は第１図と全く同一の面積を有し、本発明によっ
てメモリセルの平面寸法は変化しない。
にまとめ（ｂ１部）、他方（第１図の３３部）は切シ離
したもので、このようにすればｂ！部の線幅はほぼａｔ
＋ａｚとでき、従来に比し約２倍の線幅で多結晶シリコ
ンの配線を行うことが可能である。また第１図のａ２お
よびａ３は、ｂ２部外へまとめこの部分も２倍の線幅と
なる。メモリアレーは第３図の繰シ返しであシ、アレー
内すべての部分においてＰＬの線幅が２倍となる。また
第３図は第１図と全く同一の面積を有し、本発明によっ
てメモリセルの平面寸法は変化しない。
領域ａｆｉ、８４部分を切り離すことによる問題は、特
にない。メモリアレー内では、ビット線と平行方向にの
み接続されているが、メモリアレ一端でこれら分断され
たＰＬを共通に接続するからである。
にない。メモリアレー内では、ビット線と平行方向にの
み接続されているが、メモリアレ一端でこれら分断され
たＰＬを共通に接続するからである。
以上説明した様に、本発明によればＩＴ−ＩＣメモリセ
ルアレー内の多結晶シリコンＩｔ極配線幅を従来の約２
倍とでき、微細加工を用いても多結晶シリコンのスリッ
ト１１！ｌ？線が生じ禰いメモリセル平面構造となシ、
高果墳ＩＴ−ＩＣメモリの実現が可能となる。
ルアレー内の多結晶シリコンＩｔ極配線幅を従来の約２
倍とでき、微細加工を用いても多結晶シリコンのスリッ
ト１１！ｌ？線が生じ禰いメモリセル平面構造となシ、
高果墳ＩＴ−ＩＣメモリの実現が可能となる。
第１図は、従来のＩＴ−ＩＣＭ−メモリセルの平面図、
第３図は、本発明によるＩＴ−ＩＣｆＪＬメモリセルの
平面図、第２図は、第１図および第３図の等何回路であ
る。 ＷＬＯ，ＷＬＩ、ＷＬ２．ＷＬ３・・・ワード線、ドー
８ｔ−ｐ−Ｈ ＢＬ 療３囚 ！３Ｌ ＝ ドーＢＬＰ−一←
第３図は、本発明によるＩＴ−ＩＣｆＪＬメモリセルの
平面図、第２図は、第１図および第３図の等何回路であ
る。 ＷＬＯ，ＷＬＩ、ＷＬ２．ＷＬ３・・・ワード線、ドー
８ｔ−ｐ−Ｈ ＢＬ 療３囚 ！３Ｌ ＝ ドーＢＬＰ−一←
Claims (1)
- １、１つのトランジスタと１つの容量とから成るメモリ
セルを複数個有する半導体メモリに於て、該メモリセル
の各蓄積電極と対を成し容量を形成する電極配線をメモ
リアレー内に於て該メモリセルのデータ線と平行する方
向にだけ連続させて配線することを特徴とした半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088528A JPS61248463A (ja) | 1985-04-26 | 1985-04-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088528A JPS61248463A (ja) | 1985-04-26 | 1985-04-26 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248463A true JPS61248463A (ja) | 1986-11-05 |
Family
ID=13945336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088528A Pending JPS61248463A (ja) | 1985-04-26 | 1985-04-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137667A (ja) * | 1987-11-25 | 1989-05-30 | Sony Corp | メモリ装置 |
-
1985
- 1985-04-26 JP JP60088528A patent/JPS61248463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137667A (ja) * | 1987-11-25 | 1989-05-30 | Sony Corp | メモリ装置 |
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