CN114446958A - 集成组合件 - Google Patents

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Micron Technology Inc
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Abstract

本申请涉及集成组合件。一些实施例包含具有一组真实数字线和一组互补数字线的集成组合件。所述互补数字线中的每一个与所述真实数字线中的相关联的一个相对耦合。半导体衬底在所述真实数字线下方。所述半导体衬底包含从半导体基底向上突出且沿着第一方向延伸的半导体特征。所述半导体特征中的每一个具有相对的侧壁。第一源极/漏极区在所述半导体特征内，且第二源极/漏极区在所述半导体基底内。所述真实数字线与所述第一源极/漏极区耦合。字线沿着所述相对的侧壁且包含以选通方式将所述第一源极/漏极区与所述第二源极/漏极区耦合的选通区。存储元件与所述第二源极/漏极区耦合。在一些实施例中，存储器可利用4F2布局。

Description

集成组合件
技术领域
存储器阵列(例如，DRAM阵列)。包括竖直堆叠层面的集成组合件。
背景技术
现代计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。
DRAM可利用存储器单元，所述存储器单元具有一个电容器与一个晶体管组合(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。图1中展示实例1T-1C存储器单元2，其中晶体管标记为T且电容器标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，且具有与公共板CP耦合的另一节点。公共板可与如处于从大于或等于接地到小于或等于VCC的范围内的电压的任何合适的电压耦合(即，接地≤CP≤VCC)。在一些应用中，公共板处于约二分之一VCC(即，约VCC/2)的电压下。晶体管具有耦合到字线WL(即，存取线、路由线、第一线性结构等)的栅极，且具有耦合到位线BL(即，数字线、感测线、第二线性结构等)的源极/漏极区。在操作中，由沿着字线的电压产生的电场可在读取/写入操作期间以选通方式将位线耦合到电容器。
图2中展示另一现有技术1T-1C存储器单元配置。图2的配置展示两个存储器单元2a和2b，其中存储器单元2a包括晶体管T1和电容器C1，且其中存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。与位线BL的连接由存储器单元2a和2b共享。
上文所描述的存储器单元可并入到存储器阵列中，且在一些应用中，存储器阵列可具有开放式位线布置。图3中展示具有开放式位线架构的实例集成组合件9。组合件9包含两个横向邻近的存储器阵列(“阵列1”和“阵列2”)，其中所述阵列中的每一个包含图2中所描述的类型的存储器单元(在图3中不进行标记以便简化图式)。字线WL0到WL7跨越阵列延伸，且与字线驱动器耦合。数字线D0到D8与第一阵列(阵列1)相关联，且数字线D0*到D8*与第二阵列(阵列2)相关联。感测放大器SA0到SA8设置于第一阵列与第二阵列之间。处于相同高度的数字线彼此配对且经由感测放大器进行比较(例如，数字线D0和D0*彼此配对且与感测放大器SA0进行比较)。在读取操作中，配对的数字线中的一个可充当确定配对的数字线中的另一个的电特性(例如，电压)的参考。
存储器的性能可能由于相邻数字线之间的串扰而降级。需要开发可减少相邻数字线之间的串扰的新存储器架构。进一步需要新存储器架构具有较小覆盖面积以便节省宝贵的半导体占据面积。
发明内容
在一个方面，本申请提供一种集成组合件，其包括：一组真实数字线和一组互补数字线；所述互补数字线中的每一个与所述真实数字线中的相关联的一个相对耦合；半导体衬底，其在所述真实数字线下方；所述半导体衬底包含从半导体基底向上突出且沿着第一方向延伸的半导体特征；所述半导体特征中的每一个具有相对的侧壁；第一源极/漏极区在所述半导体特征内，且第二源极/漏极区在所述半导体基底内；所述真实数字线沿着与所述第一方向交叉的第二方向延伸；所述真实数字线与所述第一源极/漏极区耦合；字线，其沿着所述相对的侧壁且包含以选通方式将所述第一源极/漏极区与所述第二源极/漏极区耦合的选通区；和存储元件，其与所述第二源极/漏极区耦合；所述存储元件包含在存储器单元内。
在另一方面，本申请提供一种集成组合件，其包括：半导体特征，其从半导体基底向上突出且沿着第一方向延伸；所述半导体特征中的每一个具有相对的侧壁；第二源极/漏极区，其在所述基底内；介电结构，其沿着所述半导体特征的所述相对的侧壁，所述介电结构具有沿着所述相对的侧壁的第一区和沿着所述基底的第二区；第一导电结构，其沿着所述介电结构；所述第一导电结构在所述介电结构的所述第二区上方且通过所述介电结构的至少所述第一区与所述半导体特征间隔开，所述第一导电结构沿着所述第一方向延伸；所述第一导电结构包含以选通方式将所述第一源极/漏极区和所述第二源极/漏极区彼此耦合的选通区；第二导电结构，其在所述半导体特征上方且沿着与所述第一方向交叉的第二方向延伸；所述第二导电结构在真实第二导电结构与互补第二导电结构之间交替；所述真实第二导电结构与所述第一源极/漏极区耦合；所述互补第二导电结构与所述真实第二导电结构相对耦合；和存储元件，其与所述第二源极/漏极区耦合。
在另一方面，本申请提供一种集成组合件，其包括：一组真实数字线和一组互补数字线；所述互补数字线中的每一个与所述真实数字线中的相关联的一个相对耦合；半导体衬底，其在所述真实数字线和所述互补数字线下方；所述半导体衬底包含从半导体基底向上突出且沿着第一方向延伸的半导体特征；所述半导体特征中的每一个具有相对的侧壁；第一源极/漏极区在所述半导体特征内，且第二源极/漏极区在所述半导体基底内；所述真实数字线和所述互补数字线沿着与所述第一方向交叉的第二方向延伸，且沿着所述第一方向彼此交替；所述真实数字线与所述第一源极/漏极区耦合；字线，其沿着所述相对的侧壁且包含以选通方式将所述第一源极/漏极区与所述第二源极/漏极区耦合的选通区；存储元件，其与所述第二源极/漏极区耦合且包含在存储器单元内；和所述互补数字线与参考电压源耦合。
附图说明
图1是具有一个晶体管和一个电容器的现有技术存储器单元的示意图。
图2是各自具有1个晶体管和1个电容器且共享位线连接的一对现有技术存储器单元的示意图。
图3是具有开放式位线架构的现有技术集成组合件的示意图。
图4是实例存储器阵列的区的实例布局的图解自顶向下视图。
图5是沿着图4的线A-A的实例布置的图解横截面侧视图。
图6是沿着图4的线A-A的另一实例布置的图解横截面侧视图。
图7到9是实例存储器阵列的实例区的图解平面视图。
具体实施方式
一些实施例包含具有真实数字线和互补数字线的集成组合件，所述真实数字线和互补数字线通过感测放大器电路系统彼此相对耦合。数字线可在线性延伸的半导体特征上方，且可耦合到此类特征内的源极/漏极区。在一些实施例中，互补数字线可与参考电压源耦合，且可在折叠架构中的真实数字线之间提供屏蔽。在其它实施例中，互补数字线可在开放式架构中与真实数字线横向间隔开。参考图4到9描述实例实施例。
参考图4和5，其展示实例实施例集成组合件10的区的截面自顶向下视图(图4)和截面侧视图(图5)。为了简化图式，未展示通常将与图4和5的集成组合件相关联的大部分绝缘材料。图5的截面通常沿着图4的线A-A，且图4的所说明特征中的一些沿着图5的线B-B。图4和5的图示未相对于彼此按比例绘制，而是用于图解说明与实例组合件10相关联的代表性特征。
组合件10包含半导体基底12，且包含从基底向上突出的半导体特征14。基底12展示为包括半导体材料16，且半导体特征14展示为包括半导体材料18。半导体材料16和18可包括任何合适的组合物；且在一些实施例中可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个、主要由其组成，或由其组成；其中术语III/V半导体材料是指包括选自周期表的第III和第V族的元素的半导体材料(其中第III和第V族是旧命名法，且现在被称为第13和第15族)。半导体材料16和18可为彼此相同的组合物，或可为相对于彼此不同的组合物。在一些实施例中，半导体材料16和18可都包括硅，主要由硅组成或由硅组成。
半导体特征14和基底12可一起被视为半导体衬底8。
半导体特征14沿着对应于所说明的y轴方向的第一方向延伸。尽管半导体特征14展示为直的，但应理解，在其它实施例中，此类特征可为弯曲的、波状的等。无论如何，半导体特征14可被视为通常沿着所说明的y轴方向延伸。
半导体特征14中的每一个包括一对相对的侧壁15和17(在图4的视图中仅说明其中的两个)。侧壁15和17还沿着所说明的y轴方向延伸。
第一源极/漏极区20在半导体特征14的上部部分内(其中图5中展示实例源极/漏极区20)，且第二源极/漏极区22在半导体基底12内(其中图5中展示实例源极/漏极区22)。虚线用于图解说明源极/漏极区20和22的近似下边界。
第一电互连件24与第一源极/漏极区20电耦合，且第二电互连件26与第二源极/漏极区22电耦合。图4中仅标记互连件24和26中的一些。互连件24在图4的自顶向下视图中展示为正方形的，且互连件26展示为圆形的。选择互连件24和26的此类形状以辅助读者将互连件24和26彼此区分开。应理解，互连件24和26可具有任何合适的形状，且在一些实施例中，互连件24和26可具有彼此相同的形状。
介电结构28沿着半导体特征14的相对的侧壁15和17。图5中展示实例介电结构28。为了简化图式，在图4的自顶向下视图中未展示介电结构。
介电结构28包括介电材料30。此类介电材料可包括任何合适的组合物，且在一些实施例中可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。在一些实施例中，介电材料30可称为栅极介电材料。
所说明的介电结构30为L形。具体来说，介电结构30具有沿着半导体特征14的侧壁表面15和17的第一片段(区)32，且具有沿着基底12的第二片段(区)34。在所说明的实施例中，第一片段32是竖直延伸的片段(竖直支腿)，且第二片段34是水平延伸的片段(水平支腿)，其中第一片段32相对于第二片段34正交(或至少大体上正交)延伸。术语“大体上正交”意指在制造和测量的合理公差内正交。在其它实施例中，第一和第二片段32和34可沿着除所说明的方向外的其它方向延伸，且可或可不相对于彼此大体上正交。举例来说，侧壁15和17可为锥形的，而不是所说明的竖直侧壁。
导电结构36沿着介电结构28。导电结构36包括导电材料38。导电材料38可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂的半导体材料(例如导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，导电材料38可包括钨、氮化钨、氮化钛等中的一或多个。
导电结构36可称为第一导电结构，且展示为沿着第一方向(即，所说明的y轴方向)延伸。导电结构36可对应于字线，且在所说明的实施例中对应于字线WL-1、WL-2、WL-3、WL-4、WL-5、WL-6、WL-7、WL-8、WL-9、WL-10、WL-11、WL-12、WL-13和WL-14。
在一些实施例中，导电结构36可通过在沉积(例如，原子层沉积，化学气相沉积，物理气相沉积等)之后进行间隔物型蚀刻来形成。因此，导电结构36可有利地形成为非常薄。举例来说，在一些实施例中，导电结构36可具有小于约100纳米(nm)，小于约50纳米等的宽度W(在图5中展示)。举例来说，在一些实施例中，导电结构36可具有在从约2纳米到约100纳米的范围内、在从约2纳米到约50纳米的范围内等的宽度W。
第一导电结构36在介电结构28的第二区34上方(如图5中所展示)，且通过介电结构的至少第一区32与半导体特征14间隔开。
第一导电结构36(即，字线)包含选通区40(在图5中标记)，其以选通方式将第一和第二源极/漏极区20和22彼此耦合。具体来说，沟道区42在基底12和特征14的半导体材料内，且在源极/漏极区20与22之间。选通区40可被视为可操作地邻近于(可操作地接近于)沟道区42，使得施加到选通区的足够电压将感应电场，所述电场使得电流能够流过沟道区以使源极/漏极区20和22彼此电耦合。如果沿着包括选通区的字线的电压低于阈值电平，则电流将不会流过沟道区，且沟道区的相对侧上的源极/漏极区将不会彼此电耦合。通过施加到所选择字线的电压电平对源极/漏极区的耦合/去耦合的选择性控制可称为源极/漏极区的选通耦合。在一些操作模式中，沟道区42可称为耗尽区。
字线36(例如，WL-1)展示为与字线驱动器电路系统60(驱动器)耦合。此类字线驱动器电路系统可用于在字线的操作期间沿字线提供所要电压。字线驱动器电路系统60经配置以独立地驱动字线36中的每一个，且在一些实施例中可包含与个别字线以一对一关系布置的单独驱动器。应理解，所说明的字线以使得字线中的每一个能够相对于其它字线独立地操作的布置耦合到所说明的字线驱动器电路系统60。
晶体管(存取装置)44包括选通区40、源极/漏极区20和22以及沟道区42，其中在图5的视图中标记一对实例晶体管44，且其中在图4中也标记此对实例晶体管44。
第二导电结构46在半导体特征14上方，且沿着对应于图4的所说明的x轴方向的第二方向延伸。第二导电结构46展示为直的，但在其它实施例中，可为弯曲的、波状的等。无论如何，第二导电结构可被视为通常沿着所说明的x轴方向延伸。第二导电结构46沿着与第一导电结构14的第一方向交叉的第二方向延伸。在所展示的实施例中，此类第二方向与第一方向大体上正交。在其它实施例中，第二方向可不与第一方向大体上正交。为了简化说明，在没有交叉影线的情况下说明第二导电结构46，尽管通常利用交叉影线来指示此处提供的图式中的导电结构。
第二导电结构46可对应于数字线(位线、感测线等)。数字线在真实数字线(BL-1、BL-2和BL-3)与互补数字线(BL-1*、BL-2*和BL-3*)之间交替。邻近数字线提供感测放大器电路系统48(指示为包含感测放大器SA-1、SA-2和SA-3)。真实数字线中的每一个通过感测放大器电路系统相对地耦合到互补数字线中的一个(例如，BL-1通过感测放大器电路系统SA-1相对地耦合到BL-1*)。出于理解本公开和所附权利要求书的目的，如果感测放大器电路系统配置成将第一数字线和第二数字线的电特性(例如，电压)彼此进行比较，那么第一数字线通过感测放大器电路系统与第二数字线“相对地耦合”。术语“真实”和“互补”是任意的，且用于区分通过感测放大器电路系统彼此进行比较的数字线。
在一些实施例中，真实数字线(例如，BL-1)可被视为第一组数字线，且互补数字线(例如，BL-1*)可被视为第二组数字线。在图4的所说明的实施例中，第一组的数字线沿着y轴方向与第二组的数字线交替。数字线可被视为在折叠架构内。具体来说，相对耦合的数字线(例如，BL-1和BL-1*)可被视为在其之间的感测放大器(例如，SA-1)上折叠。
在所说明的实施例中，真实数字线(例如，BL-1)在互连件24上方，且通过此类互连件与第一源极/漏极区20耦合。在图4的自顶向下视图中图解说明互连件24以辅助读者理解此类互连件与数字线46之间的关系，即使在组合件10的实际自顶向下视图中互连件24实际上将被数字线46隐藏。
互补数字线(例如，BL-1*)耦合到参考电压源56(REF)。参考电压源可处于任何合适的电压，且在一些实施例中可处于从大于或等于VSS到小于或等于VCC的范围内的电压。
第二互连件26与存储元件50(在图5中展示)耦合。存储元件可为具有至少两个可检测状态的任何合适的装置；且在一些实施例中，可为例如电容器、电阻性存储器装置、导电桥接装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。在所说明的实施例中，存储元件50是电容器。电容器中的每一个具有与互连件26耦合的一个节点，且具有与参考电压源52耦合的另一节点。参考电压源可处于任何合适的参考电压，包含例如接地、VCC/2等。
在操作中，存储元件50可并入存储器单元54内。在操作中，晶体管44可用于在读取/写入操作期间选择性地将存储器单元54的存储元件52耦合到相关联的位线46。
存储器单元54可在存储器阵列58内。参考电压源56可用于在存储器阵列的存储器单元的操作期间提供静态参考电压(即，大体上不变的参考电压)，或可用于在存储器阵列的存储器单元的至少一些操作模式期间提供动态参考电压(即，沿着互补数字线中的一些或全部变化的参考电压)。存储器阵列内可存在数百、数百万、数亿等的存储器单元。
在所说明的实施例中，存储器单元54跨越选通沟道区呈大致45°角，如图4的自顶向下视图中所展示。在其它实施例中，存储器单元可形成于相对于选通沟道区的其它合适的位置处。
在图4中用虚线椭圆图解说明有源区域。有源区域紧密地封装在一起以实现所要的高密度存储器结构。邻近(相邻)有源区域的区可由一或多个合适的绝缘材料彼此间隔开，以减轻邻近有源区域之间的非所要串扰。
在一些实施例中，互补数字线可用于在与存储器阵列58相关联的一或多个操作模式期间在相邻真实数字线之间提供屏蔽(例如，互补数字线BL-1*可用于在真实数字线BL-1与BL-2之间提供屏蔽)。这可减轻或甚至防止相邻真实数字线之间的非所要串扰。在一些实施例中，图4的折叠架构使得真实数字线(例如，BL-1)和互补数字线(例如，BL-1*)都能够受到相同噪声(所谓的共模噪声)的同等影响，从而使得此类噪声在真实数字线和互补数字线内自抵消，以改进相对于非折叠架构的信噪比。
在一些实施例中，真实数字线(例如，BL-1)可被视为与字线36耦合的EVEN数字线(即，其具有由字线36的区以选通方式控制的沟道区)，而互补数字线(例如，BL-1*)可被视为不与字线36耦合的ODD数字线(即，其并不具有由字线36的区以选通方式控制的沟道区)。因此，字线的选通仅选通一半的数字线(具体来说，仅选通EVEN数字线)，而另一半数字线(ODD数字线)保持在参考电压以在选通的数字线之间提供屏蔽。非选通数字线(互补数字线)通过感测放大器48与选通数字线(真实数字线)相对耦合。
在一些实施例中，存储器阵列58可被视为包括单位单元62，其中实例单位单元在由图4中的所说明的虚线界定的区C内。单位单元62包含互连件26中的一个。在一些实施例中，可用光刻工艺(例如，光刻工艺)制造数字线46，所述光刻工艺具有与其相关联的最小特征尺寸F。因此数字线46的间距为2F。在一些实施例中，半导体特征14可制造为具有相同的2F间距，如所展示。单位单元62可具有不大于4F2的面积，这可有利地使得单位单元能够紧密地封装，由此节省宝贵的半导体占据面积。
在一些应用中，较小单位单元62连同用所说明的折叠架构可实现的低信噪比可实现提高的性能，包含例如更快的读取，更有效的信号感测等；其还可实现来自制造工艺的存储器的更高产率和/或与具有常规架构的存储器芯片相比更好地执行的存储器芯片。
图4的所说明的实施例展示沿着x轴方向延伸且具有相对的第一端64和第二端66的数字线46。感测放大器48从数字线46的第一端64横向偏移，且参考电压源56从数字线46的第二端66横向偏移。在其它实施例中，感测放大器48和/或参考电压源56可设置在一或多个其它位置中，包含例如在存储器阵列58下方、在存储器阵列58上方等。
图6展示了与图5的集成组合件10的区类似的集成组合件10的区，但展示了包括公共半导体材料16的基底12和特征14。此类半导体材料可为上文所描述的半导体材料中的任一种，且在一些实施例中可包括硅和锗中的一种或两种、主要由硅和锗中的一种或两种组成或由硅和锗中的一种或两种组成。半导体材料可处于任何合适的结晶形态，且在一些实施例中可为单晶的。此外，图6展示了在导电结构24、26和36上方和之间延伸的绝缘材料68。绝缘材料68还可在数字线46上方和之间延伸。绝缘材料68可包括任何合适的组合物，且在一些实施例中可包括二氧化硅、氮化硅、氧化铝等中的一或多个。在一些应用中，可至少部分地利用绝缘材料68以避免相邻存储器单元54之间发生电流泄漏。
图7展示具有折叠数字线架构的图4的集成组合件10的区的另一图解表示。图7展示数字线46，其中此类数字线细分为包括真实数字线BL-1和BL-2的第一组与包括互补数字线BL-1*和BL-2*的第二组。真实数字线与互补数字线成配对关系，其中真实数字线中的每一个通过感测放大器48相对耦合到互补数字线中的一个。
互补数字线BL-1*和BL-2*与参考电压源56电耦合。
存储器装置70(仅标记其中的一些)与真实数字线BL-1和BL-2耦合，其中用杆72(仅标记其中的一些)图解说明此类耦合。存储器装置可包含上文参考图4和5所描述的互连件26和存储元件50(例如，电容器)。为了简化图式，图7中未展示图4和5的字线36(例如，WL-1)。存储器装置70可被视为由存储器单元包括。因此，图7的实施例可被视为包括与真实数字线相关联的存储器单元，且不包括与互补数字线相关联的存储器单元。
图7的折叠架构与上文参考图4所描述的折叠架构相同。此类折叠架构包括沿着所说明的x轴方向延伸且沿着所说明的y轴方向彼此交替的真实数字线和互补数字线。在一些实施例中，图7的配置可被视为包括单个存储器垫74内的真实数字线和互补数字线。
图8展示相对于图7的配置的替代性配置，且具体来说，展示实例集成组合件10a的区。图8的配置具有在开放式架构中从真实数字线BL-1和BL-2横向偏移的互补数字线BL-1*和BL-2*。具体来说，数字线46沿着所说明的x轴方向延伸，且互补数字线沿着x轴方向从真实数字线偏移。存储器装置70与真实数字线(BL-1和BL-2)相关联，且因此真实数字线并入到存储器阵列58中。相比之下，没有存储器单元与互补数字线(BL-1*和BL-2*)相关联，且替代地，互补数字线与参考电压源56耦合。
图8的配置可被视为包括一对存储器垫76和78，其中存储器垫76包括真实数字线，且存储器垫78包括互补数字线。
图9展示开放式架构的另一实例配置，且具体来说，展示实例集成组合件10b的区。图9的配置具有与真实数字线(例如，BL-1)相关联的第一存储器装置70a，且具有与互补数字线(例如，BL-1*)相关联的第二存储器装置70b。第二存储器装置70b可与第一存储器装置70a大体上相同；其中术语“大体上相同”意指在制造和测量的合理公差内相同。
第一存储器装置70a在存储器垫76内的第一存储器阵列58a内，且第二存储器装置70b在存储器垫78内的第二存储器阵列58b内。在一些实施例中，图9的实施例可被视为包括与真实数字线相关联的第一存储器单元，且包括与互补数字线相关联的第二存储器单元。
由图7的实施例例示的折叠架构可优于由图8和9的实施例例示的开放式架构，因为折叠架构内的互补数字线可在相邻真实数字线之间提供屏蔽。然而，可能存在由于例如在制造期间所施加的约束等而需要开放式架构的应用。
上文所论述的组合件和结构可用于集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电特性的材料。所述术语在本公开中被视为同义的。在一些情况下使用术语“介电”和在其它情况下使用术语“绝缘”(或“电绝缘”)可能是为了在本公开内提供语言变化以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义的。在一些情况下使用一个术语且在其它情况下使用另一术语可能是为了在本公开内提供语言变化以简化以下权利要求书内的前提基础。术语“耦合(couple、coupling、coupled等)”可指电连接。
图式中的各种实施例的特定定向仅出于说明性目的，且在一些应用中，实施例可相对于所展示定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于图式的特定定向还是相对于此类定向旋转。
除非另外规定，否则随附说明的横截面视图仅展示横截面平面内的特征而不展示横截面平面后的材料，以便简化图式。
当结构在上文中被称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在介入结构。相比之下，当结构被称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在介入结构。术语“直接在…下方”、“直接在…上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
结构(例如，层、材料等)可被称为“竖直延伸”以指示结构通常从底层基底(例如，衬底)向上延伸。竖直延伸的结构可相对于或不相对于基底的上部表面大体上正交延伸。
一些实施例包含具有一组真实数字线和一组互补数字线的集成组合件。互补数字线中的每一个与真实数字线中的相关联的一个相对耦合。半导体衬底在真实数字线下方。半导体衬底包含从半导体基底向上突出且沿着第一方向延伸的半导体特征。半导体特征中的每一个具有相对的侧壁。第一源极/漏极区在半导体特征内，且第二源极/漏极区在半导体基底内。真实数字线沿着与第一方向交叉的第二方向延伸。真实数字线与第一源极/漏极区耦合。字线沿着相对的侧壁且包含以选通方式将第一源极/漏极区与第二源极/漏极区耦合的选通区。存储元件与第二源极/漏极区耦合。存储元件包含在存储器单元内。
一些实施例包含具有从半导体基底向上突出且沿着第一方向延伸的半导体特征的集成组合件。半导体特征中的每一个具有相对的侧壁。第一源极/漏极区在半导体特征的上部部分内。第二源极/漏极区在所述基底内。介电结构沿着半导体特征的相对的侧壁。介电结构具有沿着相对的侧壁的第一区，且具有沿着基底的第二区。第一导电结构沿着介电结构。第一导电结构在介电结构的第二区上方，且通过介电结构的至少第一区与半导体特征间隔开。第一导电结构沿着第一方向延伸。第一导电结构包含以选通方式将第一源极/漏极区和第二源极/漏极区彼此耦合的选通区。第二导电结构在半导体特征上方且沿着与第一方向交叉的第二方向延伸。第二导电结构在真实第二导电结构与互补第二导电结构之间交替。真实第二导电结构与第一源极/漏极区耦合。互补第二导电结构与真实第二导电结构相对耦合。存储元件与第二源极/漏极区耦合。
一些实施例包含具有一组真实数字线和一组互补数字线的集成组合件。互补数字线中的每一个与真实数字线中的相关联的一个相对耦合。半导体衬底在真实数字线和互补数字线下方。半导体衬底包含从半导体基底向上突出且沿着第一方向延伸的半导体特征。半导体特征中的每一个具有相对的侧壁。第一源极/漏极区在半导体特征内，且第二源极/漏极区在半导体基底内。真实数字线和互补数字线沿着与第一方向交叉的第二方向延伸，且沿着第一方向彼此交替。真实数字线与第一源极/漏极区耦合。字线沿着相对的侧壁且包含以选通方式将第一源极/漏极区与第二源极/漏极区耦合的选通区。存储元件与第二源极/漏极区耦合且包含在存储器单元内。互补数字线与参考电压源耦合。
根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (32)

1.一种集成组合件，其包括：
一组真实数字线和一组互补数字线；所述互补数字线中的每一个与所述真实数字线中的相关联的一个相对耦合；
半导体衬底，其在所述真实数字线下方；所述半导体衬底包含从半导体基底向上突出且沿着第一方向延伸的半导体特征；所述半导体特征中的每一个具有相对的侧壁；第一源极/漏极区在所述半导体特征内，且第二源极/漏极区在所述半导体基底内；
所述真实数字线沿着与所述第一方向交叉的第二方向延伸；
所述真实数字线与所述第一源极/漏极区耦合；
字线，其沿着所述相对的侧壁且包含以选通方式将所述第一源极/漏极区与所述第二源极/漏极区耦合的选通区；和
存储元件，其与所述第二源极/漏极区耦合；所述存储元件包含在存储器单元内。
2.根据权利要求1所述的集成组合件，其中所述互补数字线在折叠架构中与所述真实数字线交替。
3.根据权利要求2所述的集成组合件，其中所述互补数字线与参考电压源耦合。
4.根据权利要求1所述的集成组合件，其中所述互补数字线在开放式架构中从所述真实数字线横向偏移。
5.根据权利要求4所述的集成组合件，其中所述存储器单元是与所述真实数字线相关联的第一存储器单元，且所述集成组合件进一步包括与所述互补数字线相关联的第二存储器单元。
6.根据权利要求4所述的集成组合件，其中所述互补数字线与参考电压源耦合。
7.根据权利要求1所述的集成组合件，其中所述第二方向与所述第一方向正交。
8.根据权利要求1所述的集成组合件，其中所述存储元件为电容器。
9.一种集成组合件，其包括：
半导体特征，其从半导体基底向上突出且沿着第一方向延伸；所述半导体特征中的每一个具有相对的侧壁；
第一源极/漏极区，其在所述半导体特征的上部部分内；
第二源极/漏极区，其在所述基底内；
介电结构，其沿着所述半导体特征的所述相对的侧壁，所述介电结构具有沿着所述相对的侧壁的第一区和沿着所述基底的第二区；
第一导电结构，其沿着所述介电结构；所述第一导电结构在所述介电结构的所述第二区上方且通过所述介电结构的至少所述第一区与所述半导体特征间隔开，所述第一导电结构沿着所述第一方向延伸；所述第一导电结构包含以选通方式将所述第一源极/漏极区和所述第二源极/漏极区彼此耦合的选通区；
第二导电结构，其在所述半导体特征上方且沿着与所述第一方向交叉的第二方向延伸；所述第二导电结构在真实第二导电结构与互补第二导电结构之间交替；所述真实第二导电结构与所述第一源极/漏极区耦合；所述互补第二导电结构与所述真实第二导电结构相对耦合；和
存储元件，其与所述第二源极/漏极区耦合。
10.根据权利要求9所述的集成组合件，其中所述半导体特征和所述半导体基底包括彼此相同的半导体组合物。
11.根据权利要求10所述的集成组合件，其中所述半导体特征和所述半导体基底包括硅。
12.根据权利要求9所述的集成组合件，其中所述半导体特征和所述半导体基底包括相对于彼此不同的半导体组合物。
13.根据权利要求9所述的集成组合件，其中所述介电结构包括二氧化硅。
14.根据权利要求9所述的集成组合件，其中所述第一导电结构包括在从约2纳米到约100纳米的范围内的宽度。
15.根据权利要求9所述的集成组合件，其中所述第一导电结构包括在从约2纳米到约50纳米的范围内的宽度。
16.根据权利要求9所述的集成组合件，其中所述第一导电结构为字线且与字线驱动器电路系统耦合。
17.根据权利要求9所述的集成组合件，其中所述第二导电结构是数字线，且其中所述相对耦合利用将所述真实数字线与所述互补数字线耦合的感测放大器电路系统。
18.根据权利要求9所述的集成组合件，其中所述互补第二导电结构与参考电压源耦合。
19.根据权利要求18所述的集成组合件，其中所述存储元件包含在存储器阵列的存储器单元内；且其中所述参考电压源在所述存储器阵列的操作期间提供静态参考电压。
20.根据权利要求18所述的集成组合件，其中所述存储元件包含在存储器阵列的存储器单元内；且其中所述参考电压源在所述存储器阵列的操作期间提供动态参考电压。
21.根据权利要求9所述的集成组合件，其中所述存储元件为电容器。
22.根据权利要求21所述的集成组合件，其中所述电容器通过导电互连件耦合到所述第二源极/漏极区。
23.根据权利要求22所述的集成组合件，其中所述第二导电结构用光刻工艺制造，所述光刻工艺具有与其相关联的最小特征尺寸F；其中所述导电互连件在存储器阵列的单位单元内；且其中每一单位单元具有不大于约4F2的面积。
24.一种集成组合件，其包括：
一组真实数字线和一组互补数字线；所述互补数字线中的每一个与所述真实数字线中的相关联的一个相对耦合；
半导体衬底，其在所述真实数字线和所述互补数字线下方；所述半导体衬底包含从半导体基底向上突出且沿着第一方向延伸的半导体特征；所述半导体特征中的每一个具有相对的侧壁；第一源极/漏极区在所述半导体特征内，且第二源极/漏极区在所述半导体基底内；
所述真实数字线和所述互补数字线沿着与所述第一方向交叉的第二方向延伸，且沿着所述第一方向彼此交替；所述真实数字线与所述第一源极/漏极区耦合；
字线，其沿着所述相对的侧壁且包含以选通方式将所述第一源极/漏极区与所述第二源极/漏极区耦合的选通区；
存储元件，其与所述第二源极/漏极区耦合且包含在存储器单元内；和
所述互补数字线与参考电压源耦合。
25.根据权利要求24所述的集成组合件，其包括感测放大器电路系统，所述感测放大器电路系统配置成提供所述真实数字线与所述互补数字线的所述相对耦合；其中所述感测放大器电路系统从所述真实数字线和所述互补数字线的第一端横向偏移；且其中所述参考电压源从所述互补数字线的第二端横向偏移，其中所述第二端与所述第一端呈相对关系。
26.根据权利要求24所述的集成组合件，其中所述存储器单元包含在存储器阵列内；其中所述存储元件通过导电互连件耦合到所述第二源极/漏极区；其中所述真实数字线和所述互补数字线用光刻工艺制造，所述光刻工艺具有与其相关联的最小特征尺寸F；其中所述导电互连件在所述存储器阵列的单位单元内；且其中每一单位单元具有不大于约4F2的面积。
27.根据权利要求24所述的集成组合件，其中所述字线通过栅极介电材料与所述半导体衬底间隔开。
28.根据权利要求27所述的集成组合件，其中所述栅极介电材料配置成L形结构，其中所述L形结构的竖直支腿沿着所述半导体特征，且其中所述L形结构的水平支腿沿着所述半导体基底。
29.根据权利要求28所述的集成组合件，其中所述栅极介电材料包括二氧化硅。
30.根据权利要求24所述的集成组合件，其中所述互补数字线配置成以折叠数字线架构在所述真实数字线之间提供屏蔽。
31.根据权利要求24所述的集成组合件，其中所述存储元件为电容器。
32.根据权利要求24所述的集成组合件，其中所述参考电压源提供在从大于或等于VSS到小于或等于VCC的范围内的电压。
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