JP2002299281A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、配線層
間の寄生容量を低減し、また、コンタクトホールの形成
が容易な配線層の側壁絶縁膜を有する半導体装置及びそ
の製造方法を提供する。 【解決手段】 基板１０上に形成された配線層１４と、
配線層１４の上面上に形成されたキャップ絶縁膜２２
と、配線層１４及びキャップ絶縁膜２２の側面部に形成
され、配線層１４の側面部を覆う絶縁膜２４，２６，２
８の層数が、キャップ絶縁膜２２の側面部を覆う絶縁膜
２４，２６の層数よりも多い側壁絶縁膜とを有する。配
線層１４の側面部の側壁絶縁膜の膜厚を選択的に厚くで
き、配線層１４と、側壁絶縁膜を介して配線層１４に隣
接する電極３２との間の寄生容量が大幅に低減される。
間の寄生容量を低減し、また、コンタクトホールの形成
が容易な配線層の側壁絶縁膜を有する半導体装置及びそ
の製造方法を提供する。 【解決手段】 基板１０上に形成された配線層１４と、
配線層１４の上面上に形成されたキャップ絶縁膜２２
と、配線層１４及びキャップ絶縁膜２２の側面部に形成
され、配線層１４の側面部を覆う絶縁膜２４，２６，２
８の層数が、キャップ絶縁膜２２の側面部を覆う絶縁膜
２４，２６の層数よりも多い側壁絶縁膜とを有する。配
線層１４の側面部の側壁絶縁膜の膜厚を選択的に厚くで
き、配線層１４と、側壁絶縁膜を介して配線層１４に隣
接する電極３２との間の寄生容量が大幅に低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、配線層間に微細なコンタクト
ホールを開口する場合に好適な配線層の側壁絶縁膜を有
する半導体装置及びその製造方法に関する。
の製造方法に係り、特に、配線層間に微細なコンタクト
ホールを開口する場合に好適な配線層の側壁絶縁膜を有
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、１個のメモリセルが１個の転送トランジスタと
１個のキャパシタとにより構成され、小さい面積ですむ
ため、大容量化に適した半導体メモリである。近年の電
子機器等の情報処理量の増大に伴い、電子機器等に用い
られるＤＲＡＭは急速に微細化、大容量化が進行してい
る。
ry）は、１個のメモリセルが１個の転送トランジスタと
１個のキャパシタとにより構成され、小さい面積ですむ
ため、大容量化に適した半導体メモリである。近年の電
子機器等の情報処理量の増大に伴い、電子機器等に用い
られるＤＲＡＭは急速に微細化、大容量化が進行してい
る。
【０００３】従来のＤＲＡＭの製造方法におけるビット
コンタクト形成までの工程について図１２乃至図１４を
用いて説明する。図１２乃至図１４は、従来のＤＲＡＭ
の製造方法を示す工程断面図である。図１２乃至図１４
の各図は、ＤＲＡＭのビット線方向に沿った断面図であ
る。
コンタクト形成までの工程について図１２乃至図１４を
用いて説明する。図１２乃至図１４は、従来のＤＲＡＭ
の製造方法を示す工程断面図である。図１２乃至図１４
の各図は、ＤＲＡＭのビット線方向に沿った断面図であ
る。
【０００４】まず、シリコン基板１００上に、例えば熱
酸化法により、例えば膜厚５ｎｍのシリコン酸化膜より
なるゲート絶縁膜１０２を形成する。
酸化法により、例えば膜厚５ｎｍのシリコン酸化膜より
なるゲート絶縁膜１０２を形成する。
【０００５】次いで、全面に、例えばＣＶＤ（Chemical
Vapor Deposition）法により、例えば膜厚７０ｎｍの
アモルファスシリコン膜１１４と、例えば膜厚４５ｎｍ
のタングステン膜１０６と、例えば膜厚２００ｎｍのシ
リコン窒化膜１０８とを順次堆積する。
Vapor Deposition）法により、例えば膜厚７０ｎｍの
アモルファスシリコン膜１１４と、例えば膜厚４５ｎｍ
のタングステン膜１０６と、例えば膜厚２００ｎｍのシ
リコン窒化膜１０８とを順次堆積する。
【０００６】次いで、リソグラフィー技術及びエッチン
グ技術により、これらの膜を同一の形状にパターニング
する。こうして、上面がシリコン窒化膜１０８で覆わ
れ、アモルファスシリコン膜１０４及びタングステン膜
１０６が積層されてなるゲート電極１１２を形成する。
グ技術により、これらの膜を同一の形状にパターニング
する。こうして、上面がシリコン窒化膜１０８で覆わ
れ、アモルファスシリコン膜１０４及びタングステン膜
１０６が積層されてなるゲート電極１１２を形成する。
【０００７】次いで、ゲート電極１１２をマスクとして
イオン注入を行い、ゲート電極２０の両側のシリコン基
板１００中にソース／ドレイン拡散層１１４ａ、１１４
ｂを形成する（図１２（ａ））。
イオン注入を行い、ゲート電極２０の両側のシリコン基
板１００中にソース／ドレイン拡散層１１４ａ、１１４
ｂを形成する（図１２（ａ））。
【０００８】こうして、シリコン基板上１００上に、ゲ
ート電極１１２と、ソース／ドレイン拡散層１１４ａ、
１１４ｂとを有するメモリセルトランジスタを形成す
る。
ート電極１１２と、ソース／ドレイン拡散層１１４ａ、
１１４ｂとを有するメモリセルトランジスタを形成す
る。
【０００９】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚２０ｎｍのシリコン窒化膜１１６を形成する
（図１２（ｂ））。
例えば膜厚２０ｎｍのシリコン窒化膜１１６を形成する
（図１２（ｂ））。
【００１０】次いで、シリコン基板１００が露出するま
で異方性エッチングを行い、ゲート電極１１２の側壁
に、シリコン窒化膜よりなるスペーサ絶縁膜１１８を形
成する（図１２（ｃ））。
で異方性エッチングを行い、ゲート電極１１２の側壁
に、シリコン窒化膜よりなるスペーサ絶縁膜１１８を形
成する（図１２（ｃ））。
【００１１】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚１５ｎｍのシリコン窒化膜よりなるバリア絶
縁膜１２０を形成する（図１３（ａ））。
例えば膜厚１５ｎｍのシリコン窒化膜よりなるバリア絶
縁膜１２０を形成する（図１３（ａ））。
【００１２】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚約３５０ｎｍのＢＰＳＧ（Boro-Phospho-Sil
icate Glass）膜よりなる層間絶縁膜１２２を形成する
（図２（ｂ））。
例えば膜厚約３５０ｎｍのＢＰＳＧ（Boro-Phospho-Sil
icate Glass）膜よりなる層間絶縁膜１２２を形成する
（図２（ｂ））。
【００１３】次いで、例えばリフロー法より層間絶縁膜
１２２の表面段差を緩和した後、例えばＣＭＰ（Chemic
al Mechanical Polishing、化学的機械的研磨）法によ
りシリコン窒化膜１０８が露出するまで表面を研磨し、
層間絶縁膜１２２の表面を平坦化する（図１３
（ｃ））。
１２２の表面段差を緩和した後、例えばＣＭＰ（Chemic
al Mechanical Polishing、化学的機械的研磨）法によ
りシリコン窒化膜１０８が露出するまで表面を研磨し、
層間絶縁膜１２２の表面を平坦化する（図１３
（ｃ））。
【００１４】次いで、リソグラフィー技術及びエッチン
グ技術により、層間絶縁膜１２２及びゲート絶縁膜１０
２に、ソース／ドレイン拡散層１１４ａに達するコンタ
クトホール１２４をゲート電極１１２及びバリア絶縁膜
１２０に自己整合で形成する（図１４（ａ））。
グ技術により、層間絶縁膜１２２及びゲート絶縁膜１０
２に、ソース／ドレイン拡散層１１４ａに達するコンタ
クトホール１２４をゲート電極１１２及びバリア絶縁膜
１２０に自己整合で形成する（図１４（ａ））。
【００１５】次いで、層間絶縁膜１２２に開口されたコ
ンタクトホール１２４内に、アモルファスシリコンより
なるプラグ１２６を埋め込む（図１４（ｂ））。例え
ば、ＣＶＤ法によりアモルファスシリコン膜を堆積した
後、シリコン窒化膜１０８が露出するまでこのアモルフ
ァスシリコン膜をエッチバックし、コンタクトホール１
２４内にアモルファスシリコン膜を選択的に残存させ
る。こうして、コンタクトホール１２４内にプラグ１２
６を形成する。
ンタクトホール１２４内に、アモルファスシリコンより
なるプラグ１２６を埋め込む（図１４（ｂ））。例え
ば、ＣＶＤ法によりアモルファスシリコン膜を堆積した
後、シリコン窒化膜１０８が露出するまでこのアモルフ
ァスシリコン膜をエッチバックし、コンタクトホール１
２４内にアモルファスシリコン膜を選択的に残存させ
る。こうして、コンタクトホール１２４内にプラグ１２
６を形成する。
【００１６】次いで、全面に、例えばＣＶＤ法により、
例えばシリコン酸化膜等よりなる層間絶縁膜１２８ａ、
１２８ｂを順次形成する。
例えばシリコン酸化膜等よりなる層間絶縁膜１２８ａ、
１２８ｂを順次形成する。
【００１７】次いで、リソグラフィー技術及びエッチン
グ技術により、プラグ１２６に達するコンタクトホール
１３０を層間絶縁膜１２８ａ、１２８ｂに形成する。
グ技術により、プラグ１２６に達するコンタクトホール
１３０を層間絶縁膜１２８ａ、１２８ｂに形成する。
【００１８】次いで、層間絶縁膜１２８ｂ上に、コンタ
クトホール１３０を介してプラグ１２６に接続されたビ
ット線１３２を形成する（図１４（ｃ））。
クトホール１３０を介してプラグ１２６に接続されたビ
ット線１３２を形成する（図１４（ｃ））。
【００１９】このように、従来のＤＲＡＭの製造方法で
は、コンタクトホール１３０を開口するために、ゲート
電極１１２上に形成されたシリコン窒化膜１０８と、ゲ
ート電極１１２の側面部に形成されたスペーサ絶縁膜１
１８及びバリア絶縁膜１２０とをストッパとして用い
る、いわゆる自己整合コンタクト技術が広く用いられて
いた。また、ＤＲＡＭに限らず、ＳＲＡＭその他のメモ
リデバイスやロジックデバイス等においても、このよう
な自己整合コンタクト技術が広く利用されている。
は、コンタクトホール１３０を開口するために、ゲート
電極１１２上に形成されたシリコン窒化膜１０８と、ゲ
ート電極１１２の側面部に形成されたスペーサ絶縁膜１
１８及びバリア絶縁膜１２０とをストッパとして用い
る、いわゆる自己整合コンタクト技術が広く用いられて
いた。また、ＤＲＡＭに限らず、ＳＲＡＭその他のメモ
リデバイスやロジックデバイス等においても、このよう
な自己整合コンタクト技術が広く利用されている。
【００２０】
【発明が解決しようとする課題】しかしながら、近年の
半導体装置の高集積化に伴う微細化によって、ゲート電
極の側面部に形成されたスペーサ絶縁膜１１８及びバリ
ア絶縁膜１２０よりなる側壁絶縁膜の膜厚も薄くなって
いる。側壁絶縁膜の薄膜化は、配線間容量や配線と電極
プラグとの間の容量の増大を引き起こす。このため、ゲ
ート電極を構成する材料として比抵抗の低いメタル材料
を採用した場合であっても、これら寄生容量に起因する
信号遅延により、メタル材料のメリットを十分に生かす
ことはできなかった。
半導体装置の高集積化に伴う微細化によって、ゲート電
極の側面部に形成されたスペーサ絶縁膜１１８及びバリ
ア絶縁膜１２０よりなる側壁絶縁膜の膜厚も薄くなって
いる。側壁絶縁膜の薄膜化は、配線間容量や配線と電極
プラグとの間の容量の増大を引き起こす。このため、ゲ
ート電極を構成する材料として比抵抗の低いメタル材料
を採用した場合であっても、これら寄生容量に起因する
信号遅延により、メタル材料のメリットを十分に生かす
ことはできなかった。
【００２１】上述した課題を解決する方法としては、側
壁絶縁膜を形成する際に、その膜厚をできるだけ厚くす
ることが考えられる。しかしながら、単純に側壁絶縁膜
の膜厚を厚くしたのでは隣接する側壁絶縁膜間の間隙が
狭くなってしまい、配線間にコンタクトホールを形成す
ることが困難となる。すなわち、側壁絶縁膜の厚膜化を
図ると、例えば図１５に示すように、バリア絶縁膜１２
０間の間隙１３４が狭くなる。このため、このような微
細な間隙１３４では、間隙１３４底部のバリア絶縁膜１
２０を除去してコンタクトホールを形成する際、エッチ
ングのための反応性ガスが間隙１３４の側部まで到達し
にくくなる。この結果、コンタクトホールの形成が困難
となる。
壁絶縁膜を形成する際に、その膜厚をできるだけ厚くす
ることが考えられる。しかしながら、単純に側壁絶縁膜
の膜厚を厚くしたのでは隣接する側壁絶縁膜間の間隙が
狭くなってしまい、配線間にコンタクトホールを形成す
ることが困難となる。すなわち、側壁絶縁膜の厚膜化を
図ると、例えば図１５に示すように、バリア絶縁膜１２
０間の間隙１３４が狭くなる。このため、このような微
細な間隙１３４では、間隙１３４底部のバリア絶縁膜１
２０を除去してコンタクトホールを形成する際、エッチ
ングのための反応性ガスが間隙１３４の側部まで到達し
にくくなる。この結果、コンタクトホールの形成が困難
となる。
【００２２】また、間隙１３４が狭くなるとプラグ１２
６とビット線１３０とのコンタクト面積が減少すること
となり、コンタクト抵抗の上昇を招来することにもな
る。
６とビット線１３０とのコンタクト面積が減少すること
となり、コンタクト抵抗の上昇を招来することにもな
る。
【００２３】さらには、実際の製造現場においては、製
造ばらつきを考慮したマージンを確保する必要がある。
したがって、間隙１３４が更に狭くなることも想定され
る。
造ばらつきを考慮したマージンを確保する必要がある。
したがって、間隙１３４が更に狭くなることも想定され
る。
【００２４】本発明の目的は、配線層間の寄生容量を低
減し、また、コンタクトホールの形成が容易な配線層の
側壁絶縁膜を有する半導体装置及びその製造方法を提供
することにある。
減し、また、コンタクトホールの形成が容易な配線層の
側壁絶縁膜を有する半導体装置及びその製造方法を提供
することにある。
【００２５】
【課題を解決するための手段】上記目的は、基板上に形
成された配線層と、前記配線層の上面上に形成されたキ
ャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の
側面部に形成され、少なくとも３層以上の絶縁膜を有
し、前記配線層の前記側面部を覆う絶縁膜の層数が、前
記キャップ絶縁膜の前記側面部を覆う絶縁膜の層数より
も多い側壁絶縁膜とを有することを特徴とする半導体装
置によって達成される。
成された配線層と、前記配線層の上面上に形成されたキ
ャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の
側面部に形成され、少なくとも３層以上の絶縁膜を有
し、前記配線層の前記側面部を覆う絶縁膜の層数が、前
記キャップ絶縁膜の前記側面部を覆う絶縁膜の層数より
も多い側壁絶縁膜とを有することを特徴とする半導体装
置によって達成される。
【００２６】また、上記目的は、基板上に形成された配
線層と、前記配線層の上面上に形成されたキャップ絶縁
膜と、前記配線層及び前記キャップ絶縁膜の側面部に形
成され、誘電率が互いに異なる絶縁膜を含む少なくとも
３層以上の絶縁膜を有し、前記配線層の前記側面部を覆
う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よ
りも厚い側壁絶縁膜とを有することを特徴とする半導体
装置によっても達成される。
線層と、前記配線層の上面上に形成されたキャップ絶縁
膜と、前記配線層及び前記キャップ絶縁膜の側面部に形
成され、誘電率が互いに異なる絶縁膜を含む少なくとも
３層以上の絶縁膜を有し、前記配線層の前記側面部を覆
う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よ
りも厚い側壁絶縁膜とを有することを特徴とする半導体
装置によっても達成される。
【００２７】また、上記目的は、基板上に形成された配
線層と、前記配線層の上面上に形成されたキャップ絶縁
膜と、前記配線層及び前記キャップ絶縁膜の側面部に形
成され、前記キャップ絶縁膜とほぼ等しい高さを有する
第１の絶縁膜と、少なくとも前記配線層と同じ高さを有
する第２の絶縁膜とを有し、前記配線層の前記側面部を
覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚
よりも厚い側壁絶縁膜とを有することを特徴とする半導
体装置によっても達成される。
線層と、前記配線層の上面上に形成されたキャップ絶縁
膜と、前記配線層及び前記キャップ絶縁膜の側面部に形
成され、前記キャップ絶縁膜とほぼ等しい高さを有する
第１の絶縁膜と、少なくとも前記配線層と同じ高さを有
する第２の絶縁膜とを有し、前記配線層の前記側面部を
覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚
よりも厚い側壁絶縁膜とを有することを特徴とする半導
体装置によっても達成される。
【００２８】また、上記目的は、基板上に、上面がキャ
ップ絶縁膜により覆われた配線層を形成する工程と、前
記キャップ絶縁膜及び前記配線層が形成された前記基板
上に、第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に、前記第１の絶縁膜よりもエッチングレートの速
い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及
び前記第１の絶縁膜を異方性エッチングすることによ
り、前記配線層及び前記キャップ絶縁膜の側面部に前記
第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側
面部の下部領域に前記第２の絶縁膜を選択的に残存する
工程と、前記第１の絶縁膜の前記側面部の上部領域及び
前記第２の絶縁膜の側面部に接するように第３の絶縁膜
を形成する工程とを有することを特徴とする半導体装置
の製造方法によっても達成される。
ップ絶縁膜により覆われた配線層を形成する工程と、前
記キャップ絶縁膜及び前記配線層が形成された前記基板
上に、第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に、前記第１の絶縁膜よりもエッチングレートの速
い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及
び前記第１の絶縁膜を異方性エッチングすることによ
り、前記配線層及び前記キャップ絶縁膜の側面部に前記
第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側
面部の下部領域に前記第２の絶縁膜を選択的に残存する
工程と、前記第１の絶縁膜の前記側面部の上部領域及び
前記第２の絶縁膜の側面部に接するように第３の絶縁膜
を形成する工程とを有することを特徴とする半導体装置
の製造方法によっても達成される。
【００２９】また、上記目的は、基板上に、上面がキャ
ップ絶縁膜により覆われた配線層を形成する工程と、前
記キャップ絶縁膜及び前記配線層が形成された前記基板
上に、第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に、前記第１の絶縁膜よりもエッチングレートの速
い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及
び前記第１の絶縁膜を異方性エッチングすることによ
り、前記配線層及び前記キャップ絶縁膜の側面部に前記
第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側
面部の上部領域における前記第２の絶縁膜の膜厚を選択
的に薄くする工程と、前記第１の絶縁膜の前記側面部の
上部領域及び前記第２の絶縁膜の側面部に接するように
第３の絶縁膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法によっても達成される。
ップ絶縁膜により覆われた配線層を形成する工程と、前
記キャップ絶縁膜及び前記配線層が形成された前記基板
上に、第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に、前記第１の絶縁膜よりもエッチングレートの速
い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及
び前記第１の絶縁膜を異方性エッチングすることによ
り、前記配線層及び前記キャップ絶縁膜の側面部に前記
第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側
面部の上部領域における前記第２の絶縁膜の膜厚を選択
的に薄くする工程と、前記第１の絶縁膜の前記側面部の
上部領域及び前記第２の絶縁膜の側面部に接するように
第３の絶縁膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法によっても達成される。
【００３０】また、上記目的は、基板上に、上面がキャ
ップ絶縁膜により覆われた配線層を形成する工程と、前
記キャップ絶縁膜及び前記配線層が形成された前記基板
上に、第１の絶縁膜を形成する工程と、前記第１の絶縁
膜を異方性エッチングし、前記第１の絶縁膜を前記配線
層の側面部に残存させるとともに、前記キャップ絶縁膜
の側面部の少なくとも一部を露出する工程と、前記第１
の絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接
する第２の絶縁膜を形成する工程とを有することを特徴
とする半導体装置の製造方法によっても達成される。
ップ絶縁膜により覆われた配線層を形成する工程と、前
記キャップ絶縁膜及び前記配線層が形成された前記基板
上に、第１の絶縁膜を形成する工程と、前記第１の絶縁
膜を異方性エッチングし、前記第１の絶縁膜を前記配線
層の側面部に残存させるとともに、前記キャップ絶縁膜
の側面部の少なくとも一部を露出する工程と、前記第１
の絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接
する第２の絶縁膜を形成する工程とを有することを特徴
とする半導体装置の製造方法によっても達成される。
【００３１】なお、本明細書にいう「基板」とは、シリ
コン基板などの半導体基板そのもののみならず、トラン
ジスタ、配線層、絶縁膜等が形成された半導体基板をも
含むものである。
コン基板などの半導体基板そのもののみならず、トラン
ジスタ、配線層、絶縁膜等が形成された半導体基板をも
含むものである。
【００３２】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法について図１
乃至図４を用いて説明する。図１は、本実施形態による
半導体装置の構造を示す概略断面図、図２乃至図４は、
本実施形態による半導体装置の製造方法を示す工程断面
図である。
施形態による半導体装置及びその製造方法について図１
乃至図４を用いて説明する。図１は、本実施形態による
半導体装置の構造を示す概略断面図、図２乃至図４は、
本実施形態による半導体装置の製造方法を示す工程断面
図である。
【００３３】はじめに、本実施形態による半導体装置の
構造について図１を用いて説明する。
構造について図１を用いて説明する。
【００３４】シリコン基板１０上には、シリコン酸化膜
よりなるゲート絶縁膜１２が形成されている。ゲート絶
縁膜１２上には、上面がシリコン窒化膜よりなるキャッ
プ絶縁膜２２により覆われたゲート電極１４が形成され
ている。ゲート電極１４は、アモルファスシリコン膜１
６及びタングステン膜１８よりなる積層構造を有してい
る。ゲート電極１４両側のシリコン基板１０中には、ソ
ース／ドレイン拡散層２０ａ、２０ｂが形成されてい
る。こうして、ゲート電極１４と、ソース／ドレイン拡
散層２０ａ、２０ｂとを有するメモリセルトランジスタ
が構成されている。
よりなるゲート絶縁膜１２が形成されている。ゲート絶
縁膜１２上には、上面がシリコン窒化膜よりなるキャッ
プ絶縁膜２２により覆われたゲート電極１４が形成され
ている。ゲート電極１４は、アモルファスシリコン膜１
６及びタングステン膜１８よりなる積層構造を有してい
る。ゲート電極１４両側のシリコン基板１０中には、ソ
ース／ドレイン拡散層２０ａ、２０ｂが形成されてい
る。こうして、ゲート電極１４と、ソース／ドレイン拡
散層２０ａ、２０ｂとを有するメモリセルトランジスタ
が構成されている。
【００３５】ゲート電極１４及びキャップ絶縁膜２２の
側面部には、シリコン窒化膜よりなるスペーサ絶縁膜２
４が形成されている。スペーサ絶縁膜２４の側壁には、
その側面部の下部領域を選択的に覆う下部スペーサ絶縁
膜２６が形成されている。下部スペーサ絶縁膜２６の側
面部及び下部スペーサ絶縁膜２６により覆われていない
領域のスペーサ絶縁膜２４の側面部には、シリコン窒化
膜よりなるバリア絶縁膜２８が形成されている。
側面部には、シリコン窒化膜よりなるスペーサ絶縁膜２
４が形成されている。スペーサ絶縁膜２４の側壁には、
その側面部の下部領域を選択的に覆う下部スペーサ絶縁
膜２６が形成されている。下部スペーサ絶縁膜２６の側
面部及び下部スペーサ絶縁膜２６により覆われていない
領域のスペーサ絶縁膜２４の側面部には、シリコン窒化
膜よりなるバリア絶縁膜２８が形成されている。
【００３６】ゲート電極１４の周りは、キャップ絶縁膜
２２とほぼ等しい高さのＢＰＳＧよりなる層間絶縁膜３
０が埋め込まれ、表面が平坦化されている。層間絶縁膜
３０には、ソース／ドレイン拡散層２０ａに達するコン
タクトホール４２が形成されている。コンタクトホール
４２には、ソース／ドレイン拡散層２０ａに電気的に接
続されたプラグ３２が埋め込まれている。キャップ絶縁
膜２２及び層間絶縁膜３０上には、シリコン酸化膜等よ
りなる層間絶縁膜３４ａ、３４ｂが形成されている。層
間絶縁膜３４ｂ上には、層間絶縁膜３０に埋め込まれた
プラグ３２を介してソース／ドレイン拡散層２０ａに電
気的に接続されたビット線３６が形成されている。
２２とほぼ等しい高さのＢＰＳＧよりなる層間絶縁膜３
０が埋め込まれ、表面が平坦化されている。層間絶縁膜
３０には、ソース／ドレイン拡散層２０ａに達するコン
タクトホール４２が形成されている。コンタクトホール
４２には、ソース／ドレイン拡散層２０ａに電気的に接
続されたプラグ３２が埋め込まれている。キャップ絶縁
膜２２及び層間絶縁膜３０上には、シリコン酸化膜等よ
りなる層間絶縁膜３４ａ、３４ｂが形成されている。層
間絶縁膜３４ｂ上には、層間絶縁膜３０に埋め込まれた
プラグ３２を介してソース／ドレイン拡散層２０ａに電
気的に接続されたビット線３６が形成されている。
【００３７】このように、本実施形態による半導体装置
は、ゲート電極１４の側面部を覆う側壁絶縁膜が、スペ
ーサ絶縁膜２４、下部スペーサ絶縁膜２６及びバリア絶
縁膜２８とにより構成されていることに主たる特徴があ
る。このようにして側壁絶縁膜を構成することにより、
ゲート電極１４近傍の側壁絶縁膜の膜厚を選択的に厚く
できるので、ゲート電極１４とプラグ３２との間の寄生
容量を低減することができる。また、下部スペーサ絶縁
膜２６は、シリコン窒化膜よりも誘電率の小さいシリコ
ン窒化酸化膜により構成されているので、寄生容量を更
に低減することができる。また、エッチングガスがゲー
ト電極１４間に入り込みやすくなるので、コンタクトホ
ール４２を形成する際のエッチングを容易にすることが
できる。また、プラグ上面の面積を大きくすることがで
きるので、ビット線３６等の上部配線との接続マージン
を大きくとることもできる。
は、ゲート電極１４の側面部を覆う側壁絶縁膜が、スペ
ーサ絶縁膜２４、下部スペーサ絶縁膜２６及びバリア絶
縁膜２８とにより構成されていることに主たる特徴があ
る。このようにして側壁絶縁膜を構成することにより、
ゲート電極１４近傍の側壁絶縁膜の膜厚を選択的に厚く
できるので、ゲート電極１４とプラグ３２との間の寄生
容量を低減することができる。また、下部スペーサ絶縁
膜２６は、シリコン窒化膜よりも誘電率の小さいシリコ
ン窒化酸化膜により構成されているので、寄生容量を更
に低減することができる。また、エッチングガスがゲー
ト電極１４間に入り込みやすくなるので、コンタクトホ
ール４２を形成する際のエッチングを容易にすることが
できる。また、プラグ上面の面積を大きくすることがで
きるので、ビット線３６等の上部配線との接続マージン
を大きくとることもできる。
【００３８】なお、下部スペーサ絶縁膜２６は、少なく
ともゲート電極１４程度の高さを有することが望まし
い。下部スペーサ絶縁膜２６を形成する意味は、ゲート
電極１４とプラグ３２との間の寄生容量を低減すること
と、コンタクトホールを形成したときにコンタクトホー
ル内にゲート電極１４が露出するのを防止することにあ
る。したがって、下部スペーサ絶縁膜２６の高さは、こ
れらの点を考慮したうえで、コンタクトホール４２開口
の際の層間絶縁膜のエッチング条件やデザインルールに
応じて適宜制御することが望ましい。
ともゲート電極１４程度の高さを有することが望まし
い。下部スペーサ絶縁膜２６を形成する意味は、ゲート
電極１４とプラグ３２との間の寄生容量を低減すること
と、コンタクトホールを形成したときにコンタクトホー
ル内にゲート電極１４が露出するのを防止することにあ
る。したがって、下部スペーサ絶縁膜２６の高さは、こ
れらの点を考慮したうえで、コンタクトホール４２開口
の際の層間絶縁膜のエッチング条件やデザインルールに
応じて適宜制御することが望ましい。
【００３９】次に、本実施形態による半導体装置の製造
方法について図２乃至図４を用いて説明する。図２乃至
図４の各図は、ＤＲＡＭのビット線方向に沿った断面図
である。
方法について図２乃至図４を用いて説明する。図２乃至
図４の各図は、ＤＲＡＭのビット線方向に沿った断面図
である。
【００４０】まず、シリコン基板１０上に、例えば熱酸
化法により、例えば膜厚５ｎｍのシリコン酸化膜よりな
るゲート絶縁膜１２を形成する。
化法により、例えば膜厚５ｎｍのシリコン酸化膜よりな
るゲート絶縁膜１２を形成する。
【００４１】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚７０ｎｍのアモルファスシリコン膜１６と、
例えば膜厚４５ｎｍのタングステン膜１８と、例えば膜
厚２００ｎｍのシリコン窒化膜よりなるキャップ絶縁膜
２２とを順次堆積する。
例えば膜厚７０ｎｍのアモルファスシリコン膜１６と、
例えば膜厚４５ｎｍのタングステン膜１８と、例えば膜
厚２００ｎｍのシリコン窒化膜よりなるキャップ絶縁膜
２２とを順次堆積する。
【００４２】次いで、リソグラフィー技術及びエッチン
グ技術により、これらの膜を同一の形状にパターニング
する。こうして、上面がキャップ絶縁膜２２で覆われア
モルファスシリコン膜１６及びタングステン膜１８が積
層されてなるゲート電極１４を形成する。この際、例え
ば０．１３μｍルールを想定し、０．１３μｍ幅のゲー
ト電極１４を、例えば０．１３μｍ間隔で複数形成す
る。
グ技術により、これらの膜を同一の形状にパターニング
する。こうして、上面がキャップ絶縁膜２２で覆われア
モルファスシリコン膜１６及びタングステン膜１８が積
層されてなるゲート電極１４を形成する。この際、例え
ば０．１３μｍルールを想定し、０．１３μｍ幅のゲー
ト電極１４を、例えば０．１３μｍ間隔で複数形成す
る。
【００４３】なお、ゲート電極１４を構成するアモルフ
ァスシリコン膜１６は、厳密には後の熱工程において結
晶化して多結晶シリコン膜となる。但し、本明細書では
説明を簡便にするため、以降の説明においてもアモルフ
ァスシリコン膜１６と表すものとする。
ァスシリコン膜１６は、厳密には後の熱工程において結
晶化して多結晶シリコン膜となる。但し、本明細書では
説明を簡便にするため、以降の説明においてもアモルフ
ァスシリコン膜１６と表すものとする。
【００４４】次いで、ゲート電極１４をマスクとしてイ
オン注入を行い、ゲート電極１４の両側のシリコン基板
１０中にソース／ドレイン拡散層２０ａ、２０ｂを形成
する（図２（ａ））。
オン注入を行い、ゲート電極１４の両側のシリコン基板
１０中にソース／ドレイン拡散層２０ａ、２０ｂを形成
する（図２（ａ））。
【００４５】こうして、シリコン基板上１０上に、ゲー
ト電極１４、ソース／ドレイン拡散層２０ａ、２０ｂを
有するメモリセルトランジスタを形成する。
ト電極１４、ソース／ドレイン拡散層２０ａ、２０ｂを
有するメモリセルトランジスタを形成する。
【００４６】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚２０ｎｍのシリコン窒化膜３８と、例えば膜
厚１０ｎｍのシリコン窒化酸化膜４０とを順次形成する
（図２（ｂ））。
例えば膜厚２０ｎｍのシリコン窒化膜３８と、例えば膜
厚１０ｎｍのシリコン窒化酸化膜４０とを順次形成する
（図２（ｂ））。
【００４７】なお、シリコン窒化膜３８及びシリコン窒
化酸化膜４０は、それぞれスペーサ絶縁膜２４及び下部
スペーサ絶縁膜２６となる膜である。これら絶縁膜は、
シリコン窒化膜及びシリコン窒化膜に限らず、上層の絶
縁膜が下層の絶縁膜よりもエッチングレートの速い膜と
なる組み合わせであれば、他の絶縁材料を適用してもよ
い。例えば、シリコン窒化酸化膜の代わりに、シリコン
酸化膜を適用することができる。
化酸化膜４０は、それぞれスペーサ絶縁膜２４及び下部
スペーサ絶縁膜２６となる膜である。これら絶縁膜は、
シリコン窒化膜及びシリコン窒化膜に限らず、上層の絶
縁膜が下層の絶縁膜よりもエッチングレートの速い膜と
なる組み合わせであれば、他の絶縁材料を適用してもよ
い。例えば、シリコン窒化酸化膜の代わりに、シリコン
酸化膜を適用することができる。
【００４８】また、シリコン窒化膜３８とシリコン窒化
酸化膜４０とは、別々の炉内で成膜してもよいし、シリ
コン窒化膜３８とシリコン窒化酸化膜４０とを同一の炉
内で連続成長するようにしてもよい。連続成長すること
により、シリコン窒化膜３８とシリコン窒化酸化膜４０
との界面が清浄となり、また、製造工程数を削減する効
果もある。
酸化膜４０とは、別々の炉内で成膜してもよいし、シリ
コン窒化膜３８とシリコン窒化酸化膜４０とを同一の炉
内で連続成長するようにしてもよい。連続成長すること
により、シリコン窒化膜３８とシリコン窒化酸化膜４０
との界面が清浄となり、また、製造工程数を削減する効
果もある。
【００４９】次いで、シリコン窒化酸化膜４０を、例え
ばＲＩＥ（Reactive Ion Etching）法により、シリコン
窒化膜３８に対して選択的に異方性エッチングする。こ
うして、シリコン窒化酸化膜４０を、シリコン窒化膜３
８の側壁部分のみに選択的に残存させる（図２
（ｃ））。
ばＲＩＥ（Reactive Ion Etching）法により、シリコン
窒化膜３８に対して選択的に異方性エッチングする。こ
うして、シリコン窒化酸化膜４０を、シリコン窒化膜３
８の側壁部分のみに選択的に残存させる（図２
（ｃ））。
【００５０】なお、ＲＩＥ法によりシリコン窒化酸化膜
４０を異方性エッチングすることにより、シリコン窒化
酸化膜４０の上面部は、ゲート電極１４から離間するほ
どにその高さが低くなるように傾斜する。
４０を異方性エッチングすることにより、シリコン窒化
酸化膜４０の上面部は、ゲート電極１４から離間するほ
どにその高さが低くなるように傾斜する。
【００５１】次いで、シリコン窒化膜３８を、例えばＲ
ＩＥ法により、キャップ絶縁膜２２の表面が露出するま
で異方性エッチングする。このとき、シリコン窒化膜３
８をエッチングする条件として、シリコン窒化酸化膜４
０をもエッチングし、且つ、シリコン窒化酸化膜４０の
エッチングレートがシリコン窒化膜３８のエッチングレ
ートよりも速くなる条件を適用することにより、キャッ
プ絶縁膜２２上及びゲート絶縁膜１２上のシリコン窒化
膜３８がエッチングされるとともに、シリコン窒化酸化
膜４０の上端部もエッチングされる。
ＩＥ法により、キャップ絶縁膜２２の表面が露出するま
で異方性エッチングする。このとき、シリコン窒化膜３
８をエッチングする条件として、シリコン窒化酸化膜４
０をもエッチングし、且つ、シリコン窒化酸化膜４０の
エッチングレートがシリコン窒化膜３８のエッチングレ
ートよりも速くなる条件を適用することにより、キャッ
プ絶縁膜２２上及びゲート絶縁膜１２上のシリコン窒化
膜３８がエッチングされるとともに、シリコン窒化酸化
膜４０の上端部もエッチングされる。
【００５２】なお、シリコン窒化酸化膜４０及びシリコ
ン窒化膜３８のエッチングは、別々の条件でそれぞれ個
別に行ってもよいし、同一の条件で連続して行ってもよ
い。
ン窒化膜３８のエッチングは、別々の条件でそれぞれ個
別に行ってもよいし、同一の条件で連続して行ってもよ
い。
【００５３】こうして、ゲート電極１４及びキャップ絶
縁膜２２の側面部に、シリコン窒化膜３８よりなるスペ
ーサ絶縁膜２４と、シリコン窒化酸化膜４０よりなる下
部スペーサ絶縁膜２６とを形成する（図３（ａ））。な
お、残存する下部スペーサ絶縁膜２６は、前述のよう
に、少なくともゲート電極１４の高さと同程度の高さを
有することが望ましい。
縁膜２２の側面部に、シリコン窒化膜３８よりなるスペ
ーサ絶縁膜２４と、シリコン窒化酸化膜４０よりなる下
部スペーサ絶縁膜２６とを形成する（図３（ａ））。な
お、残存する下部スペーサ絶縁膜２６は、前述のよう
に、少なくともゲート電極１４の高さと同程度の高さを
有することが望ましい。
【００５４】上述のようにエッチングレートの違いを利
用してゲート電極１４近傍の側壁を覆う下部スペーサ絶
縁膜２６を形成して側壁絶縁膜の厚膜化を行うことによ
り、隣接する側壁絶縁膜間の間隙上部の幅を狭めること
なくゲート電極１４の近傍の側壁絶縁膜を選択的に厚膜
化することができる。したがって、コンタクトホール４
２の形成が困難になることなく、ゲート電極１４とプラ
グ３２との間に生じる寄生容量の低減を図ることができ
る。また、下部スペーサ絶縁膜２６の材質を、スペーサ
絶縁膜２４やバリア絶縁膜２８の材質よりも小さな誘電
率を有するものとすることができ、ゲート電極１４とプ
ラグ３２との間の寄生容量をさらに低減することができ
る。
用してゲート電極１４近傍の側壁を覆う下部スペーサ絶
縁膜２６を形成して側壁絶縁膜の厚膜化を行うことによ
り、隣接する側壁絶縁膜間の間隙上部の幅を狭めること
なくゲート電極１４の近傍の側壁絶縁膜を選択的に厚膜
化することができる。したがって、コンタクトホール４
２の形成が困難になることなく、ゲート電極１４とプラ
グ３２との間に生じる寄生容量の低減を図ることができ
る。また、下部スペーサ絶縁膜２６の材質を、スペーサ
絶縁膜２４やバリア絶縁膜２８の材質よりも小さな誘電
率を有するものとすることができ、ゲート電極１４とプ
ラグ３２との間の寄生容量をさらに低減することができ
る。
【００５５】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚１５ｎｍのシリコン窒化膜を堆積し、シリコ
ン窒化膜よりなるバリア絶縁膜２８を形成する（図３
（ｂ））。バリア絶縁膜２８を構成する材料は、キャッ
プ絶縁膜２２及びスペーサ絶縁膜２４と同じ材料又はエ
ッチングレートがほぼ等しい材料にすることが望まし
い。こうすることで、後の工程でソース／ドレイン拡散
層２０ａに接続するプラグ３２を埋め込むためのコンタ
クトホール４２を自己整合的に形成することが可能とな
る。
例えば膜厚１５ｎｍのシリコン窒化膜を堆積し、シリコ
ン窒化膜よりなるバリア絶縁膜２８を形成する（図３
（ｂ））。バリア絶縁膜２８を構成する材料は、キャッ
プ絶縁膜２２及びスペーサ絶縁膜２４と同じ材料又はエ
ッチングレートがほぼ等しい材料にすることが望まし
い。こうすることで、後の工程でソース／ドレイン拡散
層２０ａに接続するプラグ３２を埋め込むためのコンタ
クトホール４２を自己整合的に形成することが可能とな
る。
【００５６】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚約３５０ｎｍのＢＰＳＧ膜よりなる層間絶縁
膜３０を形成する（図３（ｃ））。次いで、例えばリフ
ロー法により層間絶縁膜３０の表面段差を緩和した後、
例えばＣＭＰ法によりキャップ絶縁膜２２が露出するま
で表面を研磨し、層間絶縁膜３０の表面を平坦化する
（図４（ａ））。
例えば膜厚約３５０ｎｍのＢＰＳＧ膜よりなる層間絶縁
膜３０を形成する（図３（ｃ））。次いで、例えばリフ
ロー法により層間絶縁膜３０の表面段差を緩和した後、
例えばＣＭＰ法によりキャップ絶縁膜２２が露出するま
で表面を研磨し、層間絶縁膜３０の表面を平坦化する
（図４（ａ））。
【００５７】次いで、リソグラフィー技術及びエッチン
グ技術により、層間絶縁膜３０中に、ソース／ドレイン
拡散層２０ａに達するコンタクトホール４２をゲート電
極１４及びバリア絶縁膜２８に自己整合で形成する（図
４（ｂ））。このとき、側壁絶縁膜の上端部の間隙は底
部の間隙よりも広くなっているので、側壁絶縁膜の間隙
にエッチングガスが入り込みやすく、容易にコンタクト
ホール４２を開口することができる。
グ技術により、層間絶縁膜３０中に、ソース／ドレイン
拡散層２０ａに達するコンタクトホール４２をゲート電
極１４及びバリア絶縁膜２８に自己整合で形成する（図
４（ｂ））。このとき、側壁絶縁膜の上端部の間隙は底
部の間隙よりも広くなっているので、側壁絶縁膜の間隙
にエッチングガスが入り込みやすく、容易にコンタクト
ホール４２を開口することができる。
【００５８】次いで、層間絶縁膜３０に開口されたコン
タクトホール４２内に、例えばアモルファスシリコンよ
りなるプラグ３２を埋め込む（図４（ｃ））。例えば、
ＣＶＤ法によりアモルファスシリコン膜を堆積した後、
キャップ絶縁膜２２が露出するまでこのアモルファスシ
リコン膜をエッチバックし、コンタクトホール４２内に
アモルファスシリコン膜を選択的に残存させる。こうし
て、コンタクトホール４２内にプラグ３２を形成する。
タクトホール４２内に、例えばアモルファスシリコンよ
りなるプラグ３２を埋め込む（図４（ｃ））。例えば、
ＣＶＤ法によりアモルファスシリコン膜を堆積した後、
キャップ絶縁膜２２が露出するまでこのアモルファスシ
リコン膜をエッチバックし、コンタクトホール４２内に
アモルファスシリコン膜を選択的に残存させる。こうし
て、コンタクトホール４２内にプラグ３２を形成する。
【００５９】次いで、全面に、例えばＣＶＤ法により、
例えばシリコン酸化膜を堆積し、シリコン酸化膜よりな
る層間絶縁膜３４ａ、３４ｂを形成する。
例えばシリコン酸化膜を堆積し、シリコン酸化膜よりな
る層間絶縁膜３４ａ、３４ｂを形成する。
【００６０】次いで、リソグラフィー技術及びエッチン
グ技術により、プラグ３２に達するコンタクトホールを
層間絶縁膜３４ａ、３４ｂに形成する。
グ技術により、プラグ３２に達するコンタクトホールを
層間絶縁膜３４ａ、３４ｂに形成する。
【００６１】次いで、層間絶縁膜３４ｂ上に、コンタク
トホールを介してプラグ３２に電気的に接続する配線
（例えばビット線３６）を形成する。こうして、図１に
示す構造を有する本実施形態による半導体装置を得る。
トホールを介してプラグ３２に電気的に接続する配線
（例えばビット線３６）を形成する。こうして、図１に
示す構造を有する本実施形態による半導体装置を得る。
【００６２】このように、本実施形態によれば、ゲート
電極１４及びキャップ絶縁膜２２の側面部を覆う側壁絶
縁膜の下部領域の膜厚を、下部スペーサ絶縁膜２６によ
って選択的に厚くするので、ゲート電極１４とプラグ３
２との間に生じる寄生容量を低減することができる。ま
た、下部スペーサ絶縁膜２６はスペーサ絶縁膜２４及び
バリア絶縁膜２８を構成するシリコン窒化膜よりも誘電
率の低いシリコン窒化酸化膜により構成されているの
で、寄生容量を更に低減することができる。
電極１４及びキャップ絶縁膜２２の側面部を覆う側壁絶
縁膜の下部領域の膜厚を、下部スペーサ絶縁膜２６によ
って選択的に厚くするので、ゲート電極１４とプラグ３
２との間に生じる寄生容量を低減することができる。ま
た、下部スペーサ絶縁膜２６はスペーサ絶縁膜２４及び
バリア絶縁膜２８を構成するシリコン窒化膜よりも誘電
率の低いシリコン窒化酸化膜により構成されているの
で、寄生容量を更に低減することができる。
【００６３】また、隣接する側壁絶縁膜間の幅は、ゲー
ト電極１４側よりもキャップ絶縁膜２２側の方が広くな
っている。したがって、プラグ３２を埋め込むためのコ
ンタクトホール４２を容易に形成することができ、ま
た、ビット線３６等の上部配線との接続マージンを大き
くとることもできる。また、キャップ絶縁膜２２側の側
壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗
が上昇することもない。
ト電極１４側よりもキャップ絶縁膜２２側の方が広くな
っている。したがって、プラグ３２を埋め込むためのコ
ンタクトホール４２を容易に形成することができ、ま
た、ビット線３６等の上部配線との接続マージンを大き
くとることもできる。また、キャップ絶縁膜２２側の側
壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗
が上昇することもない。
【００６４】なお、本実施形態では、下部スペーサ絶縁
膜２６は、スペーサ絶縁膜２４の側壁の下部領域のみを
選択的に覆うように形成しているが、例えば図５に示す
ように、下部スペーサ絶縁膜２６をスペーサ絶縁膜２４
の上端部分まで延在するように形成してもよい。この場
合、下部スペーサ絶縁膜２６のキャップ絶縁膜２２の上
方の側壁を覆う部分の膜厚が、ゲート電極１４の側壁を
覆う部分の膜厚よりも薄くなっていることが必要であ
る。
膜２６は、スペーサ絶縁膜２４の側壁の下部領域のみを
選択的に覆うように形成しているが、例えば図５に示す
ように、下部スペーサ絶縁膜２６をスペーサ絶縁膜２４
の上端部分まで延在するように形成してもよい。この場
合、下部スペーサ絶縁膜２６のキャップ絶縁膜２２の上
方の側壁を覆う部分の膜厚が、ゲート電極１４の側壁を
覆う部分の膜厚よりも薄くなっていることが必要であ
る。
【００６５】下部スペーサ絶縁膜２６のキャップ絶縁膜
２２の上方の側壁を覆う部分の膜厚ゲート電極１４の側
壁を覆う部分の膜厚に対する比は、コンタクトホール４
２のアスペクト比に応じ、コンタクトホール４２を開口
することができる範囲で適宜設定することが望ましい。
なお、本願発明者が使用したＲＩＥ装置では、下部スペ
ーサ絶縁膜２６のキャップ絶縁膜２２の上方の側壁を覆
う部分の膜厚をゲート電極１４の側壁を覆う部分の膜厚
の７５％以下とすることで、コンタクトホール４２を開
口することができた。
２２の上方の側壁を覆う部分の膜厚ゲート電極１４の側
壁を覆う部分の膜厚に対する比は、コンタクトホール４
２のアスペクト比に応じ、コンタクトホール４２を開口
することができる範囲で適宜設定することが望ましい。
なお、本願発明者が使用したＲＩＥ装置では、下部スペ
ーサ絶縁膜２６のキャップ絶縁膜２２の上方の側壁を覆
う部分の膜厚をゲート電極１４の側壁を覆う部分の膜厚
の７５％以下とすることで、コンタクトホール４２を開
口することができた。
【００６６】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法について図６乃至図９
を用いて説明する。図６は、本実施形態による半導体装
置の構造を示す断面図、図７乃至図９は、本実施形態に
よる半導体装置の製造方法を示す工程断面図である。な
お、第１実施形態による半導体装置と同一の構成要素に
には同一の符号を付し、説明を省略し或いは簡略にす
る。
よる半導体装置及びその製造方法について図６乃至図９
を用いて説明する。図６は、本実施形態による半導体装
置の構造を示す断面図、図７乃至図９は、本実施形態に
よる半導体装置の製造方法を示す工程断面図である。な
お、第１実施形態による半導体装置と同一の構成要素に
には同一の符号を付し、説明を省略し或いは簡略にす
る。
【００６７】はじめに、本実施形態による半導体装置の
構造について図６を用いて説明する。
構造について図６を用いて説明する。
【００６８】本実施形態による半導体装置は、第１実施
形態による半導体装置において、スペーサ絶縁膜を設け
ず、下部スペーサ絶縁膜及びバリア絶縁膜のみによって
側壁絶縁膜を形成していることに主たる特徴がある。
形態による半導体装置において、スペーサ絶縁膜を設け
ず、下部スペーサ絶縁膜及びバリア絶縁膜のみによって
側壁絶縁膜を形成していることに主たる特徴がある。
【００６９】すなわち、図６に示すように、ゲート電極
１４及びキャップ絶縁膜２２の側壁には、その側面部の
下部領域を選択的に覆うシリコン窒化酸化膜よりなる下
部スペーサ絶縁膜４４が形成されている。下部スペーサ
絶縁膜４４の側面部及び下部スペーサ絶縁膜４４により
覆われていない領域のキャップ絶縁膜２２の側面部に
は、シリコン窒化膜よりなるバリア絶縁膜２８が形成さ
れている。
１４及びキャップ絶縁膜２２の側壁には、その側面部の
下部領域を選択的に覆うシリコン窒化酸化膜よりなる下
部スペーサ絶縁膜４４が形成されている。下部スペーサ
絶縁膜４４の側面部及び下部スペーサ絶縁膜４４により
覆われていない領域のキャップ絶縁膜２２の側面部に
は、シリコン窒化膜よりなるバリア絶縁膜２８が形成さ
れている。
【００７０】このように、本実施形態による半導体装置
においても、ゲート電極１４近傍の側壁絶縁膜の膜厚を
選択的に厚くできるので、ゲート電極１４とプラグ３２
との間の寄生容量を低減することができる。また、下部
スペーサ絶縁膜４４は、シリコン窒化膜よりも誘電率の
小さいシリコン酸化膜により構成されているので、寄生
容量を更に低減することができる。また、エッチングガ
スがゲート電極１４間に入り込みやすくなるので、コン
タクトホール４２を形成する際のエッチングを容易にす
ることができる。また、プラグ上面の面積を大きくする
ことができるので、ビット線３６等の上部配線との接続
マージンを大きくとることもできる。
においても、ゲート電極１４近傍の側壁絶縁膜の膜厚を
選択的に厚くできるので、ゲート電極１４とプラグ３２
との間の寄生容量を低減することができる。また、下部
スペーサ絶縁膜４４は、シリコン窒化膜よりも誘電率の
小さいシリコン酸化膜により構成されているので、寄生
容量を更に低減することができる。また、エッチングガ
スがゲート電極１４間に入り込みやすくなるので、コン
タクトホール４２を形成する際のエッチングを容易にす
ることができる。また、プラグ上面の面積を大きくする
ことができるので、ビット線３６等の上部配線との接続
マージンを大きくとることもできる。
【００７１】なお、下部スペーサ絶縁膜４４は、下部ス
ペーサ絶縁膜２８の場合と同様に、少なくともゲート電
極１４程度の高さを有することが望ましい。
ペーサ絶縁膜２８の場合と同様に、少なくともゲート電
極１４程度の高さを有することが望ましい。
【００７２】次に、本実施形態による半導体装置の製造
方法について図７乃至図９を用いて説明する。図７乃至
図９の各図は、ＤＲＡＭのビット線方向に沿った工程断
面図である。
方法について図７乃至図９を用いて説明する。図７乃至
図９の各図は、ＤＲＡＭのビット線方向に沿った工程断
面図である。
【００７３】まず、例えば第１実施形態と同様にして、
シリコン基板１０上に、ゲート電極１４と、ソース／ド
レイン拡散層２０ａ、２０ｂとを有するメモリセルトラ
ンジスタを形成する（図７（ａ））。
シリコン基板１０上に、ゲート電極１４と、ソース／ド
レイン拡散層２０ａ、２０ｂとを有するメモリセルトラ
ンジスタを形成する（図７（ａ））。
【００７４】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚３０ｎｍのシリコン窒化酸化膜４６を形成す
る（図７（ｂ））。シリコン窒化酸化膜４６は、下部ス
ペーサ絶縁膜４４となる膜である。下部スペーサ絶縁膜
４４を構成する材料は、キャップ絶縁膜２２よりもエッ
チングレートが速い絶縁膜であればよく、シリコン窒化
酸化膜のほか、例えばシリコン酸化膜を適用することが
できる。
例えば膜厚３０ｎｍのシリコン窒化酸化膜４６を形成す
る（図７（ｂ））。シリコン窒化酸化膜４６は、下部ス
ペーサ絶縁膜４４となる膜である。下部スペーサ絶縁膜
４４を構成する材料は、キャップ絶縁膜２２よりもエッ
チングレートが速い絶縁膜であればよく、シリコン窒化
酸化膜のほか、例えばシリコン酸化膜を適用することが
できる。
【００７５】次いで、シリコン窒化酸化膜４６を、例え
ばＲＩＥ法により、ゲート電極及びキャップ絶縁膜２２
に対して選択的に異方性エッチングする。こうして、シ
リコン窒化酸化膜４６を、ゲート電極１４及びキャップ
絶縁膜２２の側壁部分のみに選択的に残存させる（図７
（ｃ））。
ばＲＩＥ法により、ゲート電極及びキャップ絶縁膜２２
に対して選択的に異方性エッチングする。こうして、シ
リコン窒化酸化膜４６を、ゲート電極１４及びキャップ
絶縁膜２２の側壁部分のみに選択的に残存させる（図７
（ｃ））。
【００７６】なお、ＲＩＥ法によりシリコン窒化酸化膜
４６を異方性エッチングすることにより、シリコン窒化
酸化膜４６の上面部は、ゲート電極１４から離間するほ
どにその高さが低くなるように傾斜する。
４６を異方性エッチングすることにより、シリコン窒化
酸化膜４６の上面部は、ゲート電極１４から離間するほ
どにその高さが低くなるように傾斜する。
【００７７】次いで、ゲート電極１４及びキャップ絶縁
膜２２の側壁部分に残存したシリコン窒化酸化膜４６
を、例えばＲＩＥ法によりさらに異方性エッチングす
る。このとき、シリコン窒化酸化膜４６をエッチングす
る条件としては、キャップ絶縁膜２２に対して選択性の
高いエッチング条件を適用する。これにより、キャップ
絶縁膜２２の上端部が僅かにエッチングされることもあ
るが、シリコン窒化酸化膜４６の上端部を選択的にエッ
チングすることができる。こうして、ゲート電極１４及
びキャップ絶縁膜２２の側面部に、シリコン窒化酸化膜
４６よりなる下部スペーサ絶縁膜４４を形成する（図８
（ａ））。
膜２２の側壁部分に残存したシリコン窒化酸化膜４６
を、例えばＲＩＥ法によりさらに異方性エッチングす
る。このとき、シリコン窒化酸化膜４６をエッチングす
る条件としては、キャップ絶縁膜２２に対して選択性の
高いエッチング条件を適用する。これにより、キャップ
絶縁膜２２の上端部が僅かにエッチングされることもあ
るが、シリコン窒化酸化膜４６の上端部を選択的にエッ
チングすることができる。こうして、ゲート電極１４及
びキャップ絶縁膜２２の側面部に、シリコン窒化酸化膜
４６よりなる下部スペーサ絶縁膜４４を形成する（図８
（ａ））。
【００７８】なお、残存する下部スペーサ絶縁膜４４
は、第１実施形態と同様に、少なくともゲート電極１４
の高さと同程度の高さを有することが望ましい。
は、第１実施形態と同様に、少なくともゲート電極１４
の高さと同程度の高さを有することが望ましい。
【００７９】上述のようにエッチングレートの違いを利
用してゲート電極１４近傍の側壁を覆う下部スペーサ絶
縁膜４４を形成して側壁絶縁膜の厚膜化を行うことによ
り、隣接する側壁絶縁膜間の間隙上部の幅を狭めること
なくゲート電極１４の近傍の側壁絶縁膜を選択的に厚膜
化することができる。したがって、コンタクトホール４
２の形成が困難になることなく、ゲート電極１４とプラ
グ３２との間に生じる寄生容量の低減を図ることができ
る。また、下部スペーサ絶縁膜４４の材質は、バリア絶
縁膜２８の材質よりも小さな誘電率を有するものとする
ことができ、ゲート電極１４とプラグ３２との間の寄生
容量をさらに低減することができる。
用してゲート電極１４近傍の側壁を覆う下部スペーサ絶
縁膜４４を形成して側壁絶縁膜の厚膜化を行うことによ
り、隣接する側壁絶縁膜間の間隙上部の幅を狭めること
なくゲート電極１４の近傍の側壁絶縁膜を選択的に厚膜
化することができる。したがって、コンタクトホール４
２の形成が困難になることなく、ゲート電極１４とプラ
グ３２との間に生じる寄生容量の低減を図ることができ
る。また、下部スペーサ絶縁膜４４の材質は、バリア絶
縁膜２８の材質よりも小さな誘電率を有するものとする
ことができ、ゲート電極１４とプラグ３２との間の寄生
容量をさらに低減することができる。
【００８０】次に、全面に、例えばＣＶＤ法により、例
えば膜厚１５ｎｍのシリコン窒化膜よりなるバリア絶縁
膜２８を形成する（図８（ｂ））。
えば膜厚１５ｎｍのシリコン窒化膜よりなるバリア絶縁
膜２８を形成する（図８（ｂ））。
【００８１】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚約３５０ｎｍのＢＰＳＧ膜よりなる層間絶縁
膜３０を形成する（図８（ｃ））。次いで、例えばリフ
ロー法により層間絶縁膜３０の表面段差を緩和した後、
例えばＣＭＰ法によりキャップ絶縁膜２２が露出するま
で表面を研磨し、層間絶縁膜３０の表面を平坦化する
（図９（ａ））。
例えば膜厚約３５０ｎｍのＢＰＳＧ膜よりなる層間絶縁
膜３０を形成する（図８（ｃ））。次いで、例えばリフ
ロー法により層間絶縁膜３０の表面段差を緩和した後、
例えばＣＭＰ法によりキャップ絶縁膜２２が露出するま
で表面を研磨し、層間絶縁膜３０の表面を平坦化する
（図９（ａ））。
【００８２】次いで、リソグラフィー技術及びエッチン
グ技術により、層間絶縁膜３０中に、ソース／ドレイン
拡散層２０ａに達するコンタクトホール４２を、ゲート
電極１４及びバリア絶縁膜２８に自己整合で形成する
（図４（ｂ））。このとき、側壁絶縁膜の上端部の間隙
は底部の間隙よりも広くなっているので、側壁絶縁膜の
間隙にエッチングガスが入り込みやすく、容易にコンタ
クトホール４２を開口することができる。
グ技術により、層間絶縁膜３０中に、ソース／ドレイン
拡散層２０ａに達するコンタクトホール４２を、ゲート
電極１４及びバリア絶縁膜２８に自己整合で形成する
（図４（ｂ））。このとき、側壁絶縁膜の上端部の間隙
は底部の間隙よりも広くなっているので、側壁絶縁膜の
間隙にエッチングガスが入り込みやすく、容易にコンタ
クトホール４２を開口することができる。
【００８３】この後、第１実施形態と同様にして、アモ
ルファスシリコンよりなるプラグ３２を埋め込む（図９
（ｃ））。次いで、層間絶縁膜３４ａ、３４ｂ及びプラ
グ３２に電気的に接続するビット線３６等の配線を形成
する。こうして、図６に示す構造を有する本実施形態に
よる半導体装置を得る。
ルファスシリコンよりなるプラグ３２を埋め込む（図９
（ｃ））。次いで、層間絶縁膜３４ａ、３４ｂ及びプラ
グ３２に電気的に接続するビット線３６等の配線を形成
する。こうして、図６に示す構造を有する本実施形態に
よる半導体装置を得る。
【００８４】このように、本実施形態によれば、ゲート
電極１４及びキャップ絶縁膜２２の側面部を覆う側壁絶
縁膜の下部領域の膜厚を、下部スペーサ絶縁膜４４によ
って選択的に厚くするので、ゲート電極１４とプラグ３
２との間に生じる寄生容量を低減することができる。ま
た、下部スペーサ絶縁膜４４はバリア絶縁膜２８を構成
するシリコン窒化膜よりも誘電率の低いシリコン窒化酸
化膜により構成されているので、寄生容量を更に低減す
ることができる。
電極１４及びキャップ絶縁膜２２の側面部を覆う側壁絶
縁膜の下部領域の膜厚を、下部スペーサ絶縁膜４４によ
って選択的に厚くするので、ゲート電極１４とプラグ３
２との間に生じる寄生容量を低減することができる。ま
た、下部スペーサ絶縁膜４４はバリア絶縁膜２８を構成
するシリコン窒化膜よりも誘電率の低いシリコン窒化酸
化膜により構成されているので、寄生容量を更に低減す
ることができる。
【００８５】また、隣接する側壁絶縁膜間の幅は、ゲー
ト電極１４側よりもキャップ絶縁膜２２側の方が広くな
っている。したがって、プラグ３２を埋め込むためのコ
ンタクトホール４２を容易に形成することができ、ま
た、ビット線３６等の上部配線との接続マージンを大き
くとることもできる。また、キャップ絶縁膜２２側の側
壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗
が上昇することもない。このとき、隣接するゲート電極
１４及びキャップ絶縁膜２２の側壁絶縁膜間の幅は、ゲ
ート電極１４側よりもキャップ絶縁膜２２側の方が広く
なっている。したがって、プラグ３２を埋め込むコンタ
クトホール４２を容易に形成することができ、また、ビ
ット線３６等の上部配線との接続マージンを大きくとる
こともできる。また、キャップ絶縁膜２２側の側壁絶縁
膜の膜厚を厚くしていないので、コンタクト抵抗が上昇
することもない。
ト電極１４側よりもキャップ絶縁膜２２側の方が広くな
っている。したがって、プラグ３２を埋め込むためのコ
ンタクトホール４２を容易に形成することができ、ま
た、ビット線３６等の上部配線との接続マージンを大き
くとることもできる。また、キャップ絶縁膜２２側の側
壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗
が上昇することもない。このとき、隣接するゲート電極
１４及びキャップ絶縁膜２２の側壁絶縁膜間の幅は、ゲ
ート電極１４側よりもキャップ絶縁膜２２側の方が広く
なっている。したがって、プラグ３２を埋め込むコンタ
クトホール４２を容易に形成することができ、また、ビ
ット線３６等の上部配線との接続マージンを大きくとる
こともできる。また、キャップ絶縁膜２２側の側壁絶縁
膜の膜厚を厚くしていないので、コンタクト抵抗が上昇
することもない。
【００８６】［変形実施形態］本発明の上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００８７】例えば、上記実施形態では、下部スペーサ
絶縁膜２６又は下部スペーサ絶縁膜４４の形成後、バリ
ア絶縁膜２８を形成しているが、コンタクトホール４２
の開口後、プラグ３２の形成前に、コンタクトホール４
２内のバリア絶縁膜２８を選択的に除去するようにして
もよい。バリア絶縁膜２８は、コンタクトホール４２の
開口の際にストッパとして用いる膜であり、製造工程上
においては、コンタクトホール４２の開口後は除去して
も差し支えない。
絶縁膜２６又は下部スペーサ絶縁膜４４の形成後、バリ
ア絶縁膜２８を形成しているが、コンタクトホール４２
の開口後、プラグ３２の形成前に、コンタクトホール４
２内のバリア絶縁膜２８を選択的に除去するようにして
もよい。バリア絶縁膜２８は、コンタクトホール４２の
開口の際にストッパとして用いる膜であり、製造工程上
においては、コンタクトホール４２の開口後は除去して
も差し支えない。
【００８８】第１実施形態による半導体装置においてコ
ンタクトホール４２内のバリア絶縁膜２８を除去する
と、例えば図１０に示すような断面構造となる。図示す
るように、バリア絶縁膜２８を除去することによりコン
タクトホール４２の径を広げることができるので、プラ
グ３２自身の抵抗値及びビット線３６やソース／ドレイ
ン拡散層２０ａに対するコンタクト抵抗を大幅に低減す
ることができる。
ンタクトホール４２内のバリア絶縁膜２８を除去する
と、例えば図１０に示すような断面構造となる。図示す
るように、バリア絶縁膜２８を除去することによりコン
タクトホール４２の径を広げることができるので、プラ
グ３２自身の抵抗値及びビット線３６やソース／ドレイ
ン拡散層２０ａに対するコンタクト抵抗を大幅に低減す
ることができる。
【００８９】また、上記実施形態では、ゲート電極１４
として、アモルファスシリコン膜１６とタングステン膜
１８との積層膜よりなる、いわゆるポリメタル構造を適
用した場合について示したが、ゲート電極１４のパター
ニングの際のダメージを除去する等の観点から、アモル
ファスシリコン膜１６の側壁部分に選択酸化膜を形成す
ることがある。このような構造のゲート電極を有する半
導体装置においても、本発明を適用することができる。
として、アモルファスシリコン膜１６とタングステン膜
１８との積層膜よりなる、いわゆるポリメタル構造を適
用した場合について示したが、ゲート電極１４のパター
ニングの際のダメージを除去する等の観点から、アモル
ファスシリコン膜１６の側壁部分に選択酸化膜を形成す
ることがある。このような構造のゲート電極を有する半
導体装置においても、本発明を適用することができる。
【００９０】例えば、図１１に示すように、アモルファ
スシリコン膜１６と、バリアメタル層としての窒化タン
グステン膜１７と、タングステン膜１８との積層膜より
なり、アモルファスシリコン膜１６の側壁部分に選択的
に形成されたシリコン酸化膜４８を有するゲート電極１
４において、側壁絶縁膜を、スペーサ絶縁膜２４、下部
スペーサ絶縁膜２６及びバリア絶縁膜２８により構成す
るようにしてもよい。側壁絶縁膜は、他の実施形態に示
した構造を適用することもできる。
スシリコン膜１６と、バリアメタル層としての窒化タン
グステン膜１７と、タングステン膜１８との積層膜より
なり、アモルファスシリコン膜１６の側壁部分に選択的
に形成されたシリコン酸化膜４８を有するゲート電極１
４において、側壁絶縁膜を、スペーサ絶縁膜２４、下部
スペーサ絶縁膜２６及びバリア絶縁膜２８により構成す
るようにしてもよい。側壁絶縁膜は、他の実施形態に示
した構造を適用することもできる。
【００９１】また、ポリメタル構造のゲート電極に限ら
ず、多結晶シリコン膜の単層構造からなるゲート電極
や、多結晶シリコン膜とシリサイド膜との積層膜よりな
るポリサイド構造のゲート電極を有する半導体装置に適
用するようにしてもよい。
ず、多結晶シリコン膜の単層構造からなるゲート電極
や、多結晶シリコン膜とシリサイド膜との積層膜よりな
るポリサイド構造のゲート電極を有する半導体装置に適
用するようにしてもよい。
【００９２】また、上記実施形態では、ゲート電極に自
己整合でコンタクトホールを形成する場合を例にして、
本発明による側壁絶縁膜の構造及び製造方法を示した
が、本発明は配線層の上面及び側壁に形成された絶縁膜
をストッパとして自己整合的にコンタクトホールを開口
する場合に広く適用することができる。したがって、ゲ
ート電極のみならず、ビット線や他の配線層に対して自
己整合でコンタクトホールを形成する場合にこれら配線
の側壁に形成する側壁絶縁膜の構造及び製造方法におい
ても、本発明を同様に適用することができる。
己整合でコンタクトホールを形成する場合を例にして、
本発明による側壁絶縁膜の構造及び製造方法を示した
が、本発明は配線層の上面及び側壁に形成された絶縁膜
をストッパとして自己整合的にコンタクトホールを開口
する場合に広く適用することができる。したがって、ゲ
ート電極のみならず、ビット線や他の配線層に対して自
己整合でコンタクトホールを形成する場合にこれら配線
の側壁に形成する側壁絶縁膜の構造及び製造方法におい
ても、本発明を同様に適用することができる。
【００９３】以上詳述したように、本発明による半導体
装置及びその製造方法の特徴をまとめると以下の通りと
なる。
装置及びその製造方法の特徴をまとめると以下の通りと
なる。
【００９４】（付記１） 基板上に形成された配線層
と、前記配線層の上面上に形成されたキャップ絶縁膜
と、前記配線層及び前記キャップ絶縁膜の側面部に形成
され、少なくとも３層以上の絶縁膜を有し、前記配線層
の前記側面部を覆う絶縁膜の層数が、前記キャップ絶縁
膜の前記側面部を覆う絶縁膜の層数よりも多い側壁絶縁
膜とを有することを特徴とする半導体装置。
と、前記配線層の上面上に形成されたキャップ絶縁膜
と、前記配線層及び前記キャップ絶縁膜の側面部に形成
され、少なくとも３層以上の絶縁膜を有し、前記配線層
の前記側面部を覆う絶縁膜の層数が、前記キャップ絶縁
膜の前記側面部を覆う絶縁膜の層数よりも多い側壁絶縁
膜とを有することを特徴とする半導体装置。
【００９５】（付記２） 基板上に形成された配線層
と、前記配線層の上面上に形成されたキャップ絶縁膜
と、前記配線層及び前記キャップ絶縁膜の側面部に形成
され、誘電率が互いに異なる絶縁膜を含む少なくとも３
層以上の絶縁膜を有し、前記配線層の前記側面部を覆う
膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚より
も厚い側壁絶縁膜とを有することを特徴とする半導体装
置。
と、前記配線層の上面上に形成されたキャップ絶縁膜
と、前記配線層及び前記キャップ絶縁膜の側面部に形成
され、誘電率が互いに異なる絶縁膜を含む少なくとも３
層以上の絶縁膜を有し、前記配線層の前記側面部を覆う
膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚より
も厚い側壁絶縁膜とを有することを特徴とする半導体装
置。
【００９６】（付記３） 基板上に形成された配線層
と、前記配線層の上面上に形成されたキャップ絶縁膜
と、前記配線層及び前記キャップ絶縁膜の側面部に形成
され、前記キャップ絶縁膜とほぼ等しい高さを有する第
１の絶縁膜と、少なくとも前記配線層と同じ高さを有す
る第２の絶縁膜とを有し、前記配線層の前記側面部を覆
う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よ
りも厚い側壁絶縁膜とを有することを特徴とする半導体
装置。
と、前記配線層の上面上に形成されたキャップ絶縁膜
と、前記配線層及び前記キャップ絶縁膜の側面部に形成
され、前記キャップ絶縁膜とほぼ等しい高さを有する第
１の絶縁膜と、少なくとも前記配線層と同じ高さを有す
る第２の絶縁膜とを有し、前記配線層の前記側面部を覆
う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よ
りも厚い側壁絶縁膜とを有することを特徴とする半導体
装置。
【００９７】（付記４） 付記１又は２記載の半導体装
置において、前記側壁絶縁膜は、前記配線層及び前記キ
ャップ絶縁膜の前記側面部に接して設けられた第１の絶
縁膜と、前記第１の絶縁膜の側面部の下部領域に接して
設けられた第２の絶縁膜と、前記第１の絶縁膜の前記側
面部の上部領域及び前記第２の絶縁膜の側面部に接して
設けられた第３の絶縁膜とを有することを特徴とする半
導体装置。
置において、前記側壁絶縁膜は、前記配線層及び前記キ
ャップ絶縁膜の前記側面部に接して設けられた第１の絶
縁膜と、前記第１の絶縁膜の側面部の下部領域に接して
設けられた第２の絶縁膜と、前記第１の絶縁膜の前記側
面部の上部領域及び前記第２の絶縁膜の側面部に接して
設けられた第３の絶縁膜とを有することを特徴とする半
導体装置。
【００９８】（付記５） 付記２記載の半導体装置にお
いて、前記側壁絶縁膜は、前記配線層及び前記キャップ
絶縁膜の前記側面部に接して設けられた第１の絶縁膜
と、前記第１の絶縁膜の側面部に接して設けられ、下部
領域の膜厚が上部領域の膜厚よりも厚い第２の絶縁膜
と、前記第２の絶縁膜の側面部に接して設けられた第３
の絶縁膜とを有することを特徴とする半導体装置。
いて、前記側壁絶縁膜は、前記配線層及び前記キャップ
絶縁膜の前記側面部に接して設けられた第１の絶縁膜
と、前記第１の絶縁膜の側面部に接して設けられ、下部
領域の膜厚が上部領域の膜厚よりも厚い第２の絶縁膜
と、前記第２の絶縁膜の側面部に接して設けられた第３
の絶縁膜とを有することを特徴とする半導体装置。
【００９９】（付記６） 付記３記載の半導体装置にお
いて、前記第１の絶縁膜は、前記配線層及び前記キャッ
プ絶縁膜の前記側面部に接して設けられ、前記第２の絶
縁膜は、前記第１の絶縁膜の側面部の下部領域に接して
設けられていることを特徴とする半導体装置。
いて、前記第１の絶縁膜は、前記配線層及び前記キャッ
プ絶縁膜の前記側面部に接して設けられ、前記第２の絶
縁膜は、前記第１の絶縁膜の側面部の下部領域に接して
設けられていることを特徴とする半導体装置。
【０１００】（付記７） 付記３記載の半導体装置にお
いて、前記第２の絶縁膜は、前記配線層の前記側面部に
接して設けられ、前記第１の絶縁膜は、前記第２の絶縁
膜の側面部及び前記キャップ絶縁膜の前記側面部に接し
て設けられていることを特徴とする半導体装置。
いて、前記第２の絶縁膜は、前記配線層の前記側面部に
接して設けられ、前記第１の絶縁膜は、前記第２の絶縁
膜の側面部及び前記キャップ絶縁膜の前記側面部に接し
て設けられていることを特徴とする半導体装置。
【０１０１】（付記８） 付記３，４，６又は７記載の
半導体装置において、前記第２の絶縁膜は、前記配線層
から離間するほどに高さが低くなるように上面部が傾斜
していることを特徴とする半導体装置。
半導体装置において、前記第２の絶縁膜は、前記配線層
から離間するほどに高さが低くなるように上面部が傾斜
していることを特徴とする半導体装置。
【０１０２】（付記９） 付記４乃至８のいずれかに記
載の半導体装置において、前記側壁絶縁膜は、前記配線
層の前記側面部の一部に形成された第４の絶縁膜を更に
有することを特徴とする半導体装置。
載の半導体装置において、前記側壁絶縁膜は、前記配線
層の前記側面部の一部に形成された第４の絶縁膜を更に
有することを特徴とする半導体装置。
【０１０３】（付記１０） 基板上に、上面がキャップ
絶縁膜により覆われた配線層を形成する工程と、前記キ
ャップ絶縁膜及び前記配線層が形成された前記基板上
に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に、前記第１の絶縁膜よりもエッチングレートの速い
第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び
前記第１の絶縁膜を異方性エッチングすることにより、
前記配線層及び前記キャップ絶縁膜の側面部に前記第１
の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部
の下部領域に前記第２の絶縁膜を選択的に残存する工程
と、前記第１の絶縁膜の前記側面部の上部領域及び前記
第２の絶縁膜の側面部に接するように第３の絶縁膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
絶縁膜により覆われた配線層を形成する工程と、前記キ
ャップ絶縁膜及び前記配線層が形成された前記基板上
に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に、前記第１の絶縁膜よりもエッチングレートの速い
第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び
前記第１の絶縁膜を異方性エッチングすることにより、
前記配線層及び前記キャップ絶縁膜の側面部に前記第１
の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部
の下部領域に前記第２の絶縁膜を選択的に残存する工程
と、前記第１の絶縁膜の前記側面部の上部領域及び前記
第２の絶縁膜の側面部に接するように第３の絶縁膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【０１０４】（付記１１） 基板上に、上面がキャップ
絶縁膜により覆われた配線層を形成する工程と、前記キ
ャップ絶縁膜及び前記配線層が形成された前記基板上
に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に、前記第１の絶縁膜よりもエッチングレートの速い
第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び
前記第１の絶縁膜を異方性エッチングすることにより、
前記配線層及び前記キャップ絶縁膜の側面部に前記第１
の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部
の上部領域における前記第２の絶縁膜の膜厚を選択的に
薄くする工程と、前記第１の絶縁膜の前記側面部の上部
領域及び前記第２の絶縁膜の側面部に接するように第３
の絶縁膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。
絶縁膜により覆われた配線層を形成する工程と、前記キ
ャップ絶縁膜及び前記配線層が形成された前記基板上
に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に、前記第１の絶縁膜よりもエッチングレートの速い
第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び
前記第１の絶縁膜を異方性エッチングすることにより、
前記配線層及び前記キャップ絶縁膜の側面部に前記第１
の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部
の上部領域における前記第２の絶縁膜の膜厚を選択的に
薄くする工程と、前記第１の絶縁膜の前記側面部の上部
領域及び前記第２の絶縁膜の側面部に接するように第３
の絶縁膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。
【０１０５】（付記１２） 付記１０又は１１記載の半
導体装置の製造方法において、第４の絶縁膜を形成する
工程と、前記キャップ絶縁膜及び前記第１乃至前記第３
の絶縁膜をストッパとして、前記第４の絶縁膜及び前記
第３の絶縁膜を異方性エッチングし、前記第４の絶縁膜
及び前記第３の絶縁膜に、前記基板に達するコンタクト
ホールを形成する工程とを更に有することを特徴とする
半導体装置の製造方法。
導体装置の製造方法において、第４の絶縁膜を形成する
工程と、前記キャップ絶縁膜及び前記第１乃至前記第３
の絶縁膜をストッパとして、前記第４の絶縁膜及び前記
第３の絶縁膜を異方性エッチングし、前記第４の絶縁膜
及び前記第３の絶縁膜に、前記基板に達するコンタクト
ホールを形成する工程とを更に有することを特徴とする
半導体装置の製造方法。
【０１０６】（付記１３） 付記１２記載の半導体装置
の製造方法において、前記コンタクトホールを形成する
工程の後に、前記コンタクトホール内の前記第３の絶縁
膜を除去する工程を更に有することを特徴とする半導体
装置の製造方法。
の製造方法において、前記コンタクトホールを形成する
工程の後に、前記コンタクトホール内の前記第３の絶縁
膜を除去する工程を更に有することを特徴とする半導体
装置の製造方法。
【０１０７】（付記１４） 基板上に、上面がキャップ
絶縁膜により覆われた配線層を形成する工程と、前記キ
ャップ絶縁膜及び前記配線層が形成された前記基板上
に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜
を異方性エッチングし、前記第１の絶縁膜を前記配線層
の側面部に残存させるとともに、前記キャップ絶縁膜の
側面部の少なくとも一部を露出する工程と、前記第１の
絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接す
る第２の絶縁膜を形成する工程とを有することを特徴と
する半導体装置の製造方法。
絶縁膜により覆われた配線層を形成する工程と、前記キ
ャップ絶縁膜及び前記配線層が形成された前記基板上
に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜
を異方性エッチングし、前記第１の絶縁膜を前記配線層
の側面部に残存させるとともに、前記キャップ絶縁膜の
側面部の少なくとも一部を露出する工程と、前記第１の
絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接す
る第２の絶縁膜を形成する工程とを有することを特徴と
する半導体装置の製造方法。
【０１０８】
【発明の効果】以上の通り、本発明によれば、配線層及
びその上面を覆うキャップ絶縁膜の側面部に、配線層の
側面部を覆う絶縁膜の層数が、キャップ絶縁膜の側面部
を覆う絶縁膜の層数よりも多い側壁絶縁膜を形成し、配
線層の側面部の側壁絶縁膜の膜厚を選択的に厚くするの
で、配線層と、側壁絶縁膜を介して配線層に隣接する電
極との間の寄生容量を大幅に低減することができる。ま
た、キャップ絶縁膜の側面部の側壁絶縁膜の膜厚が配線
層の側面部の側壁絶縁膜の膜厚よりも薄いので、配線層
間にコンタクトホールを形成する場合にも容易にエッチ
ングを行うことができる。
びその上面を覆うキャップ絶縁膜の側面部に、配線層の
側面部を覆う絶縁膜の層数が、キャップ絶縁膜の側面部
を覆う絶縁膜の層数よりも多い側壁絶縁膜を形成し、配
線層の側面部の側壁絶縁膜の膜厚を選択的に厚くするの
で、配線層と、側壁絶縁膜を介して配線層に隣接する電
極との間の寄生容量を大幅に低減することができる。ま
た、キャップ絶縁膜の側面部の側壁絶縁膜の膜厚が配線
層の側面部の側壁絶縁膜の膜厚よりも薄いので、配線層
間にコンタクトホールを形成する場合にも容易にエッチ
ングを行うことができる。
【０１０９】また、誘電率の異なる２層以上の絶縁膜に
より側壁絶縁膜を構成し、一の絶縁膜として誘電率の低
い絶縁膜を用い、この絶縁膜に配線層の側面部の膜厚を
選択的に厚くする機能及び寄生容量を低減する機能を持
たせることにより、他の一の絶縁膜として誘電率の高い
バリア絶縁膜を用いる場合であっても、配線層と、側壁
絶縁膜を介して配線層に隣接する電極との間の寄生容量
を大幅に低減することができる。
より側壁絶縁膜を構成し、一の絶縁膜として誘電率の低
い絶縁膜を用い、この絶縁膜に配線層の側面部の膜厚を
選択的に厚くする機能及び寄生容量を低減する機能を持
たせることにより、他の一の絶縁膜として誘電率の高い
バリア絶縁膜を用いる場合であっても、配線層と、側壁
絶縁膜を介して配線層に隣接する電極との間の寄生容量
を大幅に低減することができる。
【図１】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態の変形例による半導体装
置の構造を示す概略断面図である。
置の構造を示す概略断面図である。
【図６】本発明の第２実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図７】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図８】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図９】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図１０】本発明の半導体装置においてバリア絶縁膜を
形成しない場合の構造を示す概略断面図である。
形成しない場合の構造を示す概略断面図である。
【図１１】本発明の実施形態の変形例による半導体装置
の構造を示す概略断面図である。
の構造を示す概略断面図である。
【図１２】従来のＤＲＡＭの製造方法におけるビットコ
ンタクト形成までの工程を示す工程断面図（その１）で
ある。
ンタクト形成までの工程を示す工程断面図（その１）で
ある。
【図１３】従来のＤＲＡＭの製造方法におけるビットコ
ンタクト形成までの工程を示す工程断面図（その２）で
ある。
ンタクト形成までの工程を示す工程断面図（その２）で
ある。
【図１４】従来のＤＲＡＭの製造方法におけるビットコ
ンタクト形成までの工程を示す工程断面図（その３）で
ある。
ンタクト形成までの工程を示す工程断面図（その３）で
ある。
【図１５】従来のＤＲＡＭのゲート電極配線における側
壁絶縁膜の厚膜化を示す概略断面図である。
壁絶縁膜の厚膜化を示す概略断面図である。
１０…シリコン基板 １２…ゲート絶縁膜 １４…ゲート電極 １６…アモルファスシリコン膜 １７…窒化タングステン膜 １８…タングステン膜 ２０ａ、２０ｂ…ソース／ドレイン拡散層 ２２…キャップ絶縁膜 ２４…スペーサ絶縁膜 ２６…下部スペーサ絶縁膜 ２８…バリア絶縁膜 ３０…層間絶縁膜 ３２…プラグ ３４ａ、３０ｂ…層間絶縁膜 ３６…ビット線 ３８…シリコン窒化膜 ４０…シリコン窒化酸化膜 ４２…コンタクトホール ４４…下部スペーサ絶縁膜 ４６…シリコン酸化膜 ４８…シリコン酸化膜 １００…シリコン基板 １０２…ゲート絶縁膜 １０４…アモルファスシリコン膜 １０６…タングステン膜 １０８…シリコン窒化膜 １１２…ゲート電極 １１４ａ、１１４ｂ…ソース／ドレイン拡散層 １１６…シリコン窒化膜 １１８…スペーサ絶縁膜 １２０…バリア絶縁膜 １２２…層間絶縁膜 １２４…コンタクトホール １２６…プラグ １２８ａ、１２８ｂ…層間絶縁膜 １３０…コンタクトホール １３２…ビット線 １３４…間隙
フロントページの続き Ｆターム(参考） 4M104 BB01 CC01 CC05 DD02 DD04 DD06 DD08 DD12 DD16 DD17 DD18 DD26 DD43 DD63 DD72 DD78 DD83 DD91 EE03 EE05 EE09 EE14 EE16 EE17 FF13 FF14 GG09 GG16 HH14 HH16 5F033 HH04 HH07 HH19 HH21 HH25 HH32 JJ05 KK01 MM05 MM08 NN01 PP06 QQ06 QQ08 QQ09 QQ10 QQ13 QQ16 QQ21 QQ25 QQ31 QQ34 QQ35 QQ37 QQ48 QQ58 QQ65 QQ73 QQ76 RR04 RR06 RR08 RR15 SS11 SS27 TT02 TT07 TT08 VV06 VV16 XX01 XX09 XX24 5F083 AD01 GA03 JA35 JA39 JA40 JA53 JA56 MA05 MA06 MA20 PR29 PR39 PR40
Claims (6)
- 【請求項１】 基板上に形成された配線層と、 前記配線層の上面上に形成されたキャップ絶縁膜と、 前記配線層及び前記キャップ絶縁膜の側面部に形成さ
れ、少なくとも３層以上の絶縁膜を有し、前記配線層の
前記側面部を覆う絶縁膜の層数が、前記キャップ絶縁膜
の前記側面部を覆う絶縁膜の層数よりも多い側壁絶縁膜
とを有することを特徴とする半導体装置。 - 【請求項２】 基板上に形成された配線層と、 前記配線層の上面上に形成されたキャップ絶縁膜と、 前記配線層及び前記キャップ絶縁膜の側面部に形成さ
れ、誘電率が互いに異なる絶縁膜を含む少なくとも３層
以上の絶縁膜を有し、前記配線層の前記側面部を覆う膜
厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも
厚い側壁絶縁膜とを有することを特徴とする半導体装
置。 - 【請求項３】 基板上に形成された配線層と、 前記配線層の上面上に形成されたキャップ絶縁膜と、 前記配線層及び前記キャップ絶縁膜の側面部に形成さ
れ、前記キャップ絶縁膜とほぼ等しい高さを有する第１
の絶縁膜と、少なくとも前記配線層と同じ高さを有する
第２の絶縁膜とを有し、前記配線層の前記側面部を覆う
膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚より
も厚い側壁絶縁膜とを有することを特徴とする半導体装
置。 - 【請求項４】 基板上に、上面がキャップ絶縁膜により
覆われた配線層を形成する工程と、 前記キャップ絶縁膜及び前記配線層が形成された前記基
板上に、第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチ
ングレートの速い第２の絶縁膜を形成する工程と、 前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチ
ングすることにより、前記配線層及び前記キャップ絶縁
膜の側面部に前記第１の絶縁膜を選択的に残存し、前記
第１の絶縁膜の側面部の下部領域に前記第２の絶縁膜を
選択的に残存する工程と、 前記第１の絶縁膜の前記側面部の上部領域及び前記第２
の絶縁膜の側面部に接するように第３の絶縁膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 基板上に、上面がキャップ絶縁膜により
覆われた配線層を形成する工程と、 前記キャップ絶縁膜及び前記配線層が形成された前記基
板上に、第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチ
ングレートの速い第２の絶縁膜を形成する工程と、 前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチ
ングすることにより、前記配線層及び前記キャップ絶縁
膜の側面部に前記第１の絶縁膜を選択的に残存し、前記
第１の絶縁膜の側面部の上部領域における前記第２の絶
縁膜の膜厚を選択的に薄くする工程と、 前記第１の絶縁膜の前記側面部の上部領域及び前記第２
の絶縁膜の側面部に接するように第３の絶縁膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項６】 基板上に、上面がキャップ絶縁膜により
覆われた配線層を形成する工程と、 前記キャップ絶縁膜及び前記配線層が形成された前記基
板上に、第１の絶縁膜を形成する工程と、 前記第１の絶縁膜を異方性エッチングし、前記第１の絶
縁膜を前記配線層の側面部に残存させるとともに、前記
キャップ絶縁膜の側面部の少なくとも一部を露出する工
程と、 前記第１の絶縁膜の側面部及び前記キャップ絶縁膜の側
面部に接する第２の絶縁膜を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100463A JP4771607B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びその製造方法 |
| US09/934,595 US6703715B2 (en) | 2001-03-30 | 2001-08-23 | Semiconductor device having interconnection layer with multiply layered sidewall insulation film |
| US10/704,684 US6962863B2 (en) | 2001-03-30 | 2003-11-12 | Semiconductor device having interconnection layer with multiply layered sidewall insulation film |
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|---|---|---|---|
| JP2001100463A JP4771607B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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