JPH1168101A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1168101A JPH1168101A JP22271697A JP22271697A JPH1168101A JP H1168101 A JPH1168101 A JP H1168101A JP 22271697 A JP22271697 A JP 22271697A JP 22271697 A JP22271697 A JP 22271697A JP H1168101 A JPH1168101 A JP H1168101A
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのソース・ドレインのリ
ーク電流を抑制し、ゲート電極とソース・ドレインの配
線間の所望の絶縁耐圧を確保できる、自己整合型コンタ
クト構成を採るＭＯＳトランジスタを含む半導体装置お
よびその製造方法を提供する。 【解決手段】 ゲート電極部５１をゲート酸化膜１２、
ポリサイドゲート電極膜１６、Ｓｉ3 Ｎ4 膜５０で形成
し、ソース・ドレイン部３の半導体基板１１表面および
ゲート電極部５１側壁のゲート電極部５１表面位置より
下方にＴＥＯＳ膜５２を形成し、Ｓｉ3 Ｎ4 膜を堆積
し、このＳｉ3 Ｎ4 膜およびＴＥＯＳ膜５２をエッチバ
ックして、ＴＥＯＳ膜５２上を被覆したＳｉ3 Ｎ4 膜に
よるサイドウォール絶縁膜５４を形成し、その後層間絶
縁膜２１を堆積して、ソース・ドレイン部３のコンタク
トホール２４を自己整合的に形成する。
ーク電流を抑制し、ゲート電極とソース・ドレインの配
線間の所望の絶縁耐圧を確保できる、自己整合型コンタ
クト構成を採るＭＯＳトランジスタを含む半導体装置お
よびその製造方法を提供する。 【解決手段】 ゲート電極部５１をゲート酸化膜１２、
ポリサイドゲート電極膜１６、Ｓｉ3 Ｎ4 膜５０で形成
し、ソース・ドレイン部３の半導体基板１１表面および
ゲート電極部５１側壁のゲート電極部５１表面位置より
下方にＴＥＯＳ膜５２を形成し、Ｓｉ3 Ｎ4 膜を堆積
し、このＳｉ3 Ｎ4 膜およびＴＥＯＳ膜５２をエッチバ
ックして、ＴＥＯＳ膜５２上を被覆したＳｉ3 Ｎ4 膜に
よるサイドウォール絶縁膜５４を形成し、その後層間絶
縁膜２１を堆積して、ソース・ドレイン部３のコンタク
トホール２４を自己整合的に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、ＭＯＳトランジス
タ部のソース・ドレイン部の自己整合型コンタクトホー
ル部の構造に特徴を有する半導体装置およびその製造方
法に関する。
の製造方法に関し、さらに詳しくは、ＭＯＳトランジス
タ部のソース・ドレイン部の自己整合型コンタクトホー
ル部の構造に特徴を有する半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高速化に
伴い、半導体製造工程の加工寸法ルールがますます微細
化し、更に配線容量の増加抑止、低抵抗率のゲート電極
や配線の使用等が要望されている。このような要望によ
り、半導体装置を構成する素子間等を接続するためのコ
ンタクトホールは、膜厚の厚い層間絶縁膜に微細なコン
タクトホールの開口形成、即ちコンタクトホールの深さ
とコンタクトホール径の比、所謂アスペクト比の大きい
コンタクトホール形成が不可欠となる。この微細なコン
タクトホールを形成するために、高解像度の露光装置
や、高解像度のフォトレジストや、異方性の良いエッチ
ング装置の開発等が要望されている。また、コンタクト
ホールのパターニングの位置精度も半導体装置の高集積
化に重要な要因になっている。この位置精度を決めてい
るのが、露光装置のパターン合わせ精度であり、従って
半導体装置の高集積化を目指す露光装置としては、当然
のことながら、高解像度が良く、パターン合わせ精度が
良いことが望まれている。
伴い、半導体製造工程の加工寸法ルールがますます微細
化し、更に配線容量の増加抑止、低抵抗率のゲート電極
や配線の使用等が要望されている。このような要望によ
り、半導体装置を構成する素子間等を接続するためのコ
ンタクトホールは、膜厚の厚い層間絶縁膜に微細なコン
タクトホールの開口形成、即ちコンタクトホールの深さ
とコンタクトホール径の比、所謂アスペクト比の大きい
コンタクトホール形成が不可欠となる。この微細なコン
タクトホールを形成するために、高解像度の露光装置
や、高解像度のフォトレジストや、異方性の良いエッチ
ング装置の開発等が要望されている。また、コンタクト
ホールのパターニングの位置精度も半導体装置の高集積
化に重要な要因になっている。この位置精度を決めてい
るのが、露光装置のパターン合わせ精度であり、従って
半導体装置の高集積化を目指す露光装置としては、当然
のことながら、高解像度が良く、パターン合わせ精度が
良いことが望まれている。
【０００３】一方、現状の露光装置のパターン合わせ精
度の不十分さを考慮した上で、半導体装置の高集積化を
進めるための、コンタクトホール形成のプロセス技術の
一つとして、自己整合型コンタクト（Ｓｅｌｆ Ａｌｉ
ｇｎｅｄ Ｃｏｎｔａｃｔ）技術がある。ここで、従来
例の自己整合型コンタクト構成を採るＭＯＳトランジス
タを含む半導体装置およびその製造方法の一つの例を、
図５を参照して説明する。まず、図５に示すように、素
子分離領域等を形成した半導体基板１１にＭＯＳトラン
ジスタ部１のゲート酸化膜１２、不純物を含むポリシリ
コン膜１３、ＷＳｉ2 膜１４、ＣＶＤＳｉＯ2 膜１５を
堆積し、このＣＶＤＳｉＯ2 膜１５／ＷＳｉ膜１４／ポ
リシリコン膜１３／ゲート酸化膜１２をパターニングし
て、ポリシリコン膜１３とＷＳｉ2 膜１４とによるポリ
サイドゲート電極膜１６のゲート電極を含むゲート電極
部２を形成する。
度の不十分さを考慮した上で、半導体装置の高集積化を
進めるための、コンタクトホール形成のプロセス技術の
一つとして、自己整合型コンタクト（Ｓｅｌｆ Ａｌｉ
ｇｎｅｄ Ｃｏｎｔａｃｔ）技術がある。ここで、従来
例の自己整合型コンタクト構成を採るＭＯＳトランジス
タを含む半導体装置およびその製造方法の一つの例を、
図５を参照して説明する。まず、図５に示すように、素
子分離領域等を形成した半導体基板１１にＭＯＳトラン
ジスタ部１のゲート酸化膜１２、不純物を含むポリシリ
コン膜１３、ＷＳｉ2 膜１４、ＣＶＤＳｉＯ2 膜１５を
堆積し、このＣＶＤＳｉＯ2 膜１５／ＷＳｉ膜１４／ポ
リシリコン膜１３／ゲート酸化膜１２をパターニングし
て、ポリシリコン膜１３とＷＳｉ2 膜１４とによるポリ
サイドゲート電極膜１６のゲート電極を含むゲート電極
部２を形成する。
【０００４】次に、ＭＯＳトランジスタ部１のドレイン
耐圧向上のためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）層１７をイオン注入法を用いて形成し、
その後ＣＶＤ法によりＣＶＤＳｉＯ2 膜を堆積した後、
ＣＶＤＳｉＯ2 膜のエッチバックを行ってゲート電極部
２側壁にＣＶＤＳｉＯ2 膜によるサイドウォール酸化膜
１８を形成する。その後、イオン注入法を用いて、ＭＯ
Ｓトランジスタ部１のソース・ドレイン部３に高濃度の
不純物をイオン注入して、ＬＤＤ層１７を持つソース・
ドレイン層１９を形成する。
耐圧向上のためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）層１７をイオン注入法を用いて形成し、
その後ＣＶＤ法によりＣＶＤＳｉＯ2 膜を堆積した後、
ＣＶＤＳｉＯ2 膜のエッチバックを行ってゲート電極部
２側壁にＣＶＤＳｉＯ2 膜によるサイドウォール酸化膜
１８を形成する。その後、イオン注入法を用いて、ＭＯ
Ｓトランジスタ部１のソース・ドレイン部３に高濃度の
不純物をイオン注入して、ＬＤＤ層１７を持つソース・
ドレイン層１９を形成する。
【０００５】次に、Ｓｉ3 Ｎ4 膜２０を堆積し、更にＢ
ＰＳＧ（Ｂｏｒｏ−ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ
Ｇｌａｓｓ）等による層間絶縁膜２１を堆積する。次
に、ＭＯＳトランジスタ部１のソース・ドレイン層１９
に接続させる配線用のコンタクトホールを形成するため
に、まずフォトレジスト２２を塗布し、このフォトレジ
スト２２をパターニングして、フォトレジスト２２にコ
ンタクトホール用の開口２３を形成する。このコンタク
トホールの開口２３の大きさは、上述したサイドウォー
ル酸化膜１８底部で制限された高濃度のソース・ドレイ
ン層１９の大きさより、露光装置のパターン合わせ精度
の寸法分だけ外周を広げた開口２３となっている。
ＰＳＧ（Ｂｏｒｏ−ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ
Ｇｌａｓｓ）等による層間絶縁膜２１を堆積する。次
に、ＭＯＳトランジスタ部１のソース・ドレイン層１９
に接続させる配線用のコンタクトホールを形成するため
に、まずフォトレジスト２２を塗布し、このフォトレジ
スト２２をパターニングして、フォトレジスト２２にコ
ンタクトホール用の開口２３を形成する。このコンタク
トホールの開口２３の大きさは、上述したサイドウォー
ル酸化膜１８底部で制限された高濃度のソース・ドレイ
ン層１９の大きさより、露光装置のパターン合わせ精度
の寸法分だけ外周を広げた開口２３となっている。
【０００６】次に、パターニングしたフォトレジスト２
２をマスクとして、異方性プラズマエッチング法によ
り、層間絶縁膜２１およびＳｉ3 Ｎ4 膜２０をエッチン
グしてコンタクトホール２４を形成する。この際の異方
性プラズマエッチングは、層間絶縁膜２１とＳｉ3 Ｎ4
膜２０のエッチング選択比の大きいエッチング装置およ
びエッチング条件にて行い、ソース・ドレイン層１９上
の層間絶縁膜２１がエッチングされるまで、サイドウォ
ール酸化膜１８上のＳｉ3 Ｎ4 膜２０が除去されずに残
るようにし、ソース・ドレイン層１９上のＳｉ3 Ｎ4 膜
２０のエッチング時にサイドウォール酸化膜１８上のＳ
ｉ3 Ｎ4 膜２０もエッチングされるようにする。上述し
た方法により、ＭＯＳトランジスタ部１のソース・ドレ
イン部２のコンタクトホール２４を形成すれば、露光装
置のパターン合わせ精度が不十分であっても、コンタク
トホール２４底部はサイドウォール酸化膜１８底部によ
り制限された、ソース・ドレイン層１９の所望のコンタ
クト位置に形成される。この様にして、コンタクトホー
ル２４が自己整合的に形成される。
２をマスクとして、異方性プラズマエッチング法によ
り、層間絶縁膜２１およびＳｉ3 Ｎ4 膜２０をエッチン
グしてコンタクトホール２４を形成する。この際の異方
性プラズマエッチングは、層間絶縁膜２１とＳｉ3 Ｎ4
膜２０のエッチング選択比の大きいエッチング装置およ
びエッチング条件にて行い、ソース・ドレイン層１９上
の層間絶縁膜２１がエッチングされるまで、サイドウォ
ール酸化膜１８上のＳｉ3 Ｎ4 膜２０が除去されずに残
るようにし、ソース・ドレイン層１９上のＳｉ3 Ｎ4 膜
２０のエッチング時にサイドウォール酸化膜１８上のＳ
ｉ3 Ｎ4 膜２０もエッチングされるようにする。上述し
た方法により、ＭＯＳトランジスタ部１のソース・ドレ
イン部２のコンタクトホール２４を形成すれば、露光装
置のパターン合わせ精度が不十分であっても、コンタク
トホール２４底部はサイドウォール酸化膜１８底部によ
り制限された、ソース・ドレイン層１９の所望のコンタ
クト位置に形成される。この様にして、コンタクトホー
ル２４が自己整合的に形成される。
【０００７】その後は、図示は省略したが、配線とする
金属膜を堆積し、パターニングして配線を形成し、その
後パッシベーション膜の堆積、パッド部の開口形成等を
行って、自己整合型コンタクト構成を採るＭＯＳトラン
ジスタを含む半導体装置を作製する。
金属膜を堆積し、パターニングして配線を形成し、その
後パッシベーション膜の堆積、パッド部の開口形成等を
行って、自己整合型コンタクト構成を採るＭＯＳトラン
ジスタを含む半導体装置を作製する。
【０００８】しかしながら、上述した自己整合型コンタ
クト構成を採るＭＯＳトランジスタを含む半導体装置お
よびその製造方法は、コンタクトホール２４形成工程に
おいて、異方性プラズマエッチングにおける層間絶縁膜
２１とＳｉ3 Ｎ4 膜２０との選択比が十分大きくするこ
とが困難で、その為ソース・ドレイン層１９上のＳｉ3
Ｎ4 膜２０のエッチングが開始される以前に、サイドウ
ォール酸化膜１８上のＳｉ3 Ｎ4 膜２０が進み、ソース
・ドレイン層１９上のＳｉ3 Ｎ4 膜２０のエッチングが
終了時点では、サイドウォール酸化膜１８上のＳｉ3 Ｎ
4 膜２０だけでなく、このＳｉ3 Ｎ4 膜２０下のサイド
ウォール酸化膜１８がエッチングされて、ポリサイドゲ
ート電極膜１６を被覆しているサイドウォール酸化膜１
８の膜厚が薄くなり、コンタクトホール２４部に形成さ
れる配線とポリサイドゲート電極膜１６との間で、所定
の絶縁耐圧を確保することが出来ないという問題が発生
する虞がある。
クト構成を採るＭＯＳトランジスタを含む半導体装置お
よびその製造方法は、コンタクトホール２４形成工程に
おいて、異方性プラズマエッチングにおける層間絶縁膜
２１とＳｉ3 Ｎ4 膜２０との選択比が十分大きくするこ
とが困難で、その為ソース・ドレイン層１９上のＳｉ3
Ｎ4 膜２０のエッチングが開始される以前に、サイドウ
ォール酸化膜１８上のＳｉ3 Ｎ4 膜２０が進み、ソース
・ドレイン層１９上のＳｉ3 Ｎ4 膜２０のエッチングが
終了時点では、サイドウォール酸化膜１８上のＳｉ3 Ｎ
4 膜２０だけでなく、このＳｉ3 Ｎ4 膜２０下のサイド
ウォール酸化膜１８がエッチングされて、ポリサイドゲ
ート電極膜１６を被覆しているサイドウォール酸化膜１
８の膜厚が薄くなり、コンタクトホール２４部に形成さ
れる配線とポリサイドゲート電極膜１６との間で、所定
の絶縁耐圧を確保することが出来ないという問題が発生
する虞がある。
【０００９】次に、上述したコンタクトホール２４部に
形成される配線とポリサイドゲート電極１６との絶縁耐
圧の低下を防止した、従来例の自己整合型コンタクト構
成を採るＭＯＳトランジスタを含む半導体装置およびそ
の製造方法の他の例を、図６を参照して説明する。この
半導体装置は、図６に示すように、素子分離領域等を形
成した半導体基板１１にＭＯＳトランジスタ部１のゲー
ト酸化膜１２、不純物を含むポリシリコン膜１３、ＷＳ
ｉ2 膜１４、Ｓｉ3 Ｎ4 膜３０を形成し、このＳｉ3 Ｎ
4 膜３０／ＷＳｉ2 膜１４／ポリシリコン膜１３／ゲー
ト酸化膜１２をパターニングして、ポリシリコン膜１３
とＷＳｉ2 膜１４とによるポリサイドゲート電極膜１６
のゲート電極を含むゲート電極部３１を形成する。次
に、ＬＤＤ層１７をイオン注入法を用いて形成し、その
後ＣＶＤ法によりＳｉ3 Ｎ4 膜を堆積した後、エッチバ
ックを行ってゲート電極部３１側壁に、Ｓｉ3 Ｎ4 膜に
よるサイドウォール絶縁膜３２を形成する。その後、イ
オン注入法を用いて、ＭＯＳトランジスタ部１に高濃度
の不純物をイオン注入して、ＬＤＤ層１７を持つソース
・ドレイン層１９を形成する。
形成される配線とポリサイドゲート電極１６との絶縁耐
圧の低下を防止した、従来例の自己整合型コンタクト構
成を採るＭＯＳトランジスタを含む半導体装置およびそ
の製造方法の他の例を、図６を参照して説明する。この
半導体装置は、図６に示すように、素子分離領域等を形
成した半導体基板１１にＭＯＳトランジスタ部１のゲー
ト酸化膜１２、不純物を含むポリシリコン膜１３、ＷＳ
ｉ2 膜１４、Ｓｉ3 Ｎ4 膜３０を形成し、このＳｉ3 Ｎ
4 膜３０／ＷＳｉ2 膜１４／ポリシリコン膜１３／ゲー
ト酸化膜１２をパターニングして、ポリシリコン膜１３
とＷＳｉ2 膜１４とによるポリサイドゲート電極膜１６
のゲート電極を含むゲート電極部３１を形成する。次
に、ＬＤＤ層１７をイオン注入法を用いて形成し、その
後ＣＶＤ法によりＳｉ3 Ｎ4 膜を堆積した後、エッチバ
ックを行ってゲート電極部３１側壁に、Ｓｉ3 Ｎ4 膜に
よるサイドウォール絶縁膜３２を形成する。その後、イ
オン注入法を用いて、ＭＯＳトランジスタ部１に高濃度
の不純物をイオン注入して、ＬＤＤ層１７を持つソース
・ドレイン層１９を形成する。
【００１０】次に、ＢＰＳＧ等による層間絶縁膜２１を
堆積し、この層間絶縁膜２１上にフォトレジスト２２を
塗布し、このフォトレジスト２２をパターニングして、
フォトレジスト２２にコンタクトホール用の開口２３を
形成する。その後、パターニングしたフォトレジスト２
２をマスクとして、異方性プラズマエッチング法によ
り、層間絶縁膜２１をエッチングしてコンタクトホール
２４を形成する。上述した方法により、ＭＯＳトランジ
スタ部１のソース・ドレイン層１９のコンタクトホール
２４を形成すれば、露光装置のパターン合わせ精度が不
十分であっても、コンタクトホール２４底部はサイドウ
ォール絶縁膜３２底部により制限された、ソース・ドレ
イン層１９の所望のコンタクト位置となる。この様にし
て、コンタクトホール２４が自己整合的に形成される。
堆積し、この層間絶縁膜２１上にフォトレジスト２２を
塗布し、このフォトレジスト２２をパターニングして、
フォトレジスト２２にコンタクトホール用の開口２３を
形成する。その後、パターニングしたフォトレジスト２
２をマスクとして、異方性プラズマエッチング法によ
り、層間絶縁膜２１をエッチングしてコンタクトホール
２４を形成する。上述した方法により、ＭＯＳトランジ
スタ部１のソース・ドレイン層１９のコンタクトホール
２４を形成すれば、露光装置のパターン合わせ精度が不
十分であっても、コンタクトホール２４底部はサイドウ
ォール絶縁膜３２底部により制限された、ソース・ドレ
イン層１９の所望のコンタクト位置となる。この様にし
て、コンタクトホール２４が自己整合的に形成される。
【００１１】その後は、図示は省略したが、配線とする
金属膜を堆積し、パターニングして配線を形成し、その
後パッシベーション膜の堆積、パッド部の開口形成等を
行って、自己整合型コンタクト構成を採るＭＯＳトラン
ジスタを含む半導体装置を作製する。
金属膜を堆積し、パターニングして配線を形成し、その
後パッシベーション膜の堆積、パッド部の開口形成等を
行って、自己整合型コンタクト構成を採るＭＯＳトラン
ジスタを含む半導体装置を作製する。
【００１２】上述した自己整合型コンタクト構成を採る
ＭＯＳトランジスタを含む半導体装置およびその製造方
法は、コンタクトホール２４形成工程での、異方性プラ
ズマエッチングにおける層間絶縁膜２１とサイドウォー
ル絶縁膜３２になるＳｉ3 Ｎ4 膜との選択比がある程度
大きければ、サイドウォール絶縁膜３２の膜減りが殆ど
なく、ソース・ドレイン層１９の配線とポリサイドゲー
ト電極膜１６間の所望の絶縁耐圧を確保できる。しかし
ながら、この半導体装置はＬＤＤ層１７を持つソース・
ドレイン層１９表面がＳｉ3 Ｎ4 膜によるサイドウォー
ル絶縁膜３２と接する構造となっているので、この部分
の界面凖位密度が大きく、ソース・ドレイン層１９と半
導体基板１１間やソース・ドレイン層１９間のリーク電
流が増加するという問題が発生する虞がある。
ＭＯＳトランジスタを含む半導体装置およびその製造方
法は、コンタクトホール２４形成工程での、異方性プラ
ズマエッチングにおける層間絶縁膜２１とサイドウォー
ル絶縁膜３２になるＳｉ3 Ｎ4 膜との選択比がある程度
大きければ、サイドウォール絶縁膜３２の膜減りが殆ど
なく、ソース・ドレイン層１９の配線とポリサイドゲー
ト電極膜１６間の所望の絶縁耐圧を確保できる。しかし
ながら、この半導体装置はＬＤＤ層１７を持つソース・
ドレイン層１９表面がＳｉ3 Ｎ4 膜によるサイドウォー
ル絶縁膜３２と接する構造となっているので、この部分
の界面凖位密度が大きく、ソース・ドレイン層１９と半
導体基板１１間やソース・ドレイン層１９間のリーク電
流が増加するという問題が発生する虞がある。
【００１３】
【発明が解決しようとする課題】本発明は、上述した半
導体装置およびその製造方法における問題点を解決する
ことをその目的とする。即ち本発明の課題は、ＭＯＳト
ランジスタのソース・ドレインのリーク電流を抑制し、
ゲート電極とソース・ドレインの配線間の所望の絶縁耐
圧を確保できる、自己整合型コンタクト構成を採るＭＯ
Ｓトランジスタを含む半導体装置およびその製造方法を
提供することを目的とする。
導体装置およびその製造方法における問題点を解決する
ことをその目的とする。即ち本発明の課題は、ＭＯＳト
ランジスタのソース・ドレインのリーク電流を抑制し、
ゲート電極とソース・ドレインの配線間の所望の絶縁耐
圧を確保できる、自己整合型コンタクト構成を採るＭＯ
Ｓトランジスタを含む半導体装置およびその製造方法を
提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
上述の課題を解決するために提案するものであり、自己
整合型コンタクト構成を採るＭＯＳトランジスタを含む
半導体装置において、半導体基板上のゲート酸化膜、ゲ
ート電極膜および第１の絶縁膜とで構成するＭＯＳトラ
ンジスタのゲート電極部と、ゲート電極部側壁に設けら
れた、少なくとも前記半導体基板表面に接する第２の絶
縁膜と第２の絶縁膜上を被覆する第３の絶縁膜とで構成
されたサイドウォール絶縁膜とを有することを特徴とす
るものである。
上述の課題を解決するために提案するものであり、自己
整合型コンタクト構成を採るＭＯＳトランジスタを含む
半導体装置において、半導体基板上のゲート酸化膜、ゲ
ート電極膜および第１の絶縁膜とで構成するＭＯＳトラ
ンジスタのゲート電極部と、ゲート電極部側壁に設けら
れた、少なくとも前記半導体基板表面に接する第２の絶
縁膜と第２の絶縁膜上を被覆する第３の絶縁膜とで構成
されたサイドウォール絶縁膜とを有することを特徴とす
るものである。
【００１５】また、本発明の半導体装置の製造方法は、
自己整合型コンタクト構成を採るＭＯＳトランジスタを
含む半導体装置の製造方法において、半導体基板上にゲ
ート酸化膜、ゲート電極膜および第１の絶縁膜とで構成
するＭＯＳトランジスタのゲート電極部を形成する工程
と、第２の絶縁膜を堆積する工程と、表面が平坦となる
塗布膜を形成し、塗布膜をエッチバックしてＭＯＳトラ
ンジスタのソース・ドレイン部に塗布膜を残存させる工
程と、第２の絶縁膜をエッチングし、少なくともゲート
電極部側壁の前記第２の絶縁膜の上部位置を、ゲート電
極部表面位置より下方で、半導体基板表面よりは上方に
ある位置にする第２の絶縁膜のエッチング工程と、第３
の絶縁膜を堆積し、第３の絶縁膜およびソース・ドレイ
ン部の第２の絶縁膜をエッチバックして、ゲート電極部
側壁に第３の絶縁膜および第２の絶縁膜とで構成される
サイドウォール絶縁膜を形成する工程と、層間絶縁膜を
堆積する工程と、層間絶縁膜に、ＭＯＳトランジスタの
ソース・ドレイン部の自己整合型コンタクトホールを形
成する工程とを有することを特徴とするものである。
自己整合型コンタクト構成を採るＭＯＳトランジスタを
含む半導体装置の製造方法において、半導体基板上にゲ
ート酸化膜、ゲート電極膜および第１の絶縁膜とで構成
するＭＯＳトランジスタのゲート電極部を形成する工程
と、第２の絶縁膜を堆積する工程と、表面が平坦となる
塗布膜を形成し、塗布膜をエッチバックしてＭＯＳトラ
ンジスタのソース・ドレイン部に塗布膜を残存させる工
程と、第２の絶縁膜をエッチングし、少なくともゲート
電極部側壁の前記第２の絶縁膜の上部位置を、ゲート電
極部表面位置より下方で、半導体基板表面よりは上方に
ある位置にする第２の絶縁膜のエッチング工程と、第３
の絶縁膜を堆積し、第３の絶縁膜およびソース・ドレイ
ン部の第２の絶縁膜をエッチバックして、ゲート電極部
側壁に第３の絶縁膜および第２の絶縁膜とで構成される
サイドウォール絶縁膜を形成する工程と、層間絶縁膜を
堆積する工程と、層間絶縁膜に、ＭＯＳトランジスタの
ソース・ドレイン部の自己整合型コンタクトホールを形
成する工程とを有することを特徴とするものである。
【００１６】更に、本発明の半導体装置の製造方法は、
自己整合型コンタクト構成を採るＭＯＳトランジスタを
含む半導体装置の製造方法において、半導体基板上にゲ
ート酸化膜、ゲート電極膜および第１の絶縁膜とで構成
するＭＯＳトランジスタのゲート電極部を形成する工程
と、表面が平坦となる第２の絶縁膜を形成し、第２の絶
縁膜をエッチバックして、ＭＯＳトランジスタのソース
・ドレイン部に、薄い第２の絶縁膜を残存させる工程
と、第３の絶縁膜を堆積し、第３の絶縁膜およびソース
・ドレイン部の薄い第２の絶縁膜をエッチバックして、
ゲート電極部側壁に第３の絶縁膜および薄い第２の絶縁
膜とで構成されるサイドウォール絶縁膜を形成する工程
と、層間絶縁膜を堆積する工程と、層間絶縁膜に、ＭＯ
Ｓトランジスタのソース・ドレイン部の自己整合型コン
タクトホールを形成する工程とを有することを特徴とす
るものである。
自己整合型コンタクト構成を採るＭＯＳトランジスタを
含む半導体装置の製造方法において、半導体基板上にゲ
ート酸化膜、ゲート電極膜および第１の絶縁膜とで構成
するＭＯＳトランジスタのゲート電極部を形成する工程
と、表面が平坦となる第２の絶縁膜を形成し、第２の絶
縁膜をエッチバックして、ＭＯＳトランジスタのソース
・ドレイン部に、薄い第２の絶縁膜を残存させる工程
と、第３の絶縁膜を堆積し、第３の絶縁膜およびソース
・ドレイン部の薄い第２の絶縁膜をエッチバックして、
ゲート電極部側壁に第３の絶縁膜および薄い第２の絶縁
膜とで構成されるサイドウォール絶縁膜を形成する工程
と、層間絶縁膜を堆積する工程と、層間絶縁膜に、ＭＯ
Ｓトランジスタのソース・ドレイン部の自己整合型コン
タクトホールを形成する工程とを有することを特徴とす
るものである。
【００１７】本発明によれば、ＭＯＳトランジスタのゲ
ート電極膜上にＳｉ3 Ｎ4 膜による第１の絶縁膜のある
ゲート電極部側壁のサイドウォール絶縁膜を、少なくと
も半導体基板表面に接する部分のＳｉＯ2 膜による第２
の絶縁膜と、このＳｉＯ2 膜上を被覆するＳｉ3 Ｎ4 膜
による第３の絶縁膜とで構成したサイドウォール絶縁膜
とすることにより、ＭＯＳトランジスタのソース・ドレ
イン部の層間絶縁膜への自己整合型コンタクトホールを
形成する際に、サイドウォール絶縁膜の膜減りを抑える
ことができる。従って、自己整合型コンタクトホールに
形成されるソース・ドレイン層への配線とゲート電極間
の所望の絶縁耐圧が確保できる。また、ＬＤＤ層を持つ
ソース・ドレイン層表面はＳｉＯ2 膜と接することによ
り、界面凖位密度が小さくなり、ソース・ドレイン層と
半導体基板間およびソース・ドレイン層間のリーク電流
を小さくすることができる。上述した効果により、特性
の良い、高集積化した半導体装置の作製が可能となる。
ート電極膜上にＳｉ3 Ｎ4 膜による第１の絶縁膜のある
ゲート電極部側壁のサイドウォール絶縁膜を、少なくと
も半導体基板表面に接する部分のＳｉＯ2 膜による第２
の絶縁膜と、このＳｉＯ2 膜上を被覆するＳｉ3 Ｎ4 膜
による第３の絶縁膜とで構成したサイドウォール絶縁膜
とすることにより、ＭＯＳトランジスタのソース・ドレ
イン部の層間絶縁膜への自己整合型コンタクトホールを
形成する際に、サイドウォール絶縁膜の膜減りを抑える
ことができる。従って、自己整合型コンタクトホールに
形成されるソース・ドレイン層への配線とゲート電極間
の所望の絶縁耐圧が確保できる。また、ＬＤＤ層を持つ
ソース・ドレイン層表面はＳｉＯ2 膜と接することによ
り、界面凖位密度が小さくなり、ソース・ドレイン層と
半導体基板間およびソース・ドレイン層間のリーク電流
を小さくすることができる。上述した効果により、特性
の良い、高集積化した半導体装置の作製が可能となる。
【００１８】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図５および図６中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図５および図６中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
【００１９】実施例１ 本実施例は自己整合型コンタクト構成を採るＭＯＳトラ
ンジスタを含む半導体装置およびその製造方法に本発明
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示すように、素子分離領
域等の形成された半導体基板、例えばＰ型の半導体基板
１１表面に、熱酸化法により、膜厚約１０ｎｍ程度のゲ
ート酸化膜１２を形成する。その後ゲート電極膜、例え
ば減圧ＣＶＤ法により、不純物をドープした膜厚約１０
０ｎｍ程度のポリシリコン膜１３と、例えばプラズマＣ
ＶＤ法により、膜厚約１００ｎｍ程度のＷＳｉ2 膜１４
とによる、所謂ポリサイドゲート電極膜１６を堆積し
て、更に第１の絶縁膜、例えば減圧ＣＶＤ法により、膜
厚約１５０ｎｍ程度のＳｉ3 Ｎ4 膜５０を堆積する。
ンジスタを含む半導体装置およびその製造方法に本発明
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示すように、素子分離領
域等の形成された半導体基板、例えばＰ型の半導体基板
１１表面に、熱酸化法により、膜厚約１０ｎｍ程度のゲ
ート酸化膜１２を形成する。その後ゲート電極膜、例え
ば減圧ＣＶＤ法により、不純物をドープした膜厚約１０
０ｎｍ程度のポリシリコン膜１３と、例えばプラズマＣ
ＶＤ法により、膜厚約１００ｎｍ程度のＷＳｉ2 膜１４
とによる、所謂ポリサイドゲート電極膜１６を堆積し
て、更に第１の絶縁膜、例えば減圧ＣＶＤ法により、膜
厚約１５０ｎｍ程度のＳｉ3 Ｎ4 膜５０を堆積する。
【００２０】次に、Ｓｉ3 Ｎ4 膜５０／ＷＳｉ2 膜１４
／ポリシリコン膜１３／ゲート酸化膜１２をパターニン
グして、ポリシリコン膜１３とＷＳｉ2 膜１４とから成
るポリサイドゲート電極膜１６のゲート電極を含む、Ｍ
ＯＳトランジスタ部１のゲート電極部５１を形成する。
その後、イオン注入法を用い、例えばＡｓイオンを半導
体基板１１表面にイオン注入し、ＭＯＳトランジスタ部
１のソース・ドレイン部３に低濃度のＮ型不純物層であ
るＬＤＤ層１７を形成する。
／ポリシリコン膜１３／ゲート酸化膜１２をパターニン
グして、ポリシリコン膜１３とＷＳｉ2 膜１４とから成
るポリサイドゲート電極膜１６のゲート電極を含む、Ｍ
ＯＳトランジスタ部１のゲート電極部５１を形成する。
その後、イオン注入法を用い、例えばＡｓイオンを半導
体基板１１表面にイオン注入し、ＭＯＳトランジスタ部
１のソース・ドレイン部３に低濃度のＮ型不純物層であ
るＬＤＤ層１７を形成する。
【００２１】次に、図１（ｂ）に示すように、第２の絶
縁膜、例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔ
ｈｏｓｉｌｉｃａｔｅ）ガスとＯ2 ガスを用いた減圧Ｃ
ＶＤ法で形成する酸化膜、所謂ＴＥＯＳ膜５２を膜厚約
１０ｎｍ程度堆積する。その後、表面が平坦となる塗布
膜、例えばフォトレジスト５３を膜厚約７００ｎｍ程度
塗布し、このフォトレジスト５３を膜厚約４００ｎｍ程
度エッチバックして、ソース・ドレイン部３にフォトレ
ジスト５３を残存させる。なお、上述したフォトレジス
ト５３として、例えば東京応化製ｉ線ポジレジスト（商
品名：ＴＨＭＲ−ｉＰ３３００）を使用した時の、ＥＣ
Ｒエッチング装置によるフォトレジスト５３のエッチバ
ック条件としては、例えば下記のようなものである。 〔フォトレジスト５３のエッチバック条件〕 Ｏ2 ガス流量 ： ３０ ｓｃｃｍ Ａｒガス流量 ： ２００ ｓｃｃｍ 圧力 ： １．０ Ｐａ マイクロ波パワー ： ９００ Ｗ ＲＦパワー ： １００ Ｗ（８００ｋＨｚ） 温度 ： ２０ ℃
縁膜、例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔ
ｈｏｓｉｌｉｃａｔｅ）ガスとＯ2 ガスを用いた減圧Ｃ
ＶＤ法で形成する酸化膜、所謂ＴＥＯＳ膜５２を膜厚約
１０ｎｍ程度堆積する。その後、表面が平坦となる塗布
膜、例えばフォトレジスト５３を膜厚約７００ｎｍ程度
塗布し、このフォトレジスト５３を膜厚約４００ｎｍ程
度エッチバックして、ソース・ドレイン部３にフォトレ
ジスト５３を残存させる。なお、上述したフォトレジス
ト５３として、例えば東京応化製ｉ線ポジレジスト（商
品名：ＴＨＭＲ−ｉＰ３３００）を使用した時の、ＥＣ
Ｒエッチング装置によるフォトレジスト５３のエッチバ
ック条件としては、例えば下記のようなものである。 〔フォトレジスト５３のエッチバック条件〕 Ｏ2 ガス流量 ： ３０ ｓｃｃｍ Ａｒガス流量 ： ２００ ｓｃｃｍ 圧力 ： １．０ Ｐａ マイクロ波パワー ： ９００ Ｗ ＲＦパワー ： １００ Ｗ（８００ｋＨｚ） 温度 ： ２０ ℃
【００２２】次に、図１（ｃ）に示すように、例えばＥ
ＣＲエッチング装置を用いて、ＴＥＯＳ膜５２をエッチ
ングし、少なくともゲート電極部５１側壁のＴＥＯＳ膜
５２の上部位置を、ゲート電極部５１表面位置、即ちＳ
ｉ3 Ｎ4 膜５０表面より下方で、半導体基板１１表面よ
りは上方にある位置、例えばポリサイドゲート電極膜１
６表面の位置程度とするＴＥＯＳ膜５２のエッチングを
行う。なお、このＥＣＲエッチング装置によるＴＥＯＳ
膜５２のエッチング条件は、例えば下記のようなもので
ある。 〔ＴＥＯＳ膜５２のエッチング条件〕 Ｃ4 Ｆ8 ガス流量 ： ５０ ｓｃｃｍ Ｈｅガス流量 ： １００ ｓｃｃｍ 圧力 ： ０．４ Ｐａ マイクロ波パワー ： １４００ Ｗ ＲＦパワー ： ２００ Ｗ（８００ｋＨｚ） 温度 ： ２０ ℃
ＣＲエッチング装置を用いて、ＴＥＯＳ膜５２をエッチ
ングし、少なくともゲート電極部５１側壁のＴＥＯＳ膜
５２の上部位置を、ゲート電極部５１表面位置、即ちＳ
ｉ3 Ｎ4 膜５０表面より下方で、半導体基板１１表面よ
りは上方にある位置、例えばポリサイドゲート電極膜１
６表面の位置程度とするＴＥＯＳ膜５２のエッチングを
行う。なお、このＥＣＲエッチング装置によるＴＥＯＳ
膜５２のエッチング条件は、例えば下記のようなもので
ある。 〔ＴＥＯＳ膜５２のエッチング条件〕 Ｃ4 Ｆ8 ガス流量 ： ５０ ｓｃｃｍ Ｈｅガス流量 ： １００ ｓｃｃｍ 圧力 ： ０．４ Ｐａ マイクロ波パワー ： １４００ Ｗ ＲＦパワー ： ２００ Ｗ（８００ｋＨｚ） 温度 ： ２０ ℃
【００２３】次に、図２（ｄ）に示すように、ＭＯＳト
ランジスタ部１のソース・ドレイン部３にあるフォトレ
ジスト５３を、例えば平行平板型アッシング装置により
除去する。なお、この平行平板型アッシング装置による
フォトレジスト５３のアッシング条件は、例えば下記の
ようなものである。 〔フォトレジスト５３のアッシング条件〕 Ｏ2 ガス流量 ： １２ ｓｌｍ 圧力 ： ４ ｋＰａ ＲＦパワー ： ７００ Ｗ（１３．５６ＭＨｚ） 温度 ： ２５０ ℃
ランジスタ部１のソース・ドレイン部３にあるフォトレ
ジスト５３を、例えば平行平板型アッシング装置により
除去する。なお、この平行平板型アッシング装置による
フォトレジスト５３のアッシング条件は、例えば下記の
ようなものである。 〔フォトレジスト５３のアッシング条件〕 Ｏ2 ガス流量 ： １２ ｓｌｍ 圧力 ： ４ ｋＰａ ＲＦパワー ： ７００ Ｗ（１３．５６ＭＨｚ） 温度 ： ２５０ ℃
【００２４】なお、図２（ｄ）に示すＭＯＳトランジス
タ部１の構造、即ちゲート電極部５１側壁およびソース
・ドレイン部３の半導体基板１１表面部にＴＥＯＳ膜５
２を形成するための他の方法、例えばＴＥＯＳ膜５２の
堆積後に、表面が平坦となる塗布膜をフォトレジスト５
３の代わりにＳＯＧ（Ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）膜
を用い、ＳＯＧ膜とＴＥＯＳ膜５２をエッチバックし、
この時のＳＯＧ膜とＴＥＯＳ膜５２のエッチング選択比
を利用して、図２（ｄ）に示すようなＭＯＳトランジス
タ部１の構造を形成する方法を採ってもよい。上記の方
法においては、ＳＯＧ膜とＴＥＯＳ膜５２との小さなエ
ッチング選択比により、ソース・ドレイン部３のＴＥＯ
Ｓ膜５２上のＳＯＧ膜を全て除去した段階で、ゲート電
極部５１側壁にＴＥＯＳ膜５２が残存した状態となるの
で、図２（ｄ）に示すようなＭＯＳトランジスタ部１の
構造となる。なお、この方法においては、ソース・ドレ
イン部３のＴＥＯＳ膜５２上のＳＯＧ膜を全て除去する
以前にエッチバックを停止し、ＴＥＯＳ膜５２上に薄い
ＳＯＧ膜を残存させてもよい。
タ部１の構造、即ちゲート電極部５１側壁およびソース
・ドレイン部３の半導体基板１１表面部にＴＥＯＳ膜５
２を形成するための他の方法、例えばＴＥＯＳ膜５２の
堆積後に、表面が平坦となる塗布膜をフォトレジスト５
３の代わりにＳＯＧ（Ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）膜
を用い、ＳＯＧ膜とＴＥＯＳ膜５２をエッチバックし、
この時のＳＯＧ膜とＴＥＯＳ膜５２のエッチング選択比
を利用して、図２（ｄ）に示すようなＭＯＳトランジス
タ部１の構造を形成する方法を採ってもよい。上記の方
法においては、ＳＯＧ膜とＴＥＯＳ膜５２との小さなエ
ッチング選択比により、ソース・ドレイン部３のＴＥＯ
Ｓ膜５２上のＳＯＧ膜を全て除去した段階で、ゲート電
極部５１側壁にＴＥＯＳ膜５２が残存した状態となるの
で、図２（ｄ）に示すようなＭＯＳトランジスタ部１の
構造となる。なお、この方法においては、ソース・ドレ
イン部３のＴＥＯＳ膜５２上のＳＯＧ膜を全て除去する
以前にエッチバックを停止し、ＴＥＯＳ膜５２上に薄い
ＳＯＧ膜を残存させてもよい。
【００２５】次に、図２（ｅ）に示すように、第３の絶
縁膜、例えば減圧ＣＶＤ法によるＳｉ3 Ｎ4 膜を膜厚約
１５０ｎｍ程度堆積し、その後異方性プラズマエッチン
グ装置、例えばＥＣＲエッチング装置を用いて、このＳ
ｉ3 Ｎ4 膜およびＴＥＯＳ膜５２のエッチバックを行
い、ＴＥＯＳ膜５２とＴＥＯＳ膜５２上を被覆する第３
の絶縁膜であるＳｉ3 Ｎ4 膜とで構成されたサイドウォ
ール絶縁膜５４を形成する。なお、このＥＣＲエッチン
グ装置によるサイドウォール絶縁膜５４形成時のエッチ
ング条件は、例えば下記のようなものである。 〔サイドウォール絶縁膜５４形成時のエッチング条件〕 ＣＨＦ3 ガス流量 ： ５０ ｓｃｃｍ Ｏ2 ガス流量 ： １０ ｓｃｃｍ 圧力 ： ０．４ Ｐａ マイクロ波パワー ： １０００ Ｗ ＲＦパワー ： １００ Ｗ（８００ｋＨｚ） 温度 ： ２０ ℃
縁膜、例えば減圧ＣＶＤ法によるＳｉ3 Ｎ4 膜を膜厚約
１５０ｎｍ程度堆積し、その後異方性プラズマエッチン
グ装置、例えばＥＣＲエッチング装置を用いて、このＳ
ｉ3 Ｎ4 膜およびＴＥＯＳ膜５２のエッチバックを行
い、ＴＥＯＳ膜５２とＴＥＯＳ膜５２上を被覆する第３
の絶縁膜であるＳｉ3 Ｎ4 膜とで構成されたサイドウォ
ール絶縁膜５４を形成する。なお、このＥＣＲエッチン
グ装置によるサイドウォール絶縁膜５４形成時のエッチ
ング条件は、例えば下記のようなものである。 〔サイドウォール絶縁膜５４形成時のエッチング条件〕 ＣＨＦ3 ガス流量 ： ５０ ｓｃｃｍ Ｏ2 ガス流量 ： １０ ｓｃｃｍ 圧力 ： ０．４ Ｐａ マイクロ波パワー ： １０００ Ｗ ＲＦパワー ： １００ Ｗ（８００ｋＨｚ） 温度 ： ２０ ℃
【００２６】次に、イオン注入法を用い、ソース・ドレ
イン部３に、例えばＮ型不純物とするＡｓイオンを注入
して、高濃度のＮ型不純物のドープされたソース・ドレ
イン層１９を形成する。その後ＬＤＤ層１７およびソー
ス・ドレイン層１９の注入イオンの活性化のための熱処
理を行う。
イン部３に、例えばＮ型不純物とするＡｓイオンを注入
して、高濃度のＮ型不純物のドープされたソース・ドレ
イン層１９を形成する。その後ＬＤＤ層１７およびソー
ス・ドレイン層１９の注入イオンの活性化のための熱処
理を行う。
【００２７】次に、図２（ｆ）に示すように、常圧ＣＶ
Ｄ法により、ＢＰＳＧ等による層間絶縁膜２１を膜厚約
６００ｎｍ程度堆積し、その後熱処理炉により、温度約
９００℃で層間絶縁膜２１のリフロー処理をする。次
に、ＭＯＳトランジスタ１のソース・ドレイン層１９に
接続させる配線用のコンタクトホールを形成するため
に、まずフォトレジスト２２を塗布し、このフォトレジ
スト２２をパターニングして、フォトレジスト２２にコ
ンタクトホール用の開口２３を形成する。このコンタク
トホールの開口２３の大きさは、上述したサイドウォー
ル絶縁膜５４底部で制限された高濃度のソース・ドレイ
ン層１９の大きさより、露光装置のパターン合わせ精度
の寸法分だけ外周を広げた開口２３となっている。例え
ば、サイドウォール絶縁膜５４底部で制限された高濃度
のソース・ドレイン層１９幅が０．２５μｍの時は、フ
ォトレジスト２２の開口２３幅は、露光装置のパターン
合わせ精度の寸法分、例えば０．０２μｍだけ外周を広
げ、０．２９μｍとする。
Ｄ法により、ＢＰＳＧ等による層間絶縁膜２１を膜厚約
６００ｎｍ程度堆積し、その後熱処理炉により、温度約
９００℃で層間絶縁膜２１のリフロー処理をする。次
に、ＭＯＳトランジスタ１のソース・ドレイン層１９に
接続させる配線用のコンタクトホールを形成するため
に、まずフォトレジスト２２を塗布し、このフォトレジ
スト２２をパターニングして、フォトレジスト２２にコ
ンタクトホール用の開口２３を形成する。このコンタク
トホールの開口２３の大きさは、上述したサイドウォー
ル絶縁膜５４底部で制限された高濃度のソース・ドレイ
ン層１９の大きさより、露光装置のパターン合わせ精度
の寸法分だけ外周を広げた開口２３となっている。例え
ば、サイドウォール絶縁膜５４底部で制限された高濃度
のソース・ドレイン層１９幅が０．２５μｍの時は、フ
ォトレジスト２２の開口２３幅は、露光装置のパターン
合わせ精度の寸法分、例えば０．０２μｍだけ外周を広
げ、０．２９μｍとする。
【００２８】次に、パターニングしたフォトレジスト２
２をマスクとして、例えばＥＣＲエッチング装置を用
い、層間絶縁膜２１のエッチングを行ってソース・ドレ
イン部３のコンタクトホール２４を形成する。なお、こ
のＥＣＲエッチング装置による層間絶縁膜２１のエッチ
ング条件は、例えば下記のようなものである。 〔層間絶縁膜２１のエッチング条件〕 Ｃ4 Ｆ8 ガス流量 ： ４０ ｓｃｃｍ ＣＨ2 Ｆ2 ガス流量 ： １０ ｓｃｃｍ 圧力 ： ０．２７ Ｐａ マイクロ波パワー ： １２００ Ｗ ＲＦパワー ： ２００ Ｗ（８００ｋＨｚ） 温度 ： ２０ ℃
２をマスクとして、例えばＥＣＲエッチング装置を用
い、層間絶縁膜２１のエッチングを行ってソース・ドレ
イン部３のコンタクトホール２４を形成する。なお、こ
のＥＣＲエッチング装置による層間絶縁膜２１のエッチ
ング条件は、例えば下記のようなものである。 〔層間絶縁膜２１のエッチング条件〕 Ｃ4 Ｆ8 ガス流量 ： ４０ ｓｃｃｍ ＣＨ2 Ｆ2 ガス流量 ： １０ ｓｃｃｍ 圧力 ： ０．２７ Ｐａ マイクロ波パワー ： １２００ Ｗ ＲＦパワー ： ２００ Ｗ（８００ｋＨｚ） 温度 ： ２０ ℃
【００２９】上述したＢＰＳＧ等による層間絶縁膜２１
のエッチング条件においては、層間絶縁膜２１と、大部
分がＳｉ3 Ｎ4 膜で構成されたサイドウォール絶縁膜５
４やＳｉ3 Ｎ4 膜５０とのエッチング選択比が大きいの
で、ソース・ドレイン層１９上の層間絶縁膜２１がエッ
チングされるまで、サイドウォール絶縁膜５４やＳｉ3
Ｎ4 膜５０はほとんどエッチングされない。この様にし
て、ＭＯＳトランジスタ部１のソース・ドレイン部３の
コンタクトホール２４を形成すれば、露光装置のパター
ン合わせ精度が不十分であっても、コンタクトホール２
４底部はサイドウォール絶縁膜５４底部により制限され
た、ソース・ドレイン層１９の所望のコンタクト位置に
形成される。この様にして、コンタクトホール２４が自
己整合的に形成される。
のエッチング条件においては、層間絶縁膜２１と、大部
分がＳｉ3 Ｎ4 膜で構成されたサイドウォール絶縁膜５
４やＳｉ3 Ｎ4 膜５０とのエッチング選択比が大きいの
で、ソース・ドレイン層１９上の層間絶縁膜２１がエッ
チングされるまで、サイドウォール絶縁膜５４やＳｉ3
Ｎ4 膜５０はほとんどエッチングされない。この様にし
て、ＭＯＳトランジスタ部１のソース・ドレイン部３の
コンタクトホール２４を形成すれば、露光装置のパター
ン合わせ精度が不十分であっても、コンタクトホール２
４底部はサイドウォール絶縁膜５４底部により制限され
た、ソース・ドレイン層１９の所望のコンタクト位置に
形成される。この様にして、コンタクトホール２４が自
己整合的に形成される。
【００３０】その後は、図示は省略したが、配線とする
金属膜を堆積し、パターニングして配線を形成し、その
後パッシベーション膜の堆積、パッド部の開口形成等を
行って、自己整合型コンタクト構成を採るＭＯＳトラン
ジスタを含む半導体装置を作製する。
金属膜を堆積し、パターニングして配線を形成し、その
後パッシベーション膜の堆積、パッド部の開口形成等を
行って、自己整合型コンタクト構成を採るＭＯＳトラン
ジスタを含む半導体装置を作製する。
【００３１】上述した自己整合型コンタクト構成を採る
ＭＯＳトランジスタを含む半導体装置およびその製造方
法においては、ＭＯＳトランジスタ部１のゲート電極部
５１をゲート酸化膜１２、ポリサイドゲート電極膜１６
およびＳｉ3 Ｎ4 膜５０とし、少なくとも半導体基板１
１表面に接する部分のＴＥＯＳ膜５２とこのＴＥＯＳ膜
５２上を被覆するＳｉ3 Ｎ4 膜とで構成するサイドウォ
ール絶縁膜５４としたことにより、ＭＯＳトランジスタ
部１のソース・ドレイン層１９の自己整合型のコンタク
トホール２４形成時に、ポリサイドゲート電極膜１６上
のＳｉ3 Ｎ4 膜５０やサイドウォール絶縁膜５４の膜減
りがほとんど無い。
ＭＯＳトランジスタを含む半導体装置およびその製造方
法においては、ＭＯＳトランジスタ部１のゲート電極部
５１をゲート酸化膜１２、ポリサイドゲート電極膜１６
およびＳｉ3 Ｎ4 膜５０とし、少なくとも半導体基板１
１表面に接する部分のＴＥＯＳ膜５２とこのＴＥＯＳ膜
５２上を被覆するＳｉ3 Ｎ4 膜とで構成するサイドウォ
ール絶縁膜５４としたことにより、ＭＯＳトランジスタ
部１のソース・ドレイン層１９の自己整合型のコンタク
トホール２４形成時に、ポリサイドゲート電極膜１６上
のＳｉ3 Ｎ4 膜５０やサイドウォール絶縁膜５４の膜減
りがほとんど無い。
【００３２】従って、自己整合型のコンタクトホール２
４に形成されるソース・ドレイン層への配線と、ポリサ
イドゲート電極膜１６で形成されるゲート電極との間の
所望の絶縁耐圧が確保できる。また、ＬＤＤ層１７表面
やソース・ドレイン層１９表面に接するサイドウォール
絶縁膜５４はＴＥＯＳ膜５２になっているため、界面凖
位密度が小さくなり、ソース・ドレイン層１９と半導体
基板１１間およびソース・ドレイン層１９間のリーク電
流を小さくすることができる。上述のような効果によ
り、特性の良い、高集積化した半導体装置の作製が可能
となる。
４に形成されるソース・ドレイン層への配線と、ポリサ
イドゲート電極膜１６で形成されるゲート電極との間の
所望の絶縁耐圧が確保できる。また、ＬＤＤ層１７表面
やソース・ドレイン層１９表面に接するサイドウォール
絶縁膜５４はＴＥＯＳ膜５２になっているため、界面凖
位密度が小さくなり、ソース・ドレイン層１９と半導体
基板１１間およびソース・ドレイン層１９間のリーク電
流を小さくすることができる。上述のような効果によ
り、特性の良い、高集積化した半導体装置の作製が可能
となる。
【００３３】実施例２ 本実施例は自己整合型コンタクト構成を採るＭＯＳトラ
ンジスタを含む半導体装置およびその製造方法に本発明
を適用した例であり、これを図３および図４を参照して
説明する。まず、図３（ａ）に示すように、実施例１と
同様にしてＭＯＳトランジスタ部１にゲート電極部５１
やＬＤＤ層１７を形成する。
ンジスタを含む半導体装置およびその製造方法に本発明
を適用した例であり、これを図３および図４を参照して
説明する。まず、図３（ａ）に示すように、実施例１と
同様にしてＭＯＳトランジスタ部１にゲート電極部５１
やＬＤＤ層１７を形成する。
【００３４】次に、図３（ｂ）に示すように、表面が平
坦となる第２の絶縁膜、例えば東京応化製のＳＯＧ膜
（商品名：ＯＣＤＴｙｐｅ２）６０をスピンコーティン
グ法により約６００ｎｍ程度の膜厚で塗布し、その後約
１５０℃でベーキングする。
坦となる第２の絶縁膜、例えば東京応化製のＳＯＧ膜
（商品名：ＯＣＤＴｙｐｅ２）６０をスピンコーティン
グ法により約６００ｎｍ程度の膜厚で塗布し、その後約
１５０℃でベーキングする。
【００３５】次に、図３（ｃ）に示すように、例えばヘ
リコン波エッチング装置を用いてＳＯＧ膜６０をエッチ
バックし、ソース・ドレイン部３に約２０ｎｍ程度のＳ
ＯＧ膜６０を残存させる。なお、ヘリコン波エッチング
装置によるＳＯＧ膜６０のエッチバック条件は、例えば
下記のようなものである。 〔ＳＯＧ膜６０のエッチバック条件〕 Ｃ4 Ｆ8 ガス流量 ： ５０ ｓｃｃｍ Ｈｅガス流量 ： ２０ ｓｃｃｍ 圧力 ： ０．３ Ｐａ ソースパワー ： １０００ Ｗ（１３．５６ＭＨｚ） ＲＦパワー ： １６０ Ｗ（４００ｋＨｚ） 温度 ： ２０ ℃
リコン波エッチング装置を用いてＳＯＧ膜６０をエッチ
バックし、ソース・ドレイン部３に約２０ｎｍ程度のＳ
ＯＧ膜６０を残存させる。なお、ヘリコン波エッチング
装置によるＳＯＧ膜６０のエッチバック条件は、例えば
下記のようなものである。 〔ＳＯＧ膜６０のエッチバック条件〕 Ｃ4 Ｆ8 ガス流量 ： ５０ ｓｃｃｍ Ｈｅガス流量 ： ２０ ｓｃｃｍ 圧力 ： ０．３ Ｐａ ソースパワー ： １０００ Ｗ（１３．５６ＭＨｚ） ＲＦパワー ： １６０ Ｗ（４００ｋＨｚ） 温度 ： ２０ ℃
【００３６】次に、熱処理炉により温度約７５０℃で熱
処理して、ＳＯＧ膜６０を焼成して良質なＳｉＯ2 膜と
すると同時にソース・ドレイン部３の半導体基板１１表
面を安定化させて界面準位濃度を低下させる。
処理して、ＳＯＧ膜６０を焼成して良質なＳｉＯ2 膜と
すると同時にソース・ドレイン部３の半導体基板１１表
面を安定化させて界面準位濃度を低下させる。
【００３７】次に、図４（ｄ）に示すように、第３の絶
縁膜、例えば減圧ＣＶＤ法によるＳｉ3 Ｎ4 膜を膜厚約
１５０ｎｍ程度堆積し、その後異方性プラズマエッチン
グ装置、例えばヘリコン波エッチング装置を用いて、こ
のＳｉ3 Ｎ4 膜およびＳＯＧ膜６０のエッチバックを行
い、ＳＯＧ膜６０とＳＯＧ膜６０上を被覆する第３の絶
縁膜であるＳｉ3 Ｎ4 膜とで構成されたサイドウォール
絶縁膜６１を形成する。なお、このヘリコン波エッチン
グ装置によるサイドウォール絶縁膜６１形成時のエッチ
ング条件は、例えば下記のようなものである。 〔サイドウォール絶縁膜６１形成時のエッチング条件〕 ＣＨＦ3 ガス流量 ： ３０ ｓｃｃｍ Ｏ2 ガス流量 ： １０ ｓｃｃｍ 圧力 ： ０．４ Ｐａ ソースパワー ： １０００ Ｗ（１３．５６ＭＨｚ） ＲＦパワー ： １００ Ｗ（４００ｋＨｚ） 温度 ： ２０ ℃
縁膜、例えば減圧ＣＶＤ法によるＳｉ3 Ｎ4 膜を膜厚約
１５０ｎｍ程度堆積し、その後異方性プラズマエッチン
グ装置、例えばヘリコン波エッチング装置を用いて、こ
のＳｉ3 Ｎ4 膜およびＳＯＧ膜６０のエッチバックを行
い、ＳＯＧ膜６０とＳＯＧ膜６０上を被覆する第３の絶
縁膜であるＳｉ3 Ｎ4 膜とで構成されたサイドウォール
絶縁膜６１を形成する。なお、このヘリコン波エッチン
グ装置によるサイドウォール絶縁膜６１形成時のエッチ
ング条件は、例えば下記のようなものである。 〔サイドウォール絶縁膜６１形成時のエッチング条件〕 ＣＨＦ3 ガス流量 ： ３０ ｓｃｃｍ Ｏ2 ガス流量 ： １０ ｓｃｃｍ 圧力 ： ０．４ Ｐａ ソースパワー ： １０００ Ｗ（１３．５６ＭＨｚ） ＲＦパワー ： １００ Ｗ（４００ｋＨｚ） 温度 ： ２０ ℃
【００３８】次に、イオン注入法を用い、ソース・ドレ
イン部３に、例えばＮ型不純物とするＡｓイオンを注入
して、高濃度のＮ型不純物のドープされたソース・ドレ
イン層１９を形成する。その後ＬＤＤ層１７およびソー
ス・ドレイン層１９の注入イオンの活性化のための熱処
理を行う。
イン部３に、例えばＮ型不純物とするＡｓイオンを注入
して、高濃度のＮ型不純物のドープされたソース・ドレ
イン層１９を形成する。その後ＬＤＤ層１７およびソー
ス・ドレイン層１９の注入イオンの活性化のための熱処
理を行う。
【００３９】次に、図４（ｅ）に示すように、常圧ＣＶ
Ｄ法により、ＢＰＳＧ等による層間絶縁膜２１を膜厚約
６００ｎｍ程度堆積し、その後熱処理炉により、温度約
９００℃で層間絶縁膜２１のリフロー処理をする。次
に、ＭＯＳトランジスタ部１のソース・ドレイン層１９
に接続させる配線のコンタクトホールを形成するため
に、まずフォトレジスト２２を塗布し、このフォトレジ
スト２２をパターニングして、フォトレジスト２２にコ
ンタクトホール用の開口２３を形成する。このコンタク
トホールの開口２３の大きさは、上述したサイドウォー
ル絶縁膜６１底部で制限された高濃度のソース・ドレイ
ン層１９の大きさより、露光装置のパターン合わせ精度
の寸法分だけ外周を広げた開口２３となっている。例え
ば、サイドウォール絶縁膜６１底部で制限された高濃度
のソース・ドレイン層１９幅が０．２５μｍの時は、フ
ォトレジスト２２の開口２３幅は、露光装置のパターン
合わせ精度の寸法分、例えば０．０２μｍだけ外周を広
げ、０．２９μｍとする。
Ｄ法により、ＢＰＳＧ等による層間絶縁膜２１を膜厚約
６００ｎｍ程度堆積し、その後熱処理炉により、温度約
９００℃で層間絶縁膜２１のリフロー処理をする。次
に、ＭＯＳトランジスタ部１のソース・ドレイン層１９
に接続させる配線のコンタクトホールを形成するため
に、まずフォトレジスト２２を塗布し、このフォトレジ
スト２２をパターニングして、フォトレジスト２２にコ
ンタクトホール用の開口２３を形成する。このコンタク
トホールの開口２３の大きさは、上述したサイドウォー
ル絶縁膜６１底部で制限された高濃度のソース・ドレイ
ン層１９の大きさより、露光装置のパターン合わせ精度
の寸法分だけ外周を広げた開口２３となっている。例え
ば、サイドウォール絶縁膜６１底部で制限された高濃度
のソース・ドレイン層１９幅が０．２５μｍの時は、フ
ォトレジスト２２の開口２３幅は、露光装置のパターン
合わせ精度の寸法分、例えば０．０２μｍだけ外周を広
げ、０．２９μｍとする。
【００４０】次に、パターニングしたフォトレジスト２
２をマスクとして、例えばマグネトロン型ＲＩＥ装置を
用い、層間絶縁膜２１のエッチングを行ってコンタクト
ホール２４を形成する。なお、このマグネトロン型ＲＩ
Ｅ装置による層間絶縁膜２１のエッチング条件は、例え
ば下記のようなものである。 〔層間絶縁膜２１のエッチング条件〕 Ｃ4 Ｆ8 ガス流量 ： １０ ｓｃｃｍ ＣＯガス流量 ： １００ ｓｃｃｍ Ａｒガス流量 ： １００ ｓｃｃｍ 圧力 ： ６ Ｐａ ＲＦパワー ： １６００ Ｗ（１３．５６ＭＨｚ） 温度 ： ２０ ℃
２をマスクとして、例えばマグネトロン型ＲＩＥ装置を
用い、層間絶縁膜２１のエッチングを行ってコンタクト
ホール２４を形成する。なお、このマグネトロン型ＲＩ
Ｅ装置による層間絶縁膜２１のエッチング条件は、例え
ば下記のようなものである。 〔層間絶縁膜２１のエッチング条件〕 Ｃ4 Ｆ8 ガス流量 ： １０ ｓｃｃｍ ＣＯガス流量 ： １００ ｓｃｃｍ Ａｒガス流量 ： １００ ｓｃｃｍ 圧力 ： ６ Ｐａ ＲＦパワー ： １６００ Ｗ（１３．５６ＭＨｚ） 温度 ： ２０ ℃
【００４１】上述したＢＰＳＧ等による層間絶縁膜２１
のエッチング条件においては、層間絶縁膜２１と、大部
分がＳｉ3 Ｎ4 膜で構成されたサイドウォール絶縁膜６
１やＳｉ3 Ｎ4 膜５０とのエッチング選択比が大きいの
で、ソース・ドレイン層１９上の層間絶縁膜２１がエッ
チングされるまで、サイドウォール絶縁膜６１やＳｉ3
Ｎ4 膜５０はほとんどエッチングされない。この様にし
て、ＭＯＳトランジスタ部１のソース・ドレイン部３の
コンタクトホール２４を形成すれば、露光装置のパター
ン合わせ精度が不十分であっても、コンタクトホール２
４底部はサイドウォール絶縁膜６１底部により制限され
た、ソース・ドレイン層１９の所望のコンタクト位置に
形成される。この様にして、コンタクトホール２４が自
己整合的に形成される。
のエッチング条件においては、層間絶縁膜２１と、大部
分がＳｉ3 Ｎ4 膜で構成されたサイドウォール絶縁膜６
１やＳｉ3 Ｎ4 膜５０とのエッチング選択比が大きいの
で、ソース・ドレイン層１９上の層間絶縁膜２１がエッ
チングされるまで、サイドウォール絶縁膜６１やＳｉ3
Ｎ4 膜５０はほとんどエッチングされない。この様にし
て、ＭＯＳトランジスタ部１のソース・ドレイン部３の
コンタクトホール２４を形成すれば、露光装置のパター
ン合わせ精度が不十分であっても、コンタクトホール２
４底部はサイドウォール絶縁膜６１底部により制限され
た、ソース・ドレイン層１９の所望のコンタクト位置に
形成される。この様にして、コンタクトホール２４が自
己整合的に形成される。
【００４２】その後は、図示は省略したが、配線とする
金属膜を堆積し、パターニングして配線を形成し、その
後パッシベーション膜の堆積、パッド部の開口形成等を
行って、自己整合型コンタクト構成を採るＭＯＳトラン
ジスタを含む半導体装置を作製する。
金属膜を堆積し、パターニングして配線を形成し、その
後パッシベーション膜の堆積、パッド部の開口形成等を
行って、自己整合型コンタクト構成を採るＭＯＳトラン
ジスタを含む半導体装置を作製する。
【００４３】上述した自己整合型コンタクト構成を採る
ＭＯＳトランジスタを含む半導体装置およびその製造方
法においては、ＭＯＳトランジスタ部１のゲート電極部
５１をゲート酸化膜１２、ポリサイドゲート電極膜１６
およびＳｉ3 Ｎ4 膜５０とし、少なくとも半導体基板１
１表面に接する部分を良質のＳｉＯ2 膜としたＳＯＧ膜
６０とこのＳＯＧ膜６０上を被覆するＳｉ3 Ｎ4 膜とに
よるサイドウォール絶縁膜６１としたことにより、ソー
ス・ドレイン層１９の自己整合型のコンタクトホール２
４形成時に、ポリサイドゲート電極膜１６上のＳｉ3 Ｎ
4 膜５０やサイドウォール絶縁膜６１の膜減りがほとん
ど無い。
ＭＯＳトランジスタを含む半導体装置およびその製造方
法においては、ＭＯＳトランジスタ部１のゲート電極部
５１をゲート酸化膜１２、ポリサイドゲート電極膜１６
およびＳｉ3 Ｎ4 膜５０とし、少なくとも半導体基板１
１表面に接する部分を良質のＳｉＯ2 膜としたＳＯＧ膜
６０とこのＳＯＧ膜６０上を被覆するＳｉ3 Ｎ4 膜とに
よるサイドウォール絶縁膜６１としたことにより、ソー
ス・ドレイン層１９の自己整合型のコンタクトホール２
４形成時に、ポリサイドゲート電極膜１６上のＳｉ3 Ｎ
4 膜５０やサイドウォール絶縁膜６１の膜減りがほとん
ど無い。
【００４４】従って、自己整合型のコンタクトホール２
４に形成されるソース・ドレイン層１９への配線と、ポ
リサイドゲート電極膜１６で形成されるゲート電極との
間には所望の絶縁耐圧が確保できる。また、ＬＤＤ層１
７表面やソース・ドレイン層１９表面に接するサイドウ
ォール絶縁膜６１は良質のＳｉＯ2 膜としたＳＯＧ膜６
０になっているため、界面凖位密度が小さくなり、ソー
ス・ドレイン層１９と半導体基板１１間およびソース・
ドレイン層１９間のリーク電流を小さくすることができ
る。上述のような効果により、特性の良い、高集積化し
た半導体装置の作製が可能となる。
４に形成されるソース・ドレイン層１９への配線と、ポ
リサイドゲート電極膜１６で形成されるゲート電極との
間には所望の絶縁耐圧が確保できる。また、ＬＤＤ層１
７表面やソース・ドレイン層１９表面に接するサイドウ
ォール絶縁膜６１は良質のＳｉＯ2 膜としたＳＯＧ膜６
０になっているため、界面凖位密度が小さくなり、ソー
ス・ドレイン層１９と半導体基板１１間およびソース・
ドレイン層１９間のリーク電流を小さくすることができ
る。上述のような効果により、特性の良い、高集積化し
た半導体装置の作製が可能となる。
【００４５】以上、本発明を２例の実施例により説明し
たが、本発明はこれらの実施例に何ら限定されるもので
はない。例えば、本発明の実施例では、ゲート電極膜を
ポリシリコン膜とＷＳｉ2 膜とによるポリサイドゲート
電極膜として説明したが、ポリシリコン膜とＭｏＳｉ2
膜とによるポリサイドゲート電極膜、ポリシリコン膜と
ＴｉＳｉ2 膜とによるポリサイドゲート電極膜等の他の
ポリサイドゲート電極膜でも、又ポリシリコン膜のみの
ゲート電極膜でもよい。また、本発明の実施例では、第
１の絶縁膜および第３の絶縁膜をＳｉ3 Ｎ4 膜として説
明したが、ＳｉＯ2 膜とのエッチング選択比のとれる、
化学量論からずれたＳｉX ＮY 膜やＳｉＯＮ膜等でもよ
い。更に、本発明の実施例１では、第２の絶縁膜を減圧
ＣＶＤ法によるＴＥＯＳ膜として説明したが、常圧ＣＶ
Ｄ法、プラズマＣＶＤ法、光ＣＶＤ法等によるＣＶＤＳ
ｉＯ2 膜でもよい。その他、本発明の技術的思想の範囲
内で、プロセス装置やプロセス条件は適宜変更が可能で
ある。
たが、本発明はこれらの実施例に何ら限定されるもので
はない。例えば、本発明の実施例では、ゲート電極膜を
ポリシリコン膜とＷＳｉ2 膜とによるポリサイドゲート
電極膜として説明したが、ポリシリコン膜とＭｏＳｉ2
膜とによるポリサイドゲート電極膜、ポリシリコン膜と
ＴｉＳｉ2 膜とによるポリサイドゲート電極膜等の他の
ポリサイドゲート電極膜でも、又ポリシリコン膜のみの
ゲート電極膜でもよい。また、本発明の実施例では、第
１の絶縁膜および第３の絶縁膜をＳｉ3 Ｎ4 膜として説
明したが、ＳｉＯ2 膜とのエッチング選択比のとれる、
化学量論からずれたＳｉX ＮY 膜やＳｉＯＮ膜等でもよ
い。更に、本発明の実施例１では、第２の絶縁膜を減圧
ＣＶＤ法によるＴＥＯＳ膜として説明したが、常圧ＣＶ
Ｄ法、プラズマＣＶＤ法、光ＣＶＤ法等によるＣＶＤＳ
ｉＯ2 膜でもよい。その他、本発明の技術的思想の範囲
内で、プロセス装置やプロセス条件は適宜変更が可能で
ある。
【００４６】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置およびその製造方法は、ゲート酸化膜、ゲ
ート電極膜およびＳｉ3 Ｎ4 膜でＭＯＳトランジスタ部
のゲート電極部を構成し、少なくとも半導体基板表面に
接する部分のＳｉＯ2 膜とこのＳｉＯ2 膜上を被覆する
Ｓｉ3 Ｎ4 膜とでサイドウォール絶縁膜を構成したこと
により、ソース・ドレイン層の自己整合型のコンタクト
ホール形成時に、ゲート電極膜上のＳｉ3 Ｎ4 膜やサイ
ドウォール絶縁膜の膜減りがほとんど無い。従って、自
己整合型のコンタクトホールに形成されるソース・ドレ
イン層への配線と、ゲート電極との間には所望の絶縁耐
圧が確保できる。また、ＬＤＤ層表面やソース・ドレイ
ン層表面に接するサイドウォール絶縁膜はＳｉＯ2 膜と
なっているため、界面凖位密度が小さくなり、ソース・
ドレイン層と半導体基板間およびソース・ドレイン層間
のリーク電流を小さくすることができる。上述のような
効果により、特性の良い、高集積化した半導体装置の作
製が可能となる。
の半導体装置およびその製造方法は、ゲート酸化膜、ゲ
ート電極膜およびＳｉ3 Ｎ4 膜でＭＯＳトランジスタ部
のゲート電極部を構成し、少なくとも半導体基板表面に
接する部分のＳｉＯ2 膜とこのＳｉＯ2 膜上を被覆する
Ｓｉ3 Ｎ4 膜とでサイドウォール絶縁膜を構成したこと
により、ソース・ドレイン層の自己整合型のコンタクト
ホール形成時に、ゲート電極膜上のＳｉ3 Ｎ4 膜やサイ
ドウォール絶縁膜の膜減りがほとんど無い。従って、自
己整合型のコンタクトホールに形成されるソース・ドレ
イン層への配線と、ゲート電極との間には所望の絶縁耐
圧が確保できる。また、ＬＤＤ層表面やソース・ドレイ
ン層表面に接するサイドウォール絶縁膜はＳｉＯ2 膜と
なっているため、界面凖位密度が小さくなり、ソース・
ドレイン層と半導体基板間およびソース・ドレイン層間
のリーク電流を小さくすることができる。上述のような
効果により、特性の良い、高集積化した半導体装置の作
製が可能となる。
【図１】本発明を適用した実施例１の工程の前半を工程
順に説明する、半導体装置の概略断面図で、（ａ）はＭ
ＯＳトランジスタ部にゲート電極部を形成し、その後Ｌ
ＤＤ層を形成した状態、（ｂ）はＴＥＯＳ膜を堆積し、
フォトレジストを塗布した後、フォトレジストのエッチ
バックをした状態、（ｃ）はゲート電極部側壁のＴＥＯ
Ｓ膜表面位置がゲート電極部表面位置の下方になるまで
ＴＥＯＳ膜をエッチングした状態である。
順に説明する、半導体装置の概略断面図で、（ａ）はＭ
ＯＳトランジスタ部にゲート電極部を形成し、その後Ｌ
ＤＤ層を形成した状態、（ｂ）はＴＥＯＳ膜を堆積し、
フォトレジストを塗布した後、フォトレジストのエッチ
バックをした状態、（ｃ）はゲート電極部側壁のＴＥＯ
Ｓ膜表面位置がゲート電極部表面位置の下方になるまで
ＴＥＯＳ膜をエッチングした状態である。
【図２】本発明を適用した実施例１の工程の後半を工程
順に説明する、半導体装置の概略断面図で、（ｄ）はフ
ォトレジストを除去した状態、（ｅ）はゲート電極部側
壁にサイドウォール絶縁膜を形成した状態、（ｆ）はソ
ース・ドレイン部のコンタクトホールを自己整合的に形
成した状態である。
順に説明する、半導体装置の概略断面図で、（ｄ）はフ
ォトレジストを除去した状態、（ｅ）はゲート電極部側
壁にサイドウォール絶縁膜を形成した状態、（ｆ）はソ
ース・ドレイン部のコンタクトホールを自己整合的に形
成した状態である。
【図３】本発明を適用した実施例２の工程の前半を工程
順に説明する、半導体装置の概略断面図で、（ａ）はＭ
ＯＳトランジスタ部にゲート電極部を形成し、その後Ｌ
ＤＤ層を形成した状態、（ｂ）はＳＯＧ膜を塗布した状
態、（ｃ）はＳＯＧ膜をエッチバックして、ソース・ド
レイン部に薄いＳＯＧ膜を残した後、熱処理を行って良
質のＳｉＯ2 膜とした状態である。
順に説明する、半導体装置の概略断面図で、（ａ）はＭ
ＯＳトランジスタ部にゲート電極部を形成し、その後Ｌ
ＤＤ層を形成した状態、（ｂ）はＳＯＧ膜を塗布した状
態、（ｃ）はＳＯＧ膜をエッチバックして、ソース・ド
レイン部に薄いＳＯＧ膜を残した後、熱処理を行って良
質のＳｉＯ2 膜とした状態である。
【図４】本発明を適用した実施例２の工程の後半を工程
順に説明する、半導体装置の概略断面図で、（ｄ）はゲ
ート電極部側壁にサイドウォール絶縁膜を形成した状
態、（ｅ）はソース・ドレイン部のコンタクトホールを
自己整合的に形成した状態である。
順に説明する、半導体装置の概略断面図で、（ｄ）はゲ
ート電極部側壁にサイドウォール絶縁膜を形成した状
態、（ｅ）はソース・ドレイン部のコンタクトホールを
自己整合的に形成した状態である。
【図５】従来例の自己整合型コンタクト構成を採るＭＯ
Ｓトランジスタを含む半導体装置およびその製造方法の
一つの例を説明するための、半導体装置の概略断面図で
ある。
Ｓトランジスタを含む半導体装置およびその製造方法の
一つの例を説明するための、半導体装置の概略断面図で
ある。
【図６】従来例の自己整合型コンタクト構成を採るＭＯ
Ｓトランジスタを含む半導体装置およびその製造方法の
他の例を説明するための、半導体装置の概略断面図であ
る。
Ｓトランジスタを含む半導体装置およびその製造方法の
他の例を説明するための、半導体装置の概略断面図であ
る。
１…ＭＯＳトランジスタ部、２，３１，５１…ゲート電
極部、３…ソース・ドレイン部、１１…半導体基板、１
２…ゲート酸化膜、１３…ポリシリコン膜、１４…ＷＳ
ｉ2 膜、１５…ＣＶＤＳｉＯ2 膜、１６…ポリサイドゲ
ート電極膜、１７…ＬＤＤ層、１８…サイドウォール酸
化膜、１９…ソース・ドレイン層、２０，３０，５０…
Ｓｉ3 Ｎ4 膜、２１…層間絶縁膜、２２，５３…フォト
レジスト、２３…開口、２４…コンタクトホール、３
２，５４，６１…サイドウォール絶縁膜、５２…ＴＥＯ
Ｓ膜、６０…ＳＯＧ膜
極部、３…ソース・ドレイン部、１１…半導体基板、１
２…ゲート酸化膜、１３…ポリシリコン膜、１４…ＷＳ
ｉ2 膜、１５…ＣＶＤＳｉＯ2 膜、１６…ポリサイドゲ
ート電極膜、１７…ＬＤＤ層、１８…サイドウォール酸
化膜、１９…ソース・ドレイン層、２０，３０，５０…
Ｓｉ3 Ｎ4 膜、２１…層間絶縁膜、２２，５３…フォト
レジスト、２３…開口、２４…コンタクトホール、３
２，５４，６１…サイドウォール絶縁膜、５２…ＴＥＯ
Ｓ膜、６０…ＳＯＧ膜
Claims (9)
- 【請求項１】 自己整合型コンタクト構成を採るＭＯＳ
トランジスタを含む半導体装置において、 半導体基板上のゲート酸化膜、ゲート電極膜および第１
の絶縁膜とで構成する前記ＭＯＳトランジスタのゲート
電極部と、 前記ゲート電極部側壁に設けられた、少なくとも前記半
導体基板表面に接する第２の絶縁膜と前記第２の絶縁膜
上を被覆する第３の絶縁膜とで構成されたサイドウォー
ル絶縁膜とを有することを特徴とする半導体装置。 - 【請求項２】 前記第１の絶縁膜と前記第３の絶縁膜
は、Ｓｉ3 Ｎ4 膜であることを特徴とする、請求項１に
記載の半導体装置。 - 【請求項３】 前記第２の絶縁膜は、ＳｉＯ2 膜である
ことを特徴とする、請求項１に記載の半導体装置。 - 【請求項４】 自己整合型コンタクト構成を採るＭＯＳ
トランジスタを含む半導体装置の製造方法において、 半導体基板上にゲート酸化膜、ゲート電極膜および第１
の絶縁膜とで構成する前記ＭＯＳトランジスタのゲート
電極部を形成する工程と、 第２の絶縁膜を堆積する工程と、 表面が平坦となる塗布膜を形成し、前記塗布膜をエッチ
バックして前記ＭＯＳトランジスタのソース・ドレイン
部に前記塗布膜を残存させる工程と、 前記第２の絶縁膜をエッチングし、少なくとも前記ゲー
ト電極部側壁の前記第２の絶縁膜の上部位置を、前記ゲ
ート電極部表面位置より下方で、前記半導体基板表面よ
りは上方にある位置にする前記第２の絶縁膜のエッチン
グ工程と、 第３の絶縁膜を堆積し、前記第３の絶縁膜および前記ソ
ース・ドレイン部の前記第２の絶縁膜をエッチバックし
て、前記ゲート電極部側壁に前記第３の絶縁膜および前
記第２の絶縁膜とで構成されるサイドウォール絶縁膜を
形成する工程と、 層間絶縁膜を堆積する工程と、 前記層間絶縁膜に、前記ＭＯＳトランジスタのソース・
ドレイン部の自己整合型コンタクトホールを形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項５】 自己整合型コンタクト構成を採るＭＯＳ
トランジスタを含む半導体装置の製造方法において、 半導体基板上にゲート酸化膜、ゲート電極膜および第１
の絶縁膜とで構成する前記ＭＯＳトランジスタのゲート
電極部を形成する工程と、 表面が平坦となる第２の絶縁膜を形成し、前記第２の絶
縁膜をエッチバックして、前記ＭＯＳトランジスタのソ
ース・ドレイン部に、薄い前記第２の絶縁膜を残存させ
る工程と、 第３の絶縁膜を堆積し、前記第３の絶縁膜および前記ソ
ース・ドレイン部の薄い前記第２の絶縁膜をエッチバッ
クして、前記ゲート電極部側壁に前記第３の絶縁膜およ
び薄い前記第２の絶縁膜とで構成されるサイドウォール
絶縁膜を形成する工程と、 層間絶縁膜を堆積する工程と、 前記層間絶縁膜に、前記ＭＯＳトランジスタのソース・
ドレイン部の自己整合型コンタクトホールを形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１の絶縁膜と前記第３の絶縁膜
は、Ｓｉ3 Ｎ4 膜であることを特徴とする、請求項４又
は請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記第２の絶縁膜は、ＳｉＯ2 膜である
ことを特徴とする、請求項４に記載の半導体装置の製造
方法。 - 【請求項８】 前記塗布膜は、フォトレジスト膜および
ＳＯＧ膜の内、いずれか一方であることを特徴とする、
請求項４に記載の半導体装置の製造方法。 - 【請求項９】 前記第２の絶縁膜は、ＳＯＧ膜であるこ
とを特徴とする、請求項５に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22271697A JPH1168101A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22271697A JPH1168101A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168101A true JPH1168101A (ja) | 1999-03-09 |
Family
ID=16786796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22271697A Pending JPH1168101A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168101A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299281A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR20040028244A (ko) * | 2002-09-30 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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1997
- 1997-08-19 JP JP22271697A patent/JPH1168101A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299281A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR20040028244A (ko) * | 2002-09-30 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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