JPH10270657A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10270657A JPH10270657A JP9069628A JP6962897A JPH10270657A JP H10270657 A JPH10270657 A JP H10270657A JP 9069628 A JP9069628 A JP 9069628A JP 6962897 A JP6962897 A JP 6962897A JP H10270657 A JPH10270657 A JP H10270657A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 所望のキャパシタ容量を確保しつつ素子の微
細化が可能であるとともに、製造コストの低減をも実現
可能な半導体装置を得る。 【解決手段】 トランジスタ７のドレイン領域６に接続
された下部電極１４と、この下部電極１４と誘電体膜１
５を挟んで対向する上部電極１６とを有する、半導体基
板１の主面上に形成された容量素子１７を備え、上記下
部電極１４が、ドレイン領域６上において、シリコン基
板１の主面に実質的に垂直に開口する第１の貫通孔１０
ａを有する第１の導電膜１０と、第１の貫通孔１０ａの
内壁に接する筒状導電体１１と、第１の導電膜１０との
間隔を有するように形成され、第１の貫通孔１０ａをシ
リコン基板１の主面に実質的に垂直に延長した位置に設
けられた第２の貫通孔１２ａを有する第２の導電膜１２
と、ドレイン領域６に接するとともに、第１の導電膜１
０上に延在する第３の導電膜１３とを備えている。
細化が可能であるとともに、製造コストの低減をも実現
可能な半導体装置を得る。 【解決手段】 トランジスタ７のドレイン領域６に接続
された下部電極１４と、この下部電極１４と誘電体膜１
５を挟んで対向する上部電極１６とを有する、半導体基
板１の主面上に形成された容量素子１７を備え、上記下
部電極１４が、ドレイン領域６上において、シリコン基
板１の主面に実質的に垂直に開口する第１の貫通孔１０
ａを有する第１の導電膜１０と、第１の貫通孔１０ａの
内壁に接する筒状導電体１１と、第１の導電膜１０との
間隔を有するように形成され、第１の貫通孔１０ａをシ
リコン基板１の主面に実質的に垂直に延長した位置に設
けられた第２の貫通孔１２ａを有する第２の導電膜１２
と、ドレイン領域６に接するとともに、第１の導電膜１
０上に延在する第３の導電膜１３とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、積層型の容量素
子を備えた半導体記憶装置及びその製造方法に関するも
のである。
子を備えた半導体記憶装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体記憶装
置における高集積化の要請から、近年における、微細加
工技術の発展はめざましいものがあり、具体的には、
０．３５μｍ以下の超微細加工を可能にしている。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体記憶装
置における高集積化の要請から、近年における、微細加
工技術の発展はめざましいものがあり、具体的には、
０．３５μｍ以下の超微細加工を可能にしている。
【０００３】このような半導体記憶装置の微細化に伴う
キャパシタ容量の低下を避けるため、従来より積層型キ
ャパシタが広く用いられており、例えば、フィン型キャ
パシタなどが提案されている。
キャパシタ容量の低下を避けるため、従来より積層型キ
ャパシタが広く用いられており、例えば、フィン型キャ
パシタなどが提案されている。
【０００４】ここで、従来例として、特開平４−１１６
８６５号公報に記載された半導体記憶装置の製造方法に
ついて、その一変形例を図７ないし図９を用いて説明す
る。図７ないし図９はこの順に半導体記憶装置の製造方
法を工程順に示した要部断面図である。
８６５号公報に記載された半導体記憶装置の製造方法に
ついて、その一変形例を図７ないし図９を用いて説明す
る。図７ないし図９はこの順に半導体記憶装置の製造方
法を工程順に示した要部断面図である。
【０００５】まず、図７（ａ）に示すように、シリコン
基板１の一主面に素子分離膜２を形成し、シリコン基板
１の表面にゲート絶縁膜４を形成し、その上にゲート電
極３となる多結晶シリコン膜３ａ及びケイ化金属膜３ｂ
をこの順に堆積し、所望の形状にパターニングしてワー
ド線の一部をなすゲート電極３を形成する。続いて、こ
のワード線３及び素子分離膜２をマスクとして、イオン
注入を行いソース領域５及びドレイン領域６をシリコン
基板１の主面に形成し、ＭＯＳ電界効果型トランジスタ
７を得る。
基板１の一主面に素子分離膜２を形成し、シリコン基板
１の表面にゲート絶縁膜４を形成し、その上にゲート電
極３となる多結晶シリコン膜３ａ及びケイ化金属膜３ｂ
をこの順に堆積し、所望の形状にパターニングしてワー
ド線の一部をなすゲート電極３を形成する。続いて、こ
のワード線３及び素子分離膜２をマスクとして、イオン
注入を行いソース領域５及びドレイン領域６をシリコン
基板１の主面に形成し、ＭＯＳ電界効果型トランジスタ
７を得る。
【０００６】次に、図７（ｂ）に示すように、シリコン
基板１上の全面に、層間絶縁膜９１を形成し、この層間
絶縁膜９１にソース領域５表面に開口する接続孔を形成
し、その上にビット線８となる多結晶シリコン膜８ａ及
びケイ化金属膜８ｂをこの順に堆積し、所望の形状にパ
ターニングしてビット線８を形成する。続いて、シリコ
ン基板１上の全面に、層間絶縁膜９２、第２の導電膜１
２、スペーサ膜１８、及び第１の導電膜１０をこの順に
堆積する。
基板１上の全面に、層間絶縁膜９１を形成し、この層間
絶縁膜９１にソース領域５表面に開口する接続孔を形成
し、その上にビット線８となる多結晶シリコン膜８ａ及
びケイ化金属膜８ｂをこの順に堆積し、所望の形状にパ
ターニングしてビット線８を形成する。続いて、シリコ
ン基板１上の全面に、層間絶縁膜９２、第２の導電膜１
２、スペーサ膜１８、及び第１の導電膜１０をこの順に
堆積する。
【０００７】次に、図７（ｃ）に示すように、第１の導
電膜１０上に写真製版技術を用いてドレイン領域６上に
開口するホールを有するレジストマスク１９を形成す
る。
電膜１０上に写真製版技術を用いてドレイン領域６上に
開口するホールを有するレジストマスク１９を形成す
る。
【０００８】次に、図８（ａ）に示すように、レジスト
マスク１９を用いて、上記第１の導電膜１０を選択的に
エッチングしてホール１０ａを形成する。
マスク１９を用いて、上記第１の導電膜１０を選択的に
エッチングしてホール１０ａを形成する。
【０００９】次に、図８（ｂ）に示すように、レジスト
マスク１９を除去し、上記ホールが形成された第１の導
電膜１０をマスクとして、上記スペーサ膜１８を選択的
にエッチングしてホール１８ａを形成する。
マスク１９を除去し、上記ホールが形成された第１の導
電膜１０をマスクとして、上記スペーサ膜１８を選択的
にエッチングしてホール１８ａを形成する。
【００１０】次に、図８（ｃ）に示すように、上記第２
の導電膜１２をエッチングしてホール１２ａを形成す
る。
の導電膜１２をエッチングしてホール１２ａを形成す
る。
【００１１】次に、図９（ａ）に示すように、シリコン
基板１上の全面にサイドウォール用導電膜２０を堆積す
る。
基板１上の全面にサイドウォール用導電膜２０を堆積す
る。
【００１２】次に、図９（ｂ）に示すように、サイドウ
ォール用導電膜２０をエッチングしてサイドウォール１
１を形成する。
ォール用導電膜２０をエッチングしてサイドウォール１
１を形成する。
【００１３】次に、図９（ｃ）に示すように、第１、第
２の導電膜１０、１２、並びにサイドウォール１１をマ
スクとして、上記層間絶縁膜９１及び９２を続けて選択
的にエッチングして、ドレイン領域６に達する接続孔９
１ａ及び９２ａからなる接続孔９ａを形成する。続い
て、シリコン基板１上の全面に、第３の導電膜１３を堆
積する。さらに、第３の導電膜１３上にレジストマスク
を写真製版技術により形成し、このレジストマスクを用
いて、第３、第１の導電膜１３、１０、スペーサ膜１８
及び第２の導電膜１２をこの順にエッチングする。
２の導電膜１０、１２、並びにサイドウォール１１をマ
スクとして、上記層間絶縁膜９１及び９２を続けて選択
的にエッチングして、ドレイン領域６に達する接続孔９
１ａ及び９２ａからなる接続孔９ａを形成する。続い
て、シリコン基板１上の全面に、第３の導電膜１３を堆
積する。さらに、第３の導電膜１３上にレジストマスク
を写真製版技術により形成し、このレジストマスクを用
いて、第３、第１の導電膜１３、１０、スペーサ膜１８
及び第２の導電膜１２をこの順にエッチングする。
【００１４】その後、ウェットエッチングによりスペー
サ膜１８を選択的に除去し下部電極１４を形成する。続
いて、下部電極１４の表面に誘電体膜を形成し、さら
に、上部電極を形成してフィン型の容量素子を形成する
ことにより半導体記憶装置を得る。
サ膜１８を選択的に除去し下部電極１４を形成する。続
いて、下部電極１４の表面に誘電体膜を形成し、さら
に、上部電極を形成してフィン型の容量素子を形成する
ことにより半導体記憶装置を得る。
【００１５】
【発明が解決しようとする課題】しかるに、上記したよ
うな従来のフィン型キャパシタを備えた半導体記憶装置
においては、その製造時において、サイドウォール１１
が形成されるべき第１、２の導電膜１０、１２及びスペ
ーサ膜１８が有する、ホール１０ａ、１２ａ及び１８ａ
の形成工程において、各形成工程毎にエッチング用のチ
ャンバー又はエッチング用のガス系を変える必要があ
り、フィンの数が増すとその数の二倍の異方性エッチン
グ工程が必要となるため、製造工程が複雑となり、か
つ、製造時間が長くなり、そのため製造コストの増大を
招くといった問題を生じていた。
うな従来のフィン型キャパシタを備えた半導体記憶装置
においては、その製造時において、サイドウォール１１
が形成されるべき第１、２の導電膜１０、１２及びスペ
ーサ膜１８が有する、ホール１０ａ、１２ａ及び１８ａ
の形成工程において、各形成工程毎にエッチング用のチ
ャンバー又はエッチング用のガス系を変える必要があ
り、フィンの数が増すとその数の二倍の異方性エッチン
グ工程が必要となるため、製造工程が複雑となり、か
つ、製造時間が長くなり、そのため製造コストの増大を
招くといった問題を生じていた。
【００１６】この発明は上記した点に鑑みてなされたも
のであり、所望のキャパシタ容量を確保しつつ素子の微
細化が可能であるとともに、製造コストの低減をも実現
できる半導体記憶装置を得ることを目的とするものであ
る。
のであり、所望のキャパシタ容量を確保しつつ素子の微
細化が可能であるとともに、製造コストの低減をも実現
できる半導体記憶装置を得ることを目的とするものであ
る。
【００１７】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、半導体基板の一主面に形成されたトランジス
タと、上記トランジスタのソース又はドレイン領域に接
続された下部電極、及び、当該下部電極と誘電体膜を挟
んで対向する上部電極を有する、上記半導体基板の主面
上に形成された容量素子とを備え、上記下部電極は、上
記ソース又はドレイン領域上において、上記半導体基板
の主面に実質的に垂直に開口する第１の貫通孔を有する
第１の導電膜、上記第１の貫通孔の内壁に接する筒状導
電体、上記第１の導電膜との間隔を有するように形成さ
れ、上記第１の貫通孔を上記半導体基板の主面に実質的
に垂直に延長した位置に設けられた第２の貫通孔を有す
る第２の導電膜、上記ソース又はドレイン領域に接する
とともに、上記筒状導電体及び第２の導電膜に接するよ
うに形成された第３の導電膜を有することを特徴とする
ものである。
憶装置は、半導体基板の一主面に形成されたトランジス
タと、上記トランジスタのソース又はドレイン領域に接
続された下部電極、及び、当該下部電極と誘電体膜を挟
んで対向する上部電極を有する、上記半導体基板の主面
上に形成された容量素子とを備え、上記下部電極は、上
記ソース又はドレイン領域上において、上記半導体基板
の主面に実質的に垂直に開口する第１の貫通孔を有する
第１の導電膜、上記第１の貫通孔の内壁に接する筒状導
電体、上記第１の導電膜との間隔を有するように形成さ
れ、上記第１の貫通孔を上記半導体基板の主面に実質的
に垂直に延長した位置に設けられた第２の貫通孔を有す
る第２の導電膜、上記ソース又はドレイン領域に接する
とともに、上記筒状導電体及び第２の導電膜に接するよ
うに形成された第３の導電膜を有することを特徴とする
ものである。
【００１８】又、上記ソース又はドレイン領域上に形成
された絶縁膜を備え、第１の導電膜及び第２の導電膜の
内の下層の導電膜が、上記絶縁膜に接して、その上に堆
積されていることを特徴とするものである。
された絶縁膜を備え、第１の導電膜及び第２の導電膜の
内の下層の導電膜が、上記絶縁膜に接して、その上に堆
積されていることを特徴とするものである。
【００１９】又、上記筒状導電体は最下部において第２
の導電膜に接することを特徴とするものである。
の導電膜に接することを特徴とするものである。
【００２０】又、上記第１の貫通孔は、第２の貫通孔よ
りも開口径が大きいことを特徴とするものである。
りも開口径が大きいことを特徴とするものである。
【００２１】又、上記第１の導電膜は、第２の導電膜の
上層に位置することを特徴とするものである。
上層に位置することを特徴とするものである。
【００２２】又、上記第２の貫通孔は、第１の貫通孔よ
りも開口径が大きいことを特徴とするものである。
りも開口径が大きいことを特徴とするものである。
【００２３】又、上記第２の導電膜は、第１の導電膜の
上層に位置することを特徴とするものである。
上層に位置することを特徴とするものである。
【００２４】この発明に係る半導体記憶装置の製造方法
は、下部電極、及び当該下部電極と誘電体膜を挟んで対
向する上部電極を有する容量素子を備えた半導体記憶装
置の製造方法において、半導体基板の一主面にトランジ
スタを形成する工程と、上記トランジスタのソース又は
ドレイン領域上に絶縁膜を形成する工程と、上記絶縁膜
上に第２の導電膜、スペーサ膜、及び第１の導電膜をこ
の順に堆積する工程と、異方性エッチングにより、上記
第１の導電膜に上記ソース又はドレイン領域上に開口す
る貫通孔を形成する工程と、上記第１の導電膜をマスク
とする異方性エッチングにより、上記スペーサ膜に貫通
孔を形成する工程と、上記第１の導電膜及びスペーサ膜
に形成された貫通孔の内部を含む上記半導体基板の主面
上に、側壁導電膜を堆積する工程と、上記側壁導電膜及
び第２の導電膜を異方性エッチングして、上記第１の導
電膜及びスペーサ膜に形成された貫通孔の内壁に接する
筒状導電体を形成するとともに、上記第２の導電膜に貫
通孔を形成する工程と、上記第１及び第２の導電膜並び
に筒状導電体をマスクとする異方性エッチングにより、
上記絶縁膜に上記ソース又はドレイン領域に達する接続
孔を形成する工程と、上記接続孔の内部を含む上記半導
体基板の主面上に、第３の導電膜を堆積する工程と、上
記第１ないし３の導電膜を加工して上記下部電極を形成
する工程とを含むものである。
は、下部電極、及び当該下部電極と誘電体膜を挟んで対
向する上部電極を有する容量素子を備えた半導体記憶装
置の製造方法において、半導体基板の一主面にトランジ
スタを形成する工程と、上記トランジスタのソース又は
ドレイン領域上に絶縁膜を形成する工程と、上記絶縁膜
上に第２の導電膜、スペーサ膜、及び第１の導電膜をこ
の順に堆積する工程と、異方性エッチングにより、上記
第１の導電膜に上記ソース又はドレイン領域上に開口す
る貫通孔を形成する工程と、上記第１の導電膜をマスク
とする異方性エッチングにより、上記スペーサ膜に貫通
孔を形成する工程と、上記第１の導電膜及びスペーサ膜
に形成された貫通孔の内部を含む上記半導体基板の主面
上に、側壁導電膜を堆積する工程と、上記側壁導電膜及
び第２の導電膜を異方性エッチングして、上記第１の導
電膜及びスペーサ膜に形成された貫通孔の内壁に接する
筒状導電体を形成するとともに、上記第２の導電膜に貫
通孔を形成する工程と、上記第１及び第２の導電膜並び
に筒状導電体をマスクとする異方性エッチングにより、
上記絶縁膜に上記ソース又はドレイン領域に達する接続
孔を形成する工程と、上記接続孔の内部を含む上記半導
体基板の主面上に、第３の導電膜を堆積する工程と、上
記第１ないし３の導電膜を加工して上記下部電極を形成
する工程とを含むものである。
【００２５】又、下部電極、及び当該下部電極と誘電体
膜を挟んで対向する上部電極を有する容量素子を備えた
半導体記憶装置の製造方法において、半導体基板の一主
面にトランジスタを形成する工程と、上記トランジスタ
のソース又はドレイン領域上に絶縁膜を形成する工程
と、上記絶縁膜上に第１の導電膜を堆積する工程と、異
方性エッチングにより、上記第１の導電膜に上記ソース
又はドレイン領域上に開口する貫通孔を形成する工程
と、上記第１の導電膜に形成された貫通孔の内部を含む
上記半導体基板の主面上に、側壁導電膜を堆積する工程
と、上記側壁導電膜を異方性エッチングして、上記第１
の導電膜に形成された貫通孔の内壁に接する筒状導電体
を形成する工程と、上記半導体基板の主面上にスペーサ
膜及び第２の導電膜をこの順に堆積する工程と、写真製
版技術により、上記半導体基板の主面に垂直な方向から
見た場合に、上記筒状導電体の最下部における内壁を囲
むような形状のマスクを、上記第２の導電膜上に形成す
る工程と、上記マスクを用いた異方性エッチングによ
り、上記第２の導電膜に貫通孔を形成する工程と、上記
マスクを用いて上記スペーサ膜及び絶縁膜を異方性エッ
チングして、上記スペーサ膜に貫通孔を形成するととも
に、上記絶縁膜に上記ソース又はドレイン領域に達する
接続孔を形成する工程と、上記接続孔の内部を含む上記
半導体基板の主面上に、第３の導電膜を堆積する工程
と、上記第１ないし３の導電膜を加工して上記下部電極
を形成する工程とを含むものである。
膜を挟んで対向する上部電極を有する容量素子を備えた
半導体記憶装置の製造方法において、半導体基板の一主
面にトランジスタを形成する工程と、上記トランジスタ
のソース又はドレイン領域上に絶縁膜を形成する工程
と、上記絶縁膜上に第１の導電膜を堆積する工程と、異
方性エッチングにより、上記第１の導電膜に上記ソース
又はドレイン領域上に開口する貫通孔を形成する工程
と、上記第１の導電膜に形成された貫通孔の内部を含む
上記半導体基板の主面上に、側壁導電膜を堆積する工程
と、上記側壁導電膜を異方性エッチングして、上記第１
の導電膜に形成された貫通孔の内壁に接する筒状導電体
を形成する工程と、上記半導体基板の主面上にスペーサ
膜及び第２の導電膜をこの順に堆積する工程と、写真製
版技術により、上記半導体基板の主面に垂直な方向から
見た場合に、上記筒状導電体の最下部における内壁を囲
むような形状のマスクを、上記第２の導電膜上に形成す
る工程と、上記マスクを用いた異方性エッチングによ
り、上記第２の導電膜に貫通孔を形成する工程と、上記
マスクを用いて上記スペーサ膜及び絶縁膜を異方性エッ
チングして、上記スペーサ膜に貫通孔を形成するととも
に、上記絶縁膜に上記ソース又はドレイン領域に達する
接続孔を形成する工程と、上記接続孔の内部を含む上記
半導体基板の主面上に、第３の導電膜を堆積する工程
と、上記第１ないし３の導電膜を加工して上記下部電極
を形成する工程とを含むものである。
【００２６】又、上記第１ないし３の導電膜を加工して
下部電極を形成する工程は、同一形状のマスクを用いて
上記第１ないし３の導電膜及びスペーサ膜を異方性エッ
チングする工程を含むことを特徴とするものである。
下部電極を形成する工程は、同一形状のマスクを用いて
上記第１ないし３の導電膜及びスペーサ膜を異方性エッ
チングする工程を含むことを特徴とするものである。
【００２７】又、上記第１ないし３の導電膜を加工して
下部電極を形成する工程は、ウェットエッチングにより
スペーサ膜を除去する工程を含むことを特徴とするもの
である。
下部電極を形成する工程は、ウェットエッチングにより
スペーサ膜を除去する工程を含むことを特徴とするもの
である。
【００２８】
実施の形態１．以下に、この発明の実施の形態１につい
て、図１ないし図３に基づいて説明する。図１はこの発
明の実施の形態１における半導体記憶装置の構造を示す
要部断面図である。図１において、１は例えばＰ型のシ
リコン基板、２はシリコン基板１の主面上に、例えばＬ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｉｃｏｎ）法を用いて形成された素子分離膜である。
て、図１ないし図３に基づいて説明する。図１はこの発
明の実施の形態１における半導体記憶装置の構造を示す
要部断面図である。図１において、１は例えばＰ型のシ
リコン基板、２はシリコン基板１の主面上に、例えばＬ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｉｃｏｎ）法を用いて形成された素子分離膜である。
【００２９】３は例えば熱酸化膜からなるゲート絶縁膜
４を介してシリコン基板１上に形成されるとともに、ワ
ード線の一部をなすゲート電極であり、例えば下層の多
結晶シリコン膜３ａと上層のタングステンシリサイド膜
３ｂとからなる積層構造体により構成される。
４を介してシリコン基板１上に形成されるとともに、ワ
ード線の一部をなすゲート電極であり、例えば下層の多
結晶シリコン膜３ａと上層のタングステンシリサイド膜
３ｂとからなる積層構造体により構成される。
【００３０】５、６はシリコン基板１の主面に形成され
た例えばＮ型のソース、ドレイン領域であり、互いに上
記ゲート電極３の下において、当該ゲート電極３を挟ん
で対向するように形成されている。７は上記シリコン基
板１の主面の素子分離膜２に囲まれた領域に形成され、
ゲート電極３、ゲート絶縁膜４、及びソース、ドレイン
領域５、６を有するＮチャネル型のＭＯＳ電界効果型ト
ランジスタである。
た例えばＮ型のソース、ドレイン領域であり、互いに上
記ゲート電極３の下において、当該ゲート電極３を挟ん
で対向するように形成されている。７は上記シリコン基
板１の主面の素子分離膜２に囲まれた領域に形成され、
ゲート電極３、ゲート絶縁膜４、及びソース、ドレイン
領域５、６を有するＮチャネル型のＭＯＳ電界効果型ト
ランジスタである。
【００３１】８はソース領域５に接触するように形成さ
れたビット線であり、例えば下層の多結晶シリコン膜８
ａと上層のタングステンシリサイド膜８ｂとからなる積
層構造体により構成されている。
れたビット線であり、例えば下層の多結晶シリコン膜８
ａと上層のタングステンシリサイド膜８ｂとからなる積
層構造体により構成されている。
【００３２】９はドレイン領域６表面に開口する接続孔
９ａを備え、ソース、ドレイン領域５、６上に形成され
た例えばシリコン酸化膜からなる層間絶縁膜であり、例
えば、ワード線３上に形成されるとともにビット線８が
その上層に形成されている第１の層間絶縁膜９１と、当
該ビット線８上に形成された第２の層間絶縁膜９２によ
り構成される。ここで、上記接続孔９ａは、第１の層間
絶縁膜９１に形成された接続孔の一部９１ａと、第２の
層間絶縁膜９２に形成された接続孔の一部９２ａにより
構成されている。
９ａを備え、ソース、ドレイン領域５、６上に形成され
た例えばシリコン酸化膜からなる層間絶縁膜であり、例
えば、ワード線３上に形成されるとともにビット線８が
その上層に形成されている第１の層間絶縁膜９１と、当
該ビット線８上に形成された第２の層間絶縁膜９２によ
り構成される。ここで、上記接続孔９ａは、第１の層間
絶縁膜９１に形成された接続孔の一部９１ａと、第２の
層間絶縁膜９２に形成された接続孔の一部９２ａにより
構成されている。
【００３３】１４は接続孔９ａを介してドレイン領域６
に接続される下部電極であり、以下に詳細する第１の導
電膜１０、筒状導電体１１、及び第２、第３の導電膜１
２、１３を有する。
に接続される下部電極であり、以下に詳細する第１の導
電膜１０、筒状導電体１１、及び第２、第３の導電膜１
２、１３を有する。
【００３４】ここで、第１の導電膜１０は例えば多結晶
シリコン膜からなる導電体であり、ドレイン領域６上に
おいて上記シリコン基板１の主面に実質的に垂直に開口
する第１の貫通孔１０ａを有する。又、筒状導電体１１
は第１の貫通孔１０ａの内壁に接するとともに、最下部
において第２の導電膜１２と接触する、例えば多結晶シ
リコン膜からなる導電体である。第２の導電膜１２は層
間絶縁膜９に接して、その上に形成されるとともに、第
１の導電膜１０との間隔を有するように、当該第１の導
電膜１０の下に形成された例えば多結晶シリコン膜から
なる導電体であり、上記第１の貫通孔１０ａをシリコン
基板１の主面に実質的に垂直に延長した位置に設けられ
た第２の貫通孔１２ａを備えている。第３の導電膜１３
はドレイン領域６に接し、接続孔９ａを介して第１の導
電膜１０上に延在する例えば多結晶シリコン膜からなる
導電体である。
シリコン膜からなる導電体であり、ドレイン領域６上に
おいて上記シリコン基板１の主面に実質的に垂直に開口
する第１の貫通孔１０ａを有する。又、筒状導電体１１
は第１の貫通孔１０ａの内壁に接するとともに、最下部
において第２の導電膜１２と接触する、例えば多結晶シ
リコン膜からなる導電体である。第２の導電膜１２は層
間絶縁膜９に接して、その上に形成されるとともに、第
１の導電膜１０との間隔を有するように、当該第１の導
電膜１０の下に形成された例えば多結晶シリコン膜から
なる導電体であり、上記第１の貫通孔１０ａをシリコン
基板１の主面に実質的に垂直に延長した位置に設けられ
た第２の貫通孔１２ａを備えている。第３の導電膜１３
はドレイン領域６に接し、接続孔９ａを介して第１の導
電膜１０上に延在する例えば多結晶シリコン膜からなる
導電体である。
【００３５】１７は上記下部電極１４と、この下部電極
１４と誘電体膜１５を挟んで対向する上部電極１６を有
する、シリコン基板１上に形成された容量素子である。
１４と誘電体膜１５を挟んで対向する上部電極１６を有
する、シリコン基板１上に形成された容量素子である。
【００３６】つぎに、このように構成された半導体記憶
装置の製造方法について図２及び図３を用いて説明す
る。図２及び図３はこの順に半導体記憶装置の製造方法
を工程順に示した要部断面図である。
装置の製造方法について図２及び図３を用いて説明す
る。図２及び図３はこの順に半導体記憶装置の製造方法
を工程順に示した要部断面図である。
【００３７】まず、図２（ａ）に示すように、例えばＰ
型のシリコン基板１の一主面の所望の位置に、例えばＬ
ＯＣＯＳ法を用いて０．４μｍ程度の厚さの素子分離膜
２を形成し、シリコン基板１の表面に例えば熱酸化法に
より０．０１μｍ程度のシリコン酸化膜からなるゲート
絶縁膜４を形成し、その上にゲート電極３となる例えば
多結晶シリコン膜３ａ及びタングステンシリサイド膜３
ｂを、この順にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積し、通常の写
真製版技術及び異方性エッチング技術を用いて所望の形
状にパターニングして、ワード線の一部をなすゲート電
極３を形成する。
型のシリコン基板１の一主面の所望の位置に、例えばＬ
ＯＣＯＳ法を用いて０．４μｍ程度の厚さの素子分離膜
２を形成し、シリコン基板１の表面に例えば熱酸化法に
より０．０１μｍ程度のシリコン酸化膜からなるゲート
絶縁膜４を形成し、その上にゲート電極３となる例えば
多結晶シリコン膜３ａ及びタングステンシリサイド膜３
ｂを、この順にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積し、通常の写
真製版技術及び異方性エッチング技術を用いて所望の形
状にパターニングして、ワード線の一部をなすゲート電
極３を形成する。
【００３８】続いて、このワード線３及び素子分離膜２
をマスクとして、例えばリン又はヒ素のイオン注入を行
い、Ｎ型のソース領域５及びドレイン領域６をシリコン
基板１の主面に形成し、Ｎチャネル型のＭＯＳ電界効果
型トランジスタ７を得る。
をマスクとして、例えばリン又はヒ素のイオン注入を行
い、Ｎ型のソース領域５及びドレイン領域６をシリコン
基板１の主面に形成し、Ｎチャネル型のＭＯＳ電界効果
型トランジスタ７を得る。
【００３９】次に、図２（ｂ）に示すように、シリコン
基板１上の全面に、例えばＣＶＤ法を用いてＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌｅ−Ｏｒｔｈｏ Ｓｉｌｉｃ
ａｔｅ）酸化膜からなる層間絶縁膜９１を形成し、通常
の写真製版技術及び異方性エッチング技術を用いて、こ
の層間絶縁膜９１にソース領域５表面に開口する接続孔
を形成し、この接続孔を含むシリコン基板１上にビット
線８となる例えば多結晶シリコン膜８ａ及び低抵抗化の
ためのタングステンシリサイド膜８ｂを、この順にＣＶ
Ｄ法を用いて堆積し、通常の写真製版技術を用いて所望
の形状にパターニングしてビット線８を形成する。
基板１上の全面に、例えばＣＶＤ法を用いてＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌｅ−Ｏｒｔｈｏ Ｓｉｌｉｃ
ａｔｅ）酸化膜からなる層間絶縁膜９１を形成し、通常
の写真製版技術及び異方性エッチング技術を用いて、こ
の層間絶縁膜９１にソース領域５表面に開口する接続孔
を形成し、この接続孔を含むシリコン基板１上にビット
線８となる例えば多結晶シリコン膜８ａ及び低抵抗化の
ためのタングステンシリサイド膜８ｂを、この順にＣＶ
Ｄ法を用いて堆積し、通常の写真製版技術を用いて所望
の形状にパターニングしてビット線８を形成する。
【００４０】続いて、シリコン基板１上の全面に、例え
ばＣＶＤ法を用いてＴＥＯＳ酸化膜からなる層間絶縁膜
９２、例えば不純物を含有した多結晶シリコン膜からな
る、厚さが０．１μｍ程度の第２の導電膜１２、例えば
ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜からなる、厚さが０．１μｍ程度の
スペーサ膜１８、及び例えば不純物を含有した多結晶シ
リコン膜からなる、厚さが０．２μｍ程度の第１の導電
膜１０をこの順に堆積する。
ばＣＶＤ法を用いてＴＥＯＳ酸化膜からなる層間絶縁膜
９２、例えば不純物を含有した多結晶シリコン膜からな
る、厚さが０．１μｍ程度の第２の導電膜１２、例えば
ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜からなる、厚さが０．１μｍ程度の
スペーサ膜１８、及び例えば不純物を含有した多結晶シ
リコン膜からなる、厚さが０．２μｍ程度の第１の導電
膜１０をこの順に堆積する。
【００４１】次に、図２（ｃ）に示すように、第１の導
電膜１０上に写真製版技術を用いてドレイン領域６上に
開口するホールを有するフォトレジストからなるマスク
１９を形成する。この時、ホールの開口径は写真製版技
術における下限値としても良いが、焦点深度（ＤＯＦ：
Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）などのプロセス裕度を
確保するため、例えばＫｒＦ（Ｋｒｙｐｔｏｎ−Ｆｌｕ
ｏｒｉｄｅ）エキシマレーザーを用いた写真製版技術の
場合には、０．３μｍ程度の開口径とする。
電膜１０上に写真製版技術を用いてドレイン領域６上に
開口するホールを有するフォトレジストからなるマスク
１９を形成する。この時、ホールの開口径は写真製版技
術における下限値としても良いが、焦点深度（ＤＯＦ：
Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）などのプロセス裕度を
確保するため、例えばＫｒＦ（Ｋｒｙｐｔｏｎ−Ｆｌｕ
ｏｒｉｄｅ）エキシマレーザーを用いた写真製版技術の
場合には、０．３μｍ程度の開口径とする。
【００４２】続いて、レジストマスク１９を用いた反応
性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）技術により、上記第１の導電膜１
０を選択的にエッチングして開口径約０．３μｍのホー
ル１０ａを形成する。
性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）技術により、上記第１の導電膜１
０を選択的にエッチングして開口径約０．３μｍのホー
ル１０ａを形成する。
【００４３】次に、図２（ｄ）に示すように、レジスト
マスク１９をアッシング技術により除去し、上記ホール
が形成された第１の導電膜１０をマスクとする反応性イ
オンエッチング技術により、スペーサ膜１８を選択的に
エッチングして開口径約０．３μｍのホール１８ａを形
成する。
マスク１９をアッシング技術により除去し、上記ホール
が形成された第１の導電膜１０をマスクとする反応性イ
オンエッチング技術により、スペーサ膜１８を選択的に
エッチングして開口径約０．３μｍのホール１８ａを形
成する。
【００４４】次に、図３（ａ）に示すように、シリコン
基板１上の全面に、例えばＣＶＤ法を用いて不純物を含
有した多結晶シリコン膜からなる、後の工程において筒
状導電体１１となる側壁導電膜２０を０．０７５μｍ程
度の厚さに堆積する。
基板１上の全面に、例えばＣＶＤ法を用いて不純物を含
有した多結晶シリコン膜からなる、後の工程において筒
状導電体１１となる側壁導電膜２０を０．０７５μｍ程
度の厚さに堆積する。
【００４５】次に、図３（ｂ）に示すように、反応性イ
オンエッチング技術により、上記側壁導電膜２０をエッ
チングして筒状導電体１１を形成するとともに、さらに
エッチングを続けて、第２の導電膜１２を選択的にエッ
チングすることによりホール１２ａを形成する。ここ
で、筒状導電体１１のシリコン基板１に垂直な方向の断
面の、最下部における片側の厚さは約０．０７５μｍで
ある。
オンエッチング技術により、上記側壁導電膜２０をエッ
チングして筒状導電体１１を形成するとともに、さらに
エッチングを続けて、第２の導電膜１２を選択的にエッ
チングすることによりホール１２ａを形成する。ここ
で、筒状導電体１１のシリコン基板１に垂直な方向の断
面の、最下部における片側の厚さは約０．０７５μｍで
ある。
【００４６】次に、図３（ｃ）に示すように、第１、第
２の導電膜１０、１２、並びに筒状導電体１１をマスク
として用いた反応性イオンエッチング技術により、上記
層間絶縁膜９１及び９２を続けて選択的にエッチングし
て、ドレイン領域６に達する接続孔９１ａ及び９２ａか
らなる接続孔９ａを形成する。ここで、接続孔９ａの開
口径は約０．１５μｍであり、ＫｒＦエキシマレーザー
を用いた写真製版技術により形成できる限界の開口径よ
りも、小さな開口径の接続孔９ａを形成することができ
る。
２の導電膜１０、１２、並びに筒状導電体１１をマスク
として用いた反応性イオンエッチング技術により、上記
層間絶縁膜９１及び９２を続けて選択的にエッチングし
て、ドレイン領域６に達する接続孔９１ａ及び９２ａか
らなる接続孔９ａを形成する。ここで、接続孔９ａの開
口径は約０．１５μｍであり、ＫｒＦエキシマレーザー
を用いた写真製版技術により形成できる限界の開口径よ
りも、小さな開口径の接続孔９ａを形成することができ
る。
【００４７】続いて、シリコン基板１上の全面に、例え
ばＣＶＤ法を用いて不純物を含有した多結晶シリコン膜
からなる第３の導電膜１３を、０．５μｍ程度の厚さに
堆積する。さらに、第３の導電膜１３上にレジストマス
クを写真製版技術により形成し、このレジストマスクを
用いた反応性イオンエッチング技術により、第３、第１
の導電膜１３、１０、スペーサ膜１８及び第２の導電膜
１２をこの順にエッチングする。
ばＣＶＤ法を用いて不純物を含有した多結晶シリコン膜
からなる第３の導電膜１３を、０．５μｍ程度の厚さに
堆積する。さらに、第３の導電膜１３上にレジストマス
クを写真製版技術により形成し、このレジストマスクを
用いた反応性イオンエッチング技術により、第３、第１
の導電膜１３、１０、スペーサ膜１８及び第２の導電膜
１２をこの順にエッチングする。
【００４８】その後、ＨＦの蒸気を用いたウェット洗浄
技術を用いて、ＢＰＳＧ膜からなるスペーサ膜１８を選
択的に除去し下部電極１４を形成する。続いて、例えば
ＣＶＤ法により下部電極１４の表面に誘電体膜１５を形
成し、さらに、例えばＣＶＤ法を用いて多結晶シリコン
膜を０．１５μｍ程度成長させて上部電極１６を形成し
て、積層型の容量素子１７を形成することにより、図１
に示した半導体記憶装置を得る。
技術を用いて、ＢＰＳＧ膜からなるスペーサ膜１８を選
択的に除去し下部電極１４を形成する。続いて、例えば
ＣＶＤ法により下部電極１４の表面に誘電体膜１５を形
成し、さらに、例えばＣＶＤ法を用いて多結晶シリコン
膜を０．１５μｍ程度成長させて上部電極１６を形成し
て、積層型の容量素子１７を形成することにより、図１
に示した半導体記憶装置を得る。
【００４９】本実施の形態１においては、素子の微細化
に伴うキャパシタ容量の低減を抑制でき、かつ、従来に
比べて、異方性エッチングの回数の低減により、製造コ
ストの削減及び製造時間の短縮を図ることができるとい
う効果を有する。
に伴うキャパシタ容量の低減を抑制でき、かつ、従来に
比べて、異方性エッチングの回数の低減により、製造コ
ストの削減及び製造時間の短縮を図ることができるとい
う効果を有する。
【００５０】具体的には、筒状導電体１１の形成とホー
ル１２ａの形成を、１回の異方性エッチング工程におい
て達成でき、そのため、従来の場合に比べて工程数を削
減できる。
ル１２ａの形成を、１回の異方性エッチング工程におい
て達成でき、そのため、従来の場合に比べて工程数を削
減できる。
【００５１】実施の形態２．以下に、この発明の実施の
形態２について、図４ないし図６に基づいて説明する。
図４はこの発明の実施の形態２における半導体記憶装置
の構造を示す要部断面図である。図４において、１は例
えばＰ型のシリコン基板、２はシリコン基板１の主面上
に、例えばＬＯＣＯＳ法を用いて形成された素子分離膜
である。
形態２について、図４ないし図６に基づいて説明する。
図４はこの発明の実施の形態２における半導体記憶装置
の構造を示す要部断面図である。図４において、１は例
えばＰ型のシリコン基板、２はシリコン基板１の主面上
に、例えばＬＯＣＯＳ法を用いて形成された素子分離膜
である。
【００５２】３は例えば熱酸化膜からなるゲート絶縁膜
４を介してシリコン基板１上に形成されるとともに、ワ
ード線の一部をなすゲート電極であり、例えば下層の多
結晶シリコン膜３ａと上層のタングステンシリサイド膜
３ｂとからなる積層構造体により構成される。
４を介してシリコン基板１上に形成されるとともに、ワ
ード線の一部をなすゲート電極であり、例えば下層の多
結晶シリコン膜３ａと上層のタングステンシリサイド膜
３ｂとからなる積層構造体により構成される。
【００５３】５、６はシリコン基板１の主面に形成され
た例えばＮ型のソース、ドレイン領域であり、互いに上
記ゲート電極３の下において、当該ゲート電極３を挟ん
で対向するように形成されている。７は上記シリコン基
板１の主面の素子分離膜２に囲まれた領域に形成され、
ゲート電極３、ゲート絶縁膜４、及びソース、ドレイン
領域５、６を有するＮチャネル型のＭＯＳ電界効果型ト
ランジスタである。
た例えばＮ型のソース、ドレイン領域であり、互いに上
記ゲート電極３の下において、当該ゲート電極３を挟ん
で対向するように形成されている。７は上記シリコン基
板１の主面の素子分離膜２に囲まれた領域に形成され、
ゲート電極３、ゲート絶縁膜４、及びソース、ドレイン
領域５、６を有するＮチャネル型のＭＯＳ電界効果型ト
ランジスタである。
【００５４】８はソース領域５に接触するように形成さ
れたビット線であり、例えば下層の多結晶シリコン膜８
ａと上層のタングステンシリサイド膜８ｂとからなる積
層構造体により構成されている。
れたビット線であり、例えば下層の多結晶シリコン膜８
ａと上層のタングステンシリサイド膜８ｂとからなる積
層構造体により構成されている。
【００５５】９はドレイン領域６表面に開口する接続孔
９ａを備え、ソース、ドレイン領域５、６上に形成され
た例えばシリコン酸化膜からなる層間絶縁膜であり、例
えば、ワード線３上に形成されるとともにビット線８が
その上層に形成されている第１の層間絶縁膜９１と、当
該ビット線８上に形成された第２の層間絶縁膜９２によ
り構成される。ここで、上記接続孔９ａは、第１の層間
絶縁膜９１に形成された接続孔の一部９１ａと、第２の
層間絶縁膜９２に形成された接続孔の一部９２ａにより
構成されている。
９ａを備え、ソース、ドレイン領域５、６上に形成され
た例えばシリコン酸化膜からなる層間絶縁膜であり、例
えば、ワード線３上に形成されるとともにビット線８が
その上層に形成されている第１の層間絶縁膜９１と、当
該ビット線８上に形成された第２の層間絶縁膜９２によ
り構成される。ここで、上記接続孔９ａは、第１の層間
絶縁膜９１に形成された接続孔の一部９１ａと、第２の
層間絶縁膜９２に形成された接続孔の一部９２ａにより
構成されている。
【００５６】１４は接続孔９ａを介してドレイン領域６
に接続される下部電極であり、以下に詳細する第１の導
電膜１０、筒状導電体１１、及び第２、第３の導電膜１
２、１３を有する。
に接続される下部電極であり、以下に詳細する第１の導
電膜１０、筒状導電体１１、及び第２、第３の導電膜１
２、１３を有する。
【００５７】ここで、第１の導電膜１０はドレイン領域
６上において上記シリコン基板１の主面に実質的に垂直
に開口する第１の貫通孔１０ａを有し、層間絶縁膜９に
接して、その上に形成された例えば多結晶シリコン膜か
らなる導電体である。又、筒状導電体１１は第１の貫通
孔１０ａの内壁に接する、例えば多結晶シリコン膜から
なる導電体である。第２の導電膜１２は第１の導電膜１
０との間隔を有するように、その上に形成された例えば
多結晶シリコン膜からなる導電体であり、上記第１の貫
通孔１０ａをシリコン基板１の主面に実質的に垂直に延
長した位置に設けられた第２の貫通孔１２ａを備えてい
る。第３の導電膜１３はドレイン領域６に接し、接続孔
９ａを介して第２の導電膜１２上に延在する例えば多結
晶シリコン膜からなる導電体である。
６上において上記シリコン基板１の主面に実質的に垂直
に開口する第１の貫通孔１０ａを有し、層間絶縁膜９に
接して、その上に形成された例えば多結晶シリコン膜か
らなる導電体である。又、筒状導電体１１は第１の貫通
孔１０ａの内壁に接する、例えば多結晶シリコン膜から
なる導電体である。第２の導電膜１２は第１の導電膜１
０との間隔を有するように、その上に形成された例えば
多結晶シリコン膜からなる導電体であり、上記第１の貫
通孔１０ａをシリコン基板１の主面に実質的に垂直に延
長した位置に設けられた第２の貫通孔１２ａを備えてい
る。第３の導電膜１３はドレイン領域６に接し、接続孔
９ａを介して第２の導電膜１２上に延在する例えば多結
晶シリコン膜からなる導電体である。
【００５８】１７は上記下部電極１４と、この下部電極
１４と誘電体膜１５を挟んで対向する上部電極１６を有
する、シリコン基板１上に形成された容量素子である。
１４と誘電体膜１５を挟んで対向する上部電極１６を有
する、シリコン基板１上に形成された容量素子である。
【００５９】つぎに、このように構成された半導体記憶
装置の製造方法について図５及び図６を用いて説明す
る。図５及び図６はこの順に半導体記憶装置の製造方法
を工程順に示した要部断面図である。
装置の製造方法について図５及び図６を用いて説明す
る。図５及び図６はこの順に半導体記憶装置の製造方法
を工程順に示した要部断面図である。
【００６０】まず、図５（ａ）に示すように、例えばＰ
型のシリコン基板１の一主面の所望の位置に、例えばＬ
ＯＣＯＳ法を用いて０．４μｍ程度の厚さの素子分離膜
２を形成し、シリコン基板１の表面に例えば熱酸化法に
より０．０１μｍ程度のシリコン酸化膜からなるゲート
絶縁膜４を形成し、その上にゲート電極３となる例えば
多結晶シリコン膜３ａ及びタングステンシリサイド膜３
ｂを、この順にＣＶＤ法を用いて堆積し、通常の写真製
版技術及び異方性エッチング技術を用いて所望の形状に
パターニングして、ワード線の一部をなすゲート電極３
を形成する。
型のシリコン基板１の一主面の所望の位置に、例えばＬ
ＯＣＯＳ法を用いて０．４μｍ程度の厚さの素子分離膜
２を形成し、シリコン基板１の表面に例えば熱酸化法に
より０．０１μｍ程度のシリコン酸化膜からなるゲート
絶縁膜４を形成し、その上にゲート電極３となる例えば
多結晶シリコン膜３ａ及びタングステンシリサイド膜３
ｂを、この順にＣＶＤ法を用いて堆積し、通常の写真製
版技術及び異方性エッチング技術を用いて所望の形状に
パターニングして、ワード線の一部をなすゲート電極３
を形成する。
【００６１】続いて、このワード線３及び素子分離膜２
をマスクとして、例えばリン又はヒ素のイオン注入を行
い、Ｎ型のソース領域５及びドレイン領域６をシリコン
基板１の主面に形成し、Ｎチャネル型のＭＯＳ電界効果
型トランジスタ７を得る。
をマスクとして、例えばリン又はヒ素のイオン注入を行
い、Ｎ型のソース領域５及びドレイン領域６をシリコン
基板１の主面に形成し、Ｎチャネル型のＭＯＳ電界効果
型トランジスタ７を得る。
【００６２】次に、図５（ｂ）に示すように、シリコン
基板１上の全面に、例えばＣＶＤ法を用いてＴＥＯＳ酸
化膜からなる層間絶縁膜９１を形成し、通常の写真製版
技術及び異方性エッチング技術を用いて、この層間絶縁
膜９１にソース領域５表面に開口する接続孔を形成し、
この接続孔を含むシリコン基板１上にビット線８となる
例えば多結晶シリコン膜８ａ及び低抵抗化のためのタン
グステンシリサイド膜８ｂを、この順にＣＶＤ法を用い
て堆積し、通常の写真製版技術を用いて所望の形状にパ
ターニングしてビット線８を形成する。
基板１上の全面に、例えばＣＶＤ法を用いてＴＥＯＳ酸
化膜からなる層間絶縁膜９１を形成し、通常の写真製版
技術及び異方性エッチング技術を用いて、この層間絶縁
膜９１にソース領域５表面に開口する接続孔を形成し、
この接続孔を含むシリコン基板１上にビット線８となる
例えば多結晶シリコン膜８ａ及び低抵抗化のためのタン
グステンシリサイド膜８ｂを、この順にＣＶＤ法を用い
て堆積し、通常の写真製版技術を用いて所望の形状にパ
ターニングしてビット線８を形成する。
【００６３】続いて、シリコン基板１上の全面に、例え
ばＣＶＤ法を用いてＴＥＯＳ酸化膜からなる層間絶縁膜
９２、及び、例えば不純物を含有した多結晶シリコン膜
からなる、厚さが０．１μｍ程度の第１の導電膜１０を
この順に堆積し、第１の導電膜１０上に写真製版技術を
用いてドレイン領域６上に開口するホールを有するフォ
トレジストからなるマスク２１を形成する。
ばＣＶＤ法を用いてＴＥＯＳ酸化膜からなる層間絶縁膜
９２、及び、例えば不純物を含有した多結晶シリコン膜
からなる、厚さが０．１μｍ程度の第１の導電膜１０を
この順に堆積し、第１の導電膜１０上に写真製版技術を
用いてドレイン領域６上に開口するホールを有するフォ
トレジストからなるマスク２１を形成する。
【００６４】この時、ホールの開口径は写真製版技術に
おける下限値としても良いが、焦点深度（ＤＯＦ）など
のプロセス裕度を確保するため、例えばＫｒＦエキシマ
レーザーを用いた写真製版技術の場合には、０．３μｍ
程度の開口径とする。当該写真製版工程において、多結
晶シリコン膜からなる第１の導電膜１０はＡＲＣ（Ａｎ
ｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）の役割を果た
しており、正確に開口径の小さなホールを開口するのに
有用であるとともに、別途ＡＲＣ部材を必要としない点
で製造コストなどの点でも有用である。
おける下限値としても良いが、焦点深度（ＤＯＦ）など
のプロセス裕度を確保するため、例えばＫｒＦエキシマ
レーザーを用いた写真製版技術の場合には、０．３μｍ
程度の開口径とする。当該写真製版工程において、多結
晶シリコン膜からなる第１の導電膜１０はＡＲＣ（Ａｎ
ｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）の役割を果た
しており、正確に開口径の小さなホールを開口するのに
有用であるとともに、別途ＡＲＣ部材を必要としない点
で製造コストなどの点でも有用である。
【００６５】さらに、レジストマスク２１を用いた反応
性イオンエッチング技術により、上記第１の導電膜１０
を選択的にエッチングして開口径約０．３μｍのホール
１０ａを形成する。
性イオンエッチング技術により、上記第１の導電膜１０
を選択的にエッチングして開口径約０．３μｍのホール
１０ａを形成する。
【００６６】次に、図５（ｃ）に示すように、レジスト
マスク２１をアッシング技術を用いて除去し、続いて、
シリコン基板１上の全面に、例えばＣＶＤ法を用いて不
純物を含有した多結晶シリコン膜からなる、後の工程に
おいて筒状導電体１１となる側壁導電膜２０を０．０７
５μｍ程度の厚さに堆積する。
マスク２１をアッシング技術を用いて除去し、続いて、
シリコン基板１上の全面に、例えばＣＶＤ法を用いて不
純物を含有した多結晶シリコン膜からなる、後の工程に
おいて筒状導電体１１となる側壁導電膜２０を０．０７
５μｍ程度の厚さに堆積する。
【００６７】次に、図５（ｄ）に示すように、反応性イ
オンエッチング技術により、上記側壁導電膜２０をエッ
チバックして筒状導電体１１を形成する。ここで、筒状
導電体１１のシリコン基板１に垂直な方向の断面の、最
下部における片側の厚さは約０．０７５μｍである。
オンエッチング技術により、上記側壁導電膜２０をエッ
チバックして筒状導電体１１を形成する。ここで、筒状
導電体１１のシリコン基板１に垂直な方向の断面の、最
下部における片側の厚さは約０．０７５μｍである。
【００６８】次に、図６（ａ）に示すように、例えばＢ
ＰＳＧ膜からなる、第１の導電膜上の厚さが０．１μｍ
程度のスペーサ膜１８、及び例えば不純物を含有した多
結晶シリコン膜からなる、厚さが０．１μｍ程度の第２
の導電膜１２を、この順に例えばＣＶＤ法を用いて堆積
する。
ＰＳＧ膜からなる、第１の導電膜上の厚さが０．１μｍ
程度のスペーサ膜１８、及び例えば不純物を含有した多
結晶シリコン膜からなる、厚さが０．１μｍ程度の第２
の導電膜１２を、この順に例えばＣＶＤ法を用いて堆積
する。
【００６９】続いて、第２の導電膜１２上に写真製版技
術を用いて、ドレイン領域６上に開口するホールを有す
るフォトレジストからなるマスク２２を形成する。この
時、このホールをシリコン基板１の主面に垂直な方向か
ら見た場合に、筒状導電体１１の最下部における内壁、
即ち当該筒状導電体１１の内壁の最少の開口径を有する
部分を囲むような形状に形成する。
術を用いて、ドレイン領域６上に開口するホールを有す
るフォトレジストからなるマスク２２を形成する。この
時、このホールをシリコン基板１の主面に垂直な方向か
ら見た場合に、筒状導電体１１の最下部における内壁、
即ち当該筒状導電体１１の内壁の最少の開口径を有する
部分を囲むような形状に形成する。
【００７０】次に、図６（ｂ）に示すように、上記レジ
ストマスク２２を用いた反応性イオンエッチング技術に
より、上記第２の導電膜１２を選択的にエッチングして
ホール１２ａを形成する。
ストマスク２２を用いた反応性イオンエッチング技術に
より、上記第２の導電膜１２を選択的にエッチングして
ホール１２ａを形成する。
【００７１】続いて、上記レジストマスク２２をマスク
とする反応性イオンエッチングにより、スペーサ膜１
８、層間絶縁膜９１及び９２を続けて選択的にエッチン
グして、ホール１８ａ及び、ドレイン領域６に達する接
続孔９１ａ及び９２ａからなる接続孔９ａを形成する。
ここで、接続孔９ａの開口径は約０．１５μｍであり、
ＫｒＦエキシマレーザーを用いた写真製版技術により形
成できる限界の開口径よりも、小さな開口径を有する接
続孔９ａ形成することができる。
とする反応性イオンエッチングにより、スペーサ膜１
８、層間絶縁膜９１及び９２を続けて選択的にエッチン
グして、ホール１８ａ及び、ドレイン領域６に達する接
続孔９１ａ及び９２ａからなる接続孔９ａを形成する。
ここで、接続孔９ａの開口径は約０．１５μｍであり、
ＫｒＦエキシマレーザーを用いた写真製版技術により形
成できる限界の開口径よりも、小さな開口径を有する接
続孔９ａ形成することができる。
【００７２】次に、図６（ｃ）に示すように、アッシン
グ技術を用いてレジストマスク２２を除去し、シリコン
基板１上の全面に、例えばＣＶＤ法を用いて不純物を含
有した多結晶シリコン膜からなる第３の導電膜１３を、
０．５μｍ程度の厚さに堆積する。さらに、第３の導電
膜１３上にレジストマスクを写真製版技術により形成
し、このレジストマスクを用いた反応性イオンエッチン
グ技術により、第３、第２の導電膜１３、１２、スペー
サ膜１８及び第１の導電膜１０をこの順にエッチングす
る。
グ技術を用いてレジストマスク２２を除去し、シリコン
基板１上の全面に、例えばＣＶＤ法を用いて不純物を含
有した多結晶シリコン膜からなる第３の導電膜１３を、
０．５μｍ程度の厚さに堆積する。さらに、第３の導電
膜１３上にレジストマスクを写真製版技術により形成
し、このレジストマスクを用いた反応性イオンエッチン
グ技術により、第３、第２の導電膜１３、１２、スペー
サ膜１８及び第１の導電膜１０をこの順にエッチングす
る。
【００７３】その後、ＨＦの蒸気を用いたウェット洗浄
技術を用いて、ＢＰＳＧ膜からなるスペーサ膜１８を選
択的に除去し下部電極１４を形成する。続いて、例えば
ＣＶＤ法により下部電極１４の表面に誘電体膜１５を形
成し、さらに、例えばＣＶＤ法を用いて多結晶シリコン
膜を０．１５μｍ程度成長させて上部電極１６を形成し
て、積層型の容量素子１７を形成することにより、図１
に示した半導体記憶装置を得る。
技術を用いて、ＢＰＳＧ膜からなるスペーサ膜１８を選
択的に除去し下部電極１４を形成する。続いて、例えば
ＣＶＤ法により下部電極１４の表面に誘電体膜１５を形
成し、さらに、例えばＣＶＤ法を用いて多結晶シリコン
膜を０．１５μｍ程度成長させて上部電極１６を形成し
て、積層型の容量素子１７を形成することにより、図１
に示した半導体記憶装置を得る。
【００７４】本実施の形態２においては、素子の微細化
に伴うキャパシタ容量の低減を抑制でき、かつ、従来に
比べて、異方性エッチングの回数の低減により、製造コ
ストの削減及び製造時間の短縮を図ることができるとい
う効果を有する。
に伴うキャパシタ容量の低減を抑制でき、かつ、従来に
比べて、異方性エッチングの回数の低減により、製造コ
ストの削減及び製造時間の短縮を図ることができるとい
う効果を有する。
【００７５】具体的には、ホール１８ａの形成と接続孔
９ａの形成を、１回の異方性エッチング工程において達
成でき、そのため、従来の場合に比べて工程数を削減で
きる。
９ａの形成を、１回の異方性エッチング工程において達
成でき、そのため、従来の場合に比べて工程数を削減で
きる。
【００７６】又、本実施の形態２においては、実施の形
態１に比べて、レジストマスク２２により接続孔９ａを
形成することができるため、第２の導電膜１２の異方性
エッチングによる膜減りがなく、当該第２の導電膜１２
の薄膜化が可能になるという効果をする。
態１に比べて、レジストマスク２２により接続孔９ａを
形成することができるため、第２の導電膜１２の異方性
エッチングによる膜減りがなく、当該第２の導電膜１２
の薄膜化が可能になるという効果をする。
【００７７】
【発明の効果】この発明に係る半導体記憶装置は、半導
体基板の一主面に形成されたトランジスタと、上記トラ
ンジスタのソース又はドレイン領域に接続された下部電
極、及び、当該下部電極と誘電体膜を挟んで対向する上
部電極を有する、上記半導体基板の主面上に形成された
容量素子とを備え、上記下部電極は、上記ソース又はド
レイン領域上において、上記半導体基板の主面に実質的
に垂直に開口する第１の貫通孔を有する第１の導電膜、
上記第１の貫通孔の内壁に接する筒状導電体、上記第１
の導電膜との間隔を有するように形成され、上記第１の
貫通孔を上記半導体基板の主面に実質的に垂直に延長し
た位置に設けられた第２の貫通孔を有する第２の導電
膜、上記ソース又はドレイン領域に接するとともに、上
記筒状導電体及び第２の導電膜に接するように形成され
た第３の導電膜を有することを特徴とするので、所望の
キャパシタ容量を確保しつつ素子の微細化が可能である
とともに、製造コストの低減をも実現できるという効果
を有する。
体基板の一主面に形成されたトランジスタと、上記トラ
ンジスタのソース又はドレイン領域に接続された下部電
極、及び、当該下部電極と誘電体膜を挟んで対向する上
部電極を有する、上記半導体基板の主面上に形成された
容量素子とを備え、上記下部電極は、上記ソース又はド
レイン領域上において、上記半導体基板の主面に実質的
に垂直に開口する第１の貫通孔を有する第１の導電膜、
上記第１の貫通孔の内壁に接する筒状導電体、上記第１
の導電膜との間隔を有するように形成され、上記第１の
貫通孔を上記半導体基板の主面に実質的に垂直に延長し
た位置に設けられた第２の貫通孔を有する第２の導電
膜、上記ソース又はドレイン領域に接するとともに、上
記筒状導電体及び第２の導電膜に接するように形成され
た第３の導電膜を有することを特徴とするので、所望の
キャパシタ容量を確保しつつ素子の微細化が可能である
とともに、製造コストの低減をも実現できるという効果
を有する。
【００７８】この発明に係る半導体記憶装置の製造方法
は、下部電極、及び当該下部電極と誘電体膜を挟んで対
向する上部電極を有する容量素子を備えた半導体記憶装
置の製造方法において、半導体基板の一主面にトランジ
スタを形成する工程と、上記トランジスタのソース又は
ドレイン領域上に絶縁膜を形成する工程と、上記絶縁膜
上に第２の導電膜、スペーサ膜、及び第１の導電膜をこ
の順に堆積する工程と、異方性エッチングにより、上記
第１の導電膜に上記ソース又はドレイン領域上に開口す
る貫通孔を形成する工程と、上記第１の導電膜をマスク
とする異方性エッチングにより、上記スペーサ膜に貫通
孔を形成する工程と、上記第１の導電膜及びスペーサ膜
に形成された貫通孔の内部を含む上記半導体基板の主面
上に、側壁導電膜を堆積する工程と、上記側壁導電膜及
び第２の導電膜を異方性エッチングして、上記第１の導
電膜及びスペーサ膜に形成された貫通孔の内壁に接する
筒状導電体を形成するとともに、上記第２の導電膜に貫
通孔を形成する工程と、上記第１及び第２の導電膜並び
に筒状導電体をマスクとする異方性エッチングにより、
上記絶縁膜に上記ソース又はドレイン領域に達する接続
孔を形成する工程と、上記接続孔の内部を含む上記半導
体基板の主面上に、第３の導電膜を堆積する工程と、上
記第１ないし３の導電膜を加工して上記下部電極を形成
する工程とを含むので、所望のキャパシタ容量を確保し
つつ素子の微細化が可能であるとともに、製造コストの
低減をも実現可能な半導体装置を得ることができるとい
う効果を有する。
は、下部電極、及び当該下部電極と誘電体膜を挟んで対
向する上部電極を有する容量素子を備えた半導体記憶装
置の製造方法において、半導体基板の一主面にトランジ
スタを形成する工程と、上記トランジスタのソース又は
ドレイン領域上に絶縁膜を形成する工程と、上記絶縁膜
上に第２の導電膜、スペーサ膜、及び第１の導電膜をこ
の順に堆積する工程と、異方性エッチングにより、上記
第１の導電膜に上記ソース又はドレイン領域上に開口す
る貫通孔を形成する工程と、上記第１の導電膜をマスク
とする異方性エッチングにより、上記スペーサ膜に貫通
孔を形成する工程と、上記第１の導電膜及びスペーサ膜
に形成された貫通孔の内部を含む上記半導体基板の主面
上に、側壁導電膜を堆積する工程と、上記側壁導電膜及
び第２の導電膜を異方性エッチングして、上記第１の導
電膜及びスペーサ膜に形成された貫通孔の内壁に接する
筒状導電体を形成するとともに、上記第２の導電膜に貫
通孔を形成する工程と、上記第１及び第２の導電膜並び
に筒状導電体をマスクとする異方性エッチングにより、
上記絶縁膜に上記ソース又はドレイン領域に達する接続
孔を形成する工程と、上記接続孔の内部を含む上記半導
体基板の主面上に、第３の導電膜を堆積する工程と、上
記第１ないし３の導電膜を加工して上記下部電極を形成
する工程とを含むので、所望のキャパシタ容量を確保し
つつ素子の微細化が可能であるとともに、製造コストの
低減をも実現可能な半導体装置を得ることができるとい
う効果を有する。
【００７９】又、下部電極、及び当該下部電極と誘電体
膜を挟んで対向する上部電極を有する容量素子を備えた
半導体記憶装置の製造方法において、半導体基板の一主
面にトランジスタを形成する工程と、上記トランジスタ
のソース又はドレイン領域上に絶縁膜を形成する工程
と、上記絶縁膜上に第１の導電膜を堆積する工程と、異
方性エッチングにより、上記第１の導電膜に上記ソース
又はドレイン領域上に開口する貫通孔を形成する工程
と、上記第１の導電膜に形成された貫通孔の内部を含む
上記半導体基板の主面上に、側壁導電膜を堆積する工程
と、上記側壁導電膜を異方性エッチングして、上記第１
の導電膜に形成された貫通孔の内壁に接する筒状導電体
を形成する工程と、上記半導体基板の主面上にスペーサ
膜及び第２の導電膜をこの順に堆積する工程と、写真製
版技術により、上記半導体基板の主面に垂直な方向から
見た場合に、上記筒状導電体の最下部における内壁を囲
むような形状のマスクを、上記第２の導電膜上に形成す
る工程と、上記マスクを用いた異方性エッチングによ
り、上記第２の導電膜に貫通孔を形成する工程と、上記
マスクを用いて上記スペーサ膜及び絶縁膜を異方性エッ
チングして、上記スペーサ膜に貫通孔を形成するととも
に、上記絶縁膜に上記ソース又はドレイン領域に達する
接続孔を形成する工程と、上記接続孔の内部を含む上記
半導体基板の主面上に、第３の導電膜を堆積する工程
と、上記第１ないし３の導電膜を加工して上記下部電極
を形成する工程とを含むので、所望のキャパシタ容量を
確保しつつ素子の微細化が可能であるとともに、製造コ
ストの低減をも実現可能な半導体装置を得ることができ
るという効果を有する。
膜を挟んで対向する上部電極を有する容量素子を備えた
半導体記憶装置の製造方法において、半導体基板の一主
面にトランジスタを形成する工程と、上記トランジスタ
のソース又はドレイン領域上に絶縁膜を形成する工程
と、上記絶縁膜上に第１の導電膜を堆積する工程と、異
方性エッチングにより、上記第１の導電膜に上記ソース
又はドレイン領域上に開口する貫通孔を形成する工程
と、上記第１の導電膜に形成された貫通孔の内部を含む
上記半導体基板の主面上に、側壁導電膜を堆積する工程
と、上記側壁導電膜を異方性エッチングして、上記第１
の導電膜に形成された貫通孔の内壁に接する筒状導電体
を形成する工程と、上記半導体基板の主面上にスペーサ
膜及び第２の導電膜をこの順に堆積する工程と、写真製
版技術により、上記半導体基板の主面に垂直な方向から
見た場合に、上記筒状導電体の最下部における内壁を囲
むような形状のマスクを、上記第２の導電膜上に形成す
る工程と、上記マスクを用いた異方性エッチングによ
り、上記第２の導電膜に貫通孔を形成する工程と、上記
マスクを用いて上記スペーサ膜及び絶縁膜を異方性エッ
チングして、上記スペーサ膜に貫通孔を形成するととも
に、上記絶縁膜に上記ソース又はドレイン領域に達する
接続孔を形成する工程と、上記接続孔の内部を含む上記
半導体基板の主面上に、第３の導電膜を堆積する工程
と、上記第１ないし３の導電膜を加工して上記下部電極
を形成する工程とを含むので、所望のキャパシタ容量を
確保しつつ素子の微細化が可能であるとともに、製造コ
ストの低減をも実現可能な半導体装置を得ることができ
るという効果を有する。
【図１】 この発明の実施の形態１における半導体記憶
装置の構造を示す要部断面図である。
装置の構造を示す要部断面図である。
【図２】 この発明の実施の形態１における半導体記憶
装置の製造方法を工程順に示す要部断面図である。
装置の製造方法を工程順に示す要部断面図である。
【図３】 この発明の実施の形態１における半導体記憶
装置の製造方法を工程順に示す要部断面図である。
装置の製造方法を工程順に示す要部断面図である。
【図４】 この発明の実施の形態２における半導体記憶
装置の構造を示す要部断面図である。
装置の構造を示す要部断面図である。
【図５】 この発明の実施の形態２における半導体記憶
装置の製造方法を工程順に示す要部断面図である。
装置の製造方法を工程順に示す要部断面図である。
【図６】 この発明の実施の形態２における半導体記憶
装置の製造方法を工程順に示す要部断面図である。
装置の製造方法を工程順に示す要部断面図である。
【図７】 従来の半導体記憶装置の製造方法を工程順に
示す要部断面図である。
示す要部断面図である。
【図８】 従来の半導体記憶装置の製造方法を工程順に
示す要部断面図である。
示す要部断面図である。
【図９】 従来の半導体記憶装置の製造方法を工程順に
示す要部断面図である。
示す要部断面図である。
１ 半導体基板、 ５ ソース領域、 ６
ドレイン領域、７ トランジスタ、 ９ 絶縁膜、
９ａ 接続孔、１０ 第１の導電膜、 １０
ａ 第１の貫通孔、 １１ 筒状導電体、１２ 第２の
導電膜、 １２ａ 第２の貫通孔、 １３ 第３の導電
膜、１４ 下部電極、 １５ 誘電体膜、
１６ 上部電極、１７ 容量素子、 １８ スペー
サ膜、 １８ａ 貫通孔、２０ 側壁導電膜、
２２ マスク。
ドレイン領域、７ トランジスタ、 ９ 絶縁膜、
９ａ 接続孔、１０ 第１の導電膜、 １０
ａ 第１の貫通孔、 １１ 筒状導電体、１２ 第２の
導電膜、 １２ａ 第２の貫通孔、 １３ 第３の導電
膜、１４ 下部電極、 １５ 誘電体膜、
１６ 上部電極、１７ 容量素子、 １８ スペー
サ膜、 １８ａ 貫通孔、２０ 側壁導電膜、
２２ マスク。
Claims (11)
- 【請求項１】 半導体基板の一主面に形成されたトラン
ジスタと、 上記トランジスタのソース又はドレイン領域に接続され
た下部電極、及び、当該下部電極と誘電体膜を挟んで対
向する上部電極を有する、上記半導体基板の主面上に形
成された容量素子とを備え、 上記下部電極は、上記ソース又はドレイン領域上におい
て、上記半導体基板の主面に実質的に垂直に開口する第
１の貫通孔を有する第１の導電膜、上記第１の貫通孔の
内壁に接する筒状導電体、上記第１の導電膜との間隔を
有するように形成され、上記第１の貫通孔を上記半導体
基板の主面に実質的に垂直に延長した位置に設けられた
第２の貫通孔を有する第２の導電膜、上記ソース又はド
レイン領域に接するとともに、上記筒状導電体及び第２
の導電膜に接するように形成された第３の導電膜を有す
ることを特徴とする半導体記憶装置。 - 【請求項２】 ソース又はドレイン領域上に形成された
絶縁膜を備え、 第１の導電膜及び第２の導電膜の内の下層の導電膜が、
上記絶縁膜に接して、その上に堆積されていることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 筒状導電体は最下部において第２の導電
膜に接することを特徴とする請求項１又は２記載の半導
体記憶装置。 - 【請求項４】 第１の貫通孔は、第２の貫通孔よりも開
口径が大きいことを特徴とする請求項１ないし３のいず
れか１項記載の半導体記憶装置。 - 【請求項５】 第１の導電膜は、第２の導電膜の上層に
位置することを特徴とする請求項１ないし４のいずれか
１項記載の半導体記憶装置。 - 【請求項６】 第２の貫通孔は、第１の貫通孔よりも開
口径が大きいことを特徴とする請求項１又は２記載の半
導体記憶装置。 - 【請求項７】 第２の導電膜は、第１の導電膜の上層に
位置することを特徴とする請求項１、２又は６のいずれ
か１項記載の半導体記憶装置。 - 【請求項８】 下部電極、及び当該下部電極と誘電体膜
を挟んで対向する上部電極を有する容量素子を備えた半
導体記憶装置の製造方法において、 半導体基板の一主面にトランジスタを形成する工程と、 上記トランジスタのソース又はドレイン領域上に絶縁膜
を形成する工程と、 上記絶縁膜上に第２の導電膜、スペーサ膜、及び第１の
導電膜をこの順に堆積する工程と、 異方性エッチングにより、上記第１の導電膜に上記ソー
ス又はドレイン領域上に開口する貫通孔を形成する工程
と、 上記第１の導電膜をマスクとする異方性エッチングによ
り、上記スペーサ膜に貫通孔を形成する工程と、 上記第１の導電膜及びスペーサ膜に形成された貫通孔の
内部を含む上記半導体基板の主面上に、側壁導電膜を堆
積する工程と、 上記側壁導電膜及び第２の導電膜を異方性エッチングし
て、上記第１の導電膜及びスペーサ膜に形成された貫通
孔の内壁に接する筒状導電体を形成するとともに、上記
第２の導電膜に貫通孔を形成する工程と、 上記第１及び第２の導電膜並びに筒状導電体をマスクと
する異方性エッチングにより、上記絶縁膜に上記ソース
又はドレイン領域に達する接続孔を形成する工程と、 上記接続孔の内部を含む上記半導体基板の主面上に、第
３の導電膜を堆積する工程と、 上記第１ないし３の導電膜を加工して上記下部電極を形
成する工程とを含む半導体記憶装置の製造方法。 - 【請求項９】 下部電極、及び当該下部電極と誘電体膜
を挟んで対向する上部電極を有する容量素子を備えた半
導体記憶装置の製造方法において、 半導体基板の一主面にトランジスタを形成する工程と、 上記トランジスタのソース又はドレイン領域上に絶縁膜
を形成する工程と、 上記絶縁膜上に第１の導電膜を堆積する工程と、 異方性エッチングにより、上記第１の導電膜に上記ソー
ス又はドレイン領域上に開口する貫通孔を形成する工程
と、 上記第１の導電膜に形成された貫通孔の内部を含む上記
半導体基板の主面上に、側壁導電膜を堆積する工程と、 上記側壁導電膜を異方性エッチングして、上記第１の導
電膜に形成された貫通孔の内壁に接する筒状導電体を形
成する工程と、 上記半導体基板の主面上にスペーサ膜及び第２の導電膜
をこの順に堆積する工程と、 写真製版技術により、上記半導体基板の主面に垂直な方
向から見た場合に、上記筒状導電体の最下部における内
壁を囲むような形状のマスクを、上記第２の導電膜上に
形成する工程と、 上記マスクを用いた異方性エッチングにより、上記第２
の導電膜に貫通孔を形成する工程と、 上記マスクを用いて上記スペーサ膜及び絶縁膜を異方性
エッチングして、上記スペーサ膜に貫通孔を形成すると
ともに、上記絶縁膜に上記ソース又はドレイン領域に達
する接続孔を形成する工程と、 上記接続孔の内部を含む上記半導体基板の主面上に、第
３の導電膜を堆積する工程と、 上記第１ないし３の導電膜を加工して上記下部電極を形
成する工程とを含む半導体記憶装置の製造方法。 - 【請求項１０】 第１ないし３の導電膜を加工して下部
電極を形成する工程は、同一形状のマスクを用いて上記
第１ないし３の導電膜及びスペーサ膜を異方性エッチン
グする工程を含むことを特徴とする請求項８又は９記載
の半導体記憶装置の製造方法。 - 【請求項１１】 第１ないし３の導電膜を加工して下部
電極を形成する工程は、ウェットエッチングによりスペ
ーサ膜を除去する工程を含むことを特徴とする請求項１
０記載の半導体記憶装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP9069628A JPH10270657A (ja) | 1997-03-24 | 1997-03-24 | 半導体記憶装置及びその製造方法 |
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| DE19811834A DE19811834A1 (de) | 1997-03-24 | 1998-03-18 | Halbleiterspeichereinrichtung und Herstellungsverfahren einer Halbleiterspeichereinrichtung |
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|---|---|---|---|
| JP9069628A JPH10270657A (ja) | 1997-03-24 | 1997-03-24 | 半導体記憶装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10270657A true JPH10270657A (ja) | 1998-10-09 |
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|---|---|---|---|
| JP9069628A Pending JPH10270657A (ja) | 1997-03-24 | 1997-03-24 | 半導体記憶装置及びその製造方法 |
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|---|---|
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Cited By (2)
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|---|---|---|---|---|
| JP2011177180A (ja) * | 2000-04-24 | 2011-09-15 | Life Technologies Corp | 超高速の核酸配列決定のための電界効果トランジスタ装置 |
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