KR19980080457A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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KR19980080457A
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Abstract

본 발명은 원하는 캐패시터 용량을 확보한 채 소자의 미세화가 가능함과 동시에, 제조 비용의 저감도 실현 가능한 반도체 장치를 얻는다.
본 발명은 트랜지스터(7)의 드레인 영역(6)에 접속된 하부 전극(14)과, 이 하부 전극(14)과 유전체막(15)을 사이에 두고 대향하는 상부 전극(16)을 갖는, 반도체 기판(1)의 주면상에 형성된 용량 소자(17)를 구비하고, 상기 하부 전극(14)이 드레인 영역(6)상에서 실리콘 기판(1)의 주면에 실질적으로 수직으로 개구하는 제1 관통홀(10a)을 갖는 제1 도전막(10)과, 제1 관통홀(10a) 내벽에 접하는 통상(筒狀) 도전체(11)와, 제1 도전막(10)과의 간격을 갖도록 형성되며, 제1 관통홀(10a)을 실리콘 기판(1)의 주면에 실질적으로 수직으로 연장한 위치에 설치된 제2 관통홀(12a)을 갖는 제2 도전막(12)과, 드레인 영역(6)에 접함과 동시에 제1 도전막(10)상에 연장하여 제3 도전막(13)을 구비하고 있다.

Description

반도체 기억 장치 및 그 제조 방법
본 발명은 적층형의 용량 소자를 구비한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 기억 장치에서의 고집적화의 요청으로 최근에 미세 가공 기술이 눈부시게 발전하여, 구체적으로는 0.35㎛ 이하의 초미세 가공을 가능하게 하고 있다.
이와 같은 반도체 기억 장치의 미세화에 따른 캐패시터 용량의 저하를 막기 위해 종래로부터 적층형 캐패시터가 널리 이용되고 있고, 예를 들어 핀형 캐패시터 등이 제안되고 있다.
여기서, 종래예로서 특개평4-116865호 공보에 기재된 반도체 기억 장치의 제조 방법에 대해서, 그 제1 변형예를 도 7 내지 도 9를 이용해 설명한다. 도 7 내지 도 9는 이 순서로 반도체 기억 장치의 제조 방법을 공정순으로 나타낸 요부 단면도이다.
먼저, 도 7의 a에 도시하는 바와 같이, 실리콘 기판(1)의 한 주면에 소자 분리막(2)을 형성하고, 실리콘 기판(1)의 표면에 게이트 절연막(4)을 형성하며, 그 위에 게이트 전극(3)으로 되는 다결정 실리콘막(3a) 및 규화 금속막(3b)을 이 순서로 퇴적하고, 원하는 형상으로 패터닝하여 워드선의 일부를 이루는 게이트 전극(3)을 형성한다. 이어서, 이 워드선(3) 및 소자 분리막(2)을 마스크로 하여 이온 주입을 행하는 소스 영역(5) 및 드레인 영역(6)을 실리콘 기판(1)의 주면에 형성하고, MOS 전계 효과형 트랜지스터(7)를 얻는다.
다음에, 도 7b에 도시하는 바와 같이, 실리콘 기판(1)상의 전면에 층간 절연막(91)을 형성하고, 이 층간 절연막(91)에 소스 영역(5) 표면에 개구할 접속홀을 형성하며, 그 위에 비트선(8)으로 되는 다결정 실리콘막(8a) 및 규화 금속막(8b)을 이 순서로 퇴적하고, 원하는 형상으로 패터닝하여 비트선(8)을 형성한다. 이어서, 실리콘 기판(1)상의 전면에 층간 절연막(92)과, 제2 도전막(12), 스페이서막(18) 및 제1 도전막(10)을 이 순서로 퇴적한다.
다음에, 도 7c에 도시하는 바와 같이, 제1 도전막(10)상에 사진 제판 기술을 이용해 드레인 영역(6)상에 개구할 홀을 갖는 레지스트 마스크(19)를 형성한다.
다음에, 도 8a에 도시하는 바와 같이, 레지스트 마스크(19)를 이용해 상기 제1 도전막(10)을 선택적으로 에칭하여 홀(10a)을 형성한다.
다음에 도 8b에 도시하는 바와 같이 레지스트 마스크(19)를 제거하고, 상기 홀이 형성된 제1 도전막(10)을 마스크로 하여 상기 스페이서막(18)을 선택적으로 에칭하여 홀(18a)을 형성한다.
다음에, 도 8c에 도시하는 바와 같이 상기 제2 도전막(12)을 에칭하여 홀(12a)을 형성한다.
다음에, 도 9a에 도시하는 바와 같이 실리콘 기판(1)상의 전면에 측벽용 도전막(20)을 퇴적한다.
다음에, 도 9b에 도시하는 바와 같이 측벽용 도전막(20)을 에칭하여 측벽(11)을 형성한다.
다음에, 도 9의 c에 도시하는 바와 같이 제1, 제2 도전막(10, 12) 및 측벽(11)을 마스크로 하여 상기 층간 절연막(91 및 92)을 이어서 선택적으로 에칭하여, 드레인 영역(6)에 이르는 접속홀(91a, 92a)로 되는 접속홀(9a)을 형성한다. 이어서, 실리콘 기판(1)상의 전면에 제3 도전막(13)을 퇴적한다. 또한, 제3 도전막(13)상에 레지스트 마스크를 사진 제판 기술에 의해 형성하고, 이 레지스트 마스크를 이용해 제3, 제1 도전막(13, 10)과, 스페이서막(18) 및 제2 도전막(12)을 이 순서로 에칭한다.
그 후, 습식 에칭에 의해 스페이서막(18)을 선택적으로 제거해 하부 전극(14)을 형성한다.
이어서, 하부 전극(14)의 표면에 유전체막을 형성하고, 또 상부 전극을 형성하여 핀형 용량 소자를 형성함으로써 반도체 기억 장치를 얻는다.
그럼에도 불구하고, 상기한 바와 같은 종래의 핀형 캐패시터를 구비한 반도체 기억 장치에 있어서는, 그 제조시에 있어서 측벽(11)이 형성되어야 하고 제1, 제2 도전막(10, 12) 및 스페이서막(18)을 갖는, 홀(10a, 12a 및 18a)의 형성 공정에서 각 형성 공정마다 에칭용 챔버 또는 에칭용 가스계를 바꿀 필요하고, 핀의 수가 늘어나면 그 수의 2배의 이방성 에칭 공정이 필요로 되기 때문에, 제조 공정이 복잡하게 되고, 또 제조 시간이 길게 되며, 그 때문에 제조 비용의 증대를 초래한다는 문제가 생기고 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 원하는 캐패시터 용량을 확보한 채 소자의 미세화가 가능함과 동시에, 제조 비용의 저감도 실현할 수 있는 반도체 기억 장치를 얻는 것을 목적으로 하는 것이다.
본 발명에 따른 반도체 기억 장치는, 반도체 기판의 한 주면에 형성된 트랜지스터와, 상기 트랜지스터의 소스 또는 드레인 영역에 접속된 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는, 상기 반도체 기판의 주면상에 형성된 용량 소자를 구비하고, 상기 하부 전극은 상기 소스 또는 드레인 영역상에서 상기 반도체 기판의 주면에 실질적으로 수직으로 개구할 제1 관통홀을 갖는 제1 도전막과, 상기 제1 관통홀의 내벽에 접하는 통상 도전체, 상기 제1 도전막과의 간격을 갖도록 형성되고, 상기 제1 관통홀을 상기 반도체 기판의 주면에 실질적으로 수직으로 연장한 위치에 설치된 제2 관통홀을 갖는 제2 도전막, 상기 소스 또는 드레인 영역에 접함과 동시에, 상기 통상 도전체 및 제2 도전막에 접하도록 형성된 제3 도전막을 갖는 것을 특징으로 하는 것이다.
또한, 상기 소스 또는 드레인 영역상에 형성된 절연막을 구비하고, 제1 도전막 및 제2 도전막 내의 하층의 도전막이 상기 절연막에 접하여 그 위에 퇴적되어 있는 것을 특징으로 하는 것이다.
또, 상기 통상 도전체는 최하부에서 제2 도전막에 접하는 것을 특징으로 하는 것이다.
또한, 상기 제1 관통홀은 제2 관통홀보다도 개구 지름이 큰 것은 특징으로 하는 것이다.
또, 상기 제1 도전막은 제2 도전막의 상층에 위치하는 것을 특징으로 하는 것이다.
또한, 상기 제2 관통홀은 제1 관통홀보다도 개구 지름이 큰 것을 특징으로 하는 것이다.
또, 상기 제2 도전막은 제1 도전막의 상층에 위치하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 기억 장치의 제조 방법은, 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는 용량 소자를 구비한 반도체 기억 장치의 제조 방법에 있어서, 반도체 기판의 한 주면에 트랜지스터를 형성하는 공정과, 상기 트랜지스터의 소스 또는 드레인 영역상에 절연막을 형성하는 공정과, 상기 절연막상에 제2 도전막, 스페이서막 및 제1 도전막을 이 순서로 퇴적하는 공정과, 이방성 에칭에 의해 상기 제1 도전막에 상기 소스 또는 드레인 영역상에 개구할 관통홀을 형성하는 공정과, 상기 제1 도전막을 마스크로 하는 이방성 에칭에 의해 상기 스페이서막에 관통홀을 형성하는 공정과, 상기 제1 도전막 및 스페이서막에 형성된 관통홀의 내부를 포함하는 상기 반도체 기판의 주면상에 측벽 도전막을 퇴적하는 공정과, 상기 측벽 도전막 및 제2 도전막을 이방성 에칭하여 상기 제1 도전막 및 스페이서막에 형성된 관통홀의 내벽에 접하는 통상 도전체를 형성함과 동시에, 상기 제2 도전막에 관통홀을 형성하는 공정과, 상기 제1 및 제2 도전막 및 통상 도전체를 마스크로 하는 이방성 에칭에 의해 상기 절연막에 상기 소스 또는 드레인 영역에 이르는 접속홀을 형성하는 공정과, 상기 접속홀의 내부를 포함하는 상기 반도체 기판의 주면상에 제3 도전막을 퇴적하는 공정과, 상기 제1 내지 제3 도전막을 가공하여 상기 하부 전극을 형성하는 공정을 포함하는 것이다.
또, 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는 용량 소자를 구비한 반도체 기억 장치의 제조 방법에 있어서, 반도체 기판의 한 주면에 트랜지스터를 형성하는 공정과, 상기 트랜지스터의 소스 또는 드레인 영역상에 절연막을 형성하는 공정과, 상기 절연막상에 제1 도전막을 퇴적하는 공정과, 이방성 에칭에 의해 상기 제1 도전막에 상기 소스 또는 드레인 영역상에 개구할 관통홀을 형성하는 공정과, 상기 제1 도전막에 형성된 관통홀 내부를 포함하는 상기 반도체 기판의 주면상에 측벽 도전막을 퇴적하는 공정과, 상기 측벽 도전막으 이방성 에칭하여 상기 제1 도전막에 형성된 관통홀의 내벽에 접하는 통상 도전체를 형성하는 공정과, 상기 반도체 기판의 주면상에 스페이서막 및 제2 도전막을 이 순서로 퇴적하는 공정과, 사진 제판 기술에 의해 상기 반도체 기판의 주면에 수직인 방향에서 보았을 경우 상기 통상 도전체의 최하부에서의 내벽을 둘러싸는 형상의 마스크를 상기 제2 도전막상에 형성하는 공정과, 상기 마스크를 이용한 이방성 에칭에 의해 상기 제2 도전막에 관통홀을 형성하는 공정과, 상기 마스크를 이용해 상기 스페이서막 및 절연막을 이방성 에칭하여 상기 스페이서막에 관통홀을 형성함과 동시에, 상기 절연막에 상기 소스 또는 드레인 영역에 이르는 접속홀을 형성하는 공정과, 상기 접속홀의 내부를 포함하는 상기 반도체 기판의 주면상에 제3 도전막을 퇴적하는 공정과, 상기 제1 내지 제3 도전막을 가공하여 상기 하부 전극을 형성하는 공정을 포함하는 것이다.
또, 상기 제1 내지 제3 도전막을 가공하여 하부 전극을 형성하는 공정은, 동일 형상의 마스크를 이용해 상기 제1 내지 제3 도전막 및 스페이서막을 이방성 에칭하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 상기 제1 내지 제3 도전막을 가공하여 하부 전극을 형성하는 공정은 습식 에칭에 의해 스페이서막을 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.
도 1은 본 발명의 제1 실시 형태에서의 반도체 기억 장치의 제조를 나타내는 요부 단면도.
도 2는 본 발명의 제1 실시 형태에서의 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 요부 단면도.
도 3은 본 발명의 제1 실시 형태에서의 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 요부 단면도.
도 4는 본 발명의 제2 실시 형태에서의 반도체 기억 장치의 구조를 나타내는 요부 단면도.
도 5는 본 발명의 제2 실시 형태에서의 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 요부 단면도.
도 6은 본 발명의 제2 실시 형태에서의 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 요부 단면도.
도 7은 종래의 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 요부 단면도.
도 8은 종래의 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 요부 단면도.
도 9는 종래의 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 요부 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
5 : 소스 영역
6 : 드레인 영역
7 : 트랜지스터
9 : 절연막
9a : 접속홀
10 : 제1 도전막
10a : 제1 관통홀
11 : 통상 도전체
12 : 제2 도전막
12a : 제2 관통홀
13 : 제3 도전막
14 : 하부 전극
15 : 유전체막
16 : 상부 전극
17 : 용량 소자
18 : 스페이서막
18a : 관통홀
20 : 측벽 도전막
22 : 마스크
(제1 실시 형태)
이하에, 본 발명의 제1 실시 형태에 대해 도 1 내지 도 3에 기초하여 설명한다.
도 1은 본 발명의 제1 실시 형태에서의 반도체 기억 장치의 제조를 나타내는 요부 단면도이다. 도 1에서, 참조 번호 1은 예를 들어 P형 실리콘 기판이고, 참조 번호 2는 실리콘 기판(1)의 주면상에, 예를 들어 LOCOS(Local Oxidation of Silicon)법을 이용해 형성된 소자 분리막이다.
참조 번호 3은, 예를 들어 열산화막으로 이루어지는 게이트 절연막(4)을 통해 실리콘 기판(1)상에 형성됨과 동시에, 워드선의 일부를 이루는 게이트 전극으로, 예를 들어 하층의 다결정 실리콘막(3a)과 상층의 텅스텐 실리사이드막(3b)으로 이루어지는 적층 구조체로 구성된다.
참조 번호 5, 6은 실리콘 기판(1)의 주면에 형성된, 예를 들어 N형의 소스, 드레인 영역이고, 서로 상기 게이트 전극(3) 아래에서 상기 게이트 전극(3)을 사이에 두고 대향하도록 형성되어 있다. 참조 번호 7은 상기 실리콘 기판(1)의 주면의 소자 분리막(2)에 둘러싸인 영역에 형성되고, 게이트 전극(3)과, 게이트 절연막(4), 및 소스, 드레인 영역(5, 6)을 갖는 N채널형의 MOS 전계 효과형 트랜지스터이다.
참조 번호 8은 소스 영역(5)에 접촉하도록 형성된 비트선으로, 예를 들어 하층의 다결정 실리콘막(8a)과 상층의 텅스텐 실리사이드막(8b)으로 이루어지는 적층 구조체로 구성되어 있다.
참조 번호 9는 드레인 영역(6) 표면에 개구할 접속홀(9a)을 구비하고, 소스, 드레인 영역(5, 6)상에 형성된, 예를 들어 실리콘 산화막으로 이루어지는 층간 절연막으로, 예를 들어 워드선(3)상에 형성됨과 동시에 비트선(8)이 그 상층에 형성되어 있는 제1 층간 절연막(91)과, 상기 비트선(8)상에 형성된 제2 층간 절연막(92)으로 구성된다. 여기서, 상기 접속홀(9a)은, 제1 층간 절연막(91)에 형성된 접속홀의 일부(91a)와, 제2 층간 절연막(92)에 형성된 접속홀의 일부(92a)로 구성되어 있다.
참조 번호 14는 접속홀(9a)을 통해 드레인 영역(6)에 접속되는 하부 전극이고, 이하에 상세하게 설명하는 제1 도전막(10)과, 통상 도전체(11) 및 제2, 제3 도전막(12, 13)을 갖는다.
여기서, 제1 도전막(10)은 예를 들어 다결정 실리콘막으로 이루어지는 도전체이고, 드레인 영역(6)상에서 상기 실리콘 기판(1)의 주면에 실질적으로 수직으로 개구하는 제1 관통홀(10a)을 갖는다. 또한, 통상 도전체(11)는 제1 관통홀(10a)의 내벽에 접함과 동시에, 최하부에서 제2 도전막(12)과 접촉하는, 예를 들어 다결정 실리콘막으로 이루어지는 도전체이다. 제2 도전막(12)은 층간 절연막(9)에 접하여 그 위에 형성됨과 동시에, 제1 도전막(10)과의 간격을 갖도록 상기 제1 도전막(10) 아래에 형성된 예를 들어 다결정 실리콘막으로 이루어지는 도전체이고, 상기 제1 관통홀(10a)을 실리콘 기판(1)의 주면에 실질적으로 수직으로 연장한 위치에 설치된 제2 관통홀(12a)을 구비하고 있다. 제3 도전막(13)은 드레인 영역(6)에 접하고, 접속홀(9a)을 통해 제1 도전막(10)상에 연장하는, 예를 들어 다결정 실리콘막으로 이루어지는 도전체이다.
참조 번호 17은 상기 하부 전극(14)과, 이 하부 전극(14)과 유전체막(15)을 사이에 두고 대향하는 상부 전극(16)을 갖는 실리콘 기판(1)상에 형성된 용량 소자이다.
다음에, 이와 같이 구성된 반도체 기억 장치의 제조 방법에 대해서 도 2 및 도 3을 이용해 설명한다. 도 2 및 도 3은 이 순서로 반도체 기억 장치의 제조 방법을 공정순으로 나타낸 요부 단면도이다.
먼저, 도 2a에 도시하는 바와 같이, 예를 들어 P형의 실리콘 기판(1)의 한 주면의 원하는 위치에, 예를 들어 LOCOS법을 이용해 0.4㎛ 정도 두께의 소자 분리막(2)을 형성하고, 실리콘 기판(1)의 표면에 예를 들어 열산화법에 의해 0.01㎛ 정도의 실리콘 산화막으로 이루어지는 게이트 절연막(4)을 형성하며, 그 위에 게이트 전극으로 되는, 예를 들어 다결정 실리콘막(3a) 및 텅스텐 실리사이드막(3b)을 이 순서로 CVD(Chemical Vapor Deposition)법을 이용해 퇴적하고, 통상의 사진 제판 기술 및 이방성 에칭 기술을 이용해 원하는 형상으로 패터닝하여 워드선의 일부를 이루는 게이트 전극(3)을 형성한다.
이어서, 이 워드선(3) 및 소자 분리막(2)을 마스크로 하여, 예를 들어 인 또는 비소의 이온 주입을 행하고, N형의 소스 영역(5) 및 드레인 영역(6)을 실리콘 기판(1)의 주면에 형성하여 N채널형의 MOS 전계 효과형 트랜지스터(7)를 얻는다.
다음에, 도 2b에 도시하는 바와 같이, 실리콘 기판(1)상의 전면에, 예를 들어 CVD법을 이용해 TEOS(Tetra-Ethyle-Ortho Silicate) 산화막으로 이루어지는 층간 절연막(91)을 형성하고, 통상의 사진 제판 기술 및 이방성 에칭 기술을 이용해 이 층간 절연막(91)에 소스 영역(5) 표면에 개구할 접속홀을 형성하며, 이 접속홀을 포함하는 실리콘 기판(1)상에 비트선(8)으로 되는, 예를 들어 다결정 실리콘막(8a) 및 저저항화를 위한 텅스텐 실리사이드막(8b)을, 이 순서로 CVD법을 이용해 퇴적하고, 통상의 사진 제판 기술을 이용해 원하는 형상으로 패터닝하여 비트선(8)을 형성한다.
이어서, 실리콘 기판(1)상의 전면에, 예를 들어 CVD법을 이용해 TEOS 산화막으로 이루어지는 층간 절연막(92), 예를 들어 불순물을 함유한 다결정 실리콘막으로 이루어지는 두께가 0.1㎛ 정도인 제2 도전막(12), 예를 들어 BPSG(Boro-Phospho Silicate Glass)막으로 이루어지는 두께가 0.1㎛ 정도인 스페이서막(16) 및 예를 들어 불순물을 함유한 다결정 실리콘막으로 이루어지는 두께가 0.2㎛ 정도의 제1 도전막(10)을 이 순서로 퇴적한다.
다음에, 도 2c에 도시하는 바와 같이 제1 도전막(10)상에 사진 제판 기술을 이용해 드레인 영역(6)상에 개구할 홀을 갖는 포토레지스트로 이루어지는 마스크(19)를 형성한다. 이 때, 홀의 개구 지름은 사진 제판 기술에서의 하한값으로서도 되지만, 촛점 심도(DOF : Depth of Focus) 등의 프로세스 용도를 확보하기 위해, 예를 들어 KrF(Krypton-Fluoride) 엑시머 레이저를 이용한 사진 제판 기술일 경우에는, 0.3㎛ 정도의 개구 지름으로 한다.
이어서, 레스스트 마스크(19)를 이용한 반응성 이온 에칭(RIE : Reactive Ion Etching) 기술에 의해 상기 제1 도전막(10)을 선택적으로 에칭하여 개구 지름 약 0.3㎛의 홀(10a)을 형성한다.
다음에, 도 2d에 도시하는 바와 같이, 레지스트 마스크(19)를 에싱 기술에 의해 제거하고, 상기 홀이 형성된 제1 도전막(10)을 마스크로 하는 반응성 이온 에칭 기술에 의해 스페이서막(18)을 선택적으로 에칭하여 개구 지름이 약 0.3㎛인 홀(18a)을 형성한다.
다음에, 도 3a에 도시하는 바와 같이, 실리콘 기판(1)상의 전면에, 예를 들어 CVD법을 이용해 불순물을 함유한 다결정 실리콘막으로 이루어지는, 후의 공정에서 통상 도전체(11)로 되는 측벽 도전막(20)을 0.075㎛ 정도의 두께로 퇴적한다.
다음에, 도 3b에 도시하는 바와 같이, 반응성 이온 에칭 기술에 의해, 상기 측벽 도전막(20)을 에칭하여 통상 도전체(11)를 형성함과 동시에, 또 에칭을 이어서 제2 도전막(12)을 선택적으로 에칭함으로써 홀(12a)을 형성한다. 여기서, 통상 도전체(11)의 실리콘 기판(1)에 수직인 방향의 단면인 최하부에서의 편측의 두께는 약 0.075㎛이다.
다음에, 도 3c에 도시하는 바와 같이, 제1, 제2 도전막(10, 12) 및 통상 도전체(11)를 마스크로서 이용한 반응성 이온 에칭 기술에 의해 상기 층간 절연막(91, 92)을 이어서 선택적으로 에칭하여 드레인 영역(6)에 이르는 접속홀(91a, 92a)로 이루어지는 접속홀(9a)을 형성한다. 여기서, 접속홀(9a)의 개구 지름은 약 0.15㎛이고, KrF 엑시머 레이저를 이용한 사진 제판 기술에 의해 형성할 수 있는 한계의 개구 지름보다도 작은 개구 지름의 접속홀(9a)을 형성할 수 있다.
이어서, 실리콘 기판(1)의 전면에, 예를 들어 CVD법을 이용해 불순물을 함유한 다결정 실리콘막으로 이루어지는 제3 도전막(13)을, 0.5㎛ 정도의 두께로 퇴적한다. 또한, 제3 도전막(13)상에 레지스트 마스크를 사진 제판 기술에 의해 형성하고, 이 레지스트 마스크를 이용한 반응성 이온 에칭 기술에 의해 제3, 제1 도전막(13, 10), 스페이서막(18) 및 제2 도전막(12)을 이 순서로 에칭한다.
그 후, HF의 증기를 이용한 습식 세정 기술을 이용해 BPSG막으로 이루어지는 스페이서막(18)을 선택적으로 제어하여 하부 전극(14)을 형성한다.
이어서, 예를 들어 CVD법에 의해 하부 전극(14)의 표면에 유전체막(15)을 형성하고, 또 예를 들어 CVD법을 이용해 다결정 실리콘막을 0.15㎛ 정도 성장시켜 상부 전극(16)을 형성하여 적층형의 용량 소자(17)를 형성함으로써 도 1에 도시한 반도체 기억 장치를 얻는다.
본 제1 실시 형태에 있어서는, 소자의 미세화에 따른 캐패시터 용량의 저감을 억제할 수 있고, 또 종래에 비해 이방성 에칭의 횟수의 저감에 의해 제조 비용의 삭감 및 제조 시간의 단축을 도모할 수 있다는 효과를 갖는다.
구체적으로는, 통상 도전체(11)의 형성과 홀(12a)의 형성을, 1회의 이방성 에칭 공정에서 달성할 수 있고, 그 때문에 종래의 경우에 비해 공정수를 삭감할 수 있다.
(제2 실시 형태)
이하에, 본 발명의 제2 실시 형태에 대해서 도 4 내지 도 6에 기초하여 설명한다.
도 4는 본 발명의 제2 실시 형태에서의 반도체 기억 장치의 구조를 나타내는 요부 단면도이다. 도 4에서, 참조 번호 1은 예를 들어 P형의 실리콘 기판이고, 참조 번호 2는 실리콘 기판(1)의 주면상에, 예를 들어 LOCOS법을 이용해 형성한 소자 분리막이다.
참조 번호 3은 예를 들어 열산화막으로 이루어지는 게이트 절연막(4)을 통해 실리콘 기판(1)상에 형성됨과 동시에, 워드선으로 되는 게이트 전극으로, 예를 들어 하층의 다결정 실리콘막(3a)과 상층의 텅스텐 실리사이드막(3b)으로 이루어지는 적층 구조체로 구성된다.
참조 번호 5, 6은 실리콘 기판(1)의 주면에 형성된 예를 들어 N형의 소스, 드레인 영역으로, 서로 상기 게이트 전극(3) 아래에서 상기 게이트 전극(3)을 사이에 두고 대향하도록 형성되어 있다. 참조 번호 7은 상기 실리콘 기판(7)의 주면의 소자 분리막(2)에 둘러싸인 영역에 형성되고, 게이트 전극(3)과, 게이트 절연막(4) 및 소스, 드레인 영역(5, 6)을 갖는 N채널형 MOS 전계 효과형 트랜지스터이다.
참조 번호 8은 소스 영역(5)에 접촉하도록 형성된 비트선으로, 예를 들어 하층의 다결정 실리콘막(8a)과 상층의 텅스텐 실리사이드막(8b)으로 이루어지는 적층 구조체로 구성되어 있다.
참조 번호 9는 드레인 영역(6) 표면에 개구할 접속홀(9a)을 구비하고, 소스, 드레인 영역(5, 6)상에 형성된 예를 들어 실리콘 산화막으로 이루어지는 층간 절연막으로, 예를 들어 워드선(3)상에 형성됨과 동시에 비트선(8)이 그 상층에 형성되어 있는 제1 층간 절연막(91)과, 상기 비트선(8)상에 형성된 제2 층간 절연막(92)으로 구성된다. 여기서, 상기 접속홀(9a)은, 제1 층간 절연막(91)에 형성된 접속홀의 일부(91a)와 제2 층간 절연막(92a)으로 구성되어 있다.
참조 번호 14는 접속홀(9a)을 통해 드레인 영역(6)에 접속되는 하부 전극이고, 이하에 상세하게 설명하는 제1 도전막(10)과, 통상 도전체(11), 및 제2, 제3 도전막(12, 13)을 갖는다.
여기서, 제1 도전막(10)은, 드레인 영역(6)상에서 상기 실리콘 기판(1)의 주면에 실질적으로 수직으로 개구하는 제1 관통홀(10a)을 갖고, 층간 절연막(9)에 접하여 그 위에 형성된 예를 들어 다결정 실리콘막으로 이루어지는 도전체이다. 또한, 통상 도전체(11)는, 제1 관통홀(10a)의 내벽에 접하는, 예를 들어 다결정 실리콘막으로 이루어지는 도전체이다. 제2 도전막(12)은 제1 도전막(10)과의 간격을 갖도록 그 위에 형성된, 예를 들어 다결정 실리콘막으로 이루어지는 도전체이고, 상기 제1 관통홀(10a)을 실리콘 기판(1)의 주면에 실질적으로 수직으로 연장한 위치에 설치된 제2 관통홀(12a)을 구비하고 있다. 제3 도전막(13)은 드레인 영역(6)에 접하고, 접속홀(9a)을 통해 제2 도전막(12)상에 연장하는, 예를 들어 다결정 실리콘막으로 이루어지는 도전체이다.
참조 번호 17은 상기 하부 전극(14)과, 이 하부 전극(14)과 유전체막(15)을 사이에 두고 대향하는 상부 전극(16)을 갖는 실리콘 기판(1)상에 형성된 용량 소자이다.
다음에, 이와 같이 구성된 반도체 기억 장치의 제조 방법에 대해서 도 5 및 도 6을 이용해 설명한다. 도 5 및 도 6은 이 순서로 반도체 기억 장치의 제조 방법을 공정순으로 나타낸 요부 단면도이다.
먼저, 도 5a에 도시하는 바와 같이, 에를 들어 P형의 실리콘 기판(1)의 한 주면의 원하는 위치에, 예를 들어 LOCOS법을 이용해 0.4㎛ 정도 두께의 소자 분리막(2)을 형성하고, 실리콘 기판(1)의 표면에 예를 들어 열산화법에 의해 0.01㎛ 정도의 실리콘 산화막으로 이루어지는 게이트 절연막(4)을 형성하며, 그 위에 게이트 전극(3)으로 되는 예를 들어 다결정 실리콘막(3a) 및 텅스텐 실리사이드막(3b)을 이순서로 CVD법을 이용해 퇴적하고, 통상의 사진 제판 기술 및 이방성 에칭 기술을 이용해 원하는 형상으로 패터닝하여 워드선의 일부를 이루는 게이트 전극(3)을 형성한다.
이어서, 이 워드선(3) 및 소자 분리막(2)을 마스크로 하여, 예를 들어 인 또는 비소의 이온 주입을 행하고, N형의 소스 영역(5) 및 드레인 영역(6)을 실리콘 기판(1)의 주면에 형성하여 N채널형의 MOS 전계 효과형 트랜지스터(7)를 얻는다.
다음에, 도 5b에 도시하는 바와 같이, 실리콘 기판(1)상의 전면에, 예를 들어 CVD법을 이용해 TEOS 산화막으로 이루어지는 층간 절연막(91)을 형성하고, 통상의 사진 제판 기술 및 이방성 에칭 기술을 이용해 이 층간 절연막(91)에 소스 영역(5) 표면에 개구할 접속홀을 형성하며, 이 접속홀을 포함하는 실리콘 기판(1)상에 비트선(8)으로 되는 예를 들어 다결정 실리콘막(8a) 및 저저항화를 위한 텅스텐 실리상드막(8b)을 이 순서로 CVD법을 이용해 퇴적하며, 통상의 사진 제판 기술을 이용해 원하는 형상으로 패터닝하여 비트선(8)을 형성한다.
이어서, 실리콘 기판(1)상의 전면에, 예를 들어 CVD법을 이용해 TEOS 산화막으로 이루어지는 층간 절연막(92) 및 예를 들어 불순물을 함유한 다결정 실리콘막으로 이루어지는 두께가 0.1㎛ 정도인 제1 도전막(10)을 이 순서로 퇴적하며, 제1 도전막(10)상에 사진 제판 기술을 이용해 드레인 영역(6)상에 개구할 홀을 갖는 포토레지스트로 이루어지는 마스크(21)를 형성한다.
이 때, 홀의 개구 지름은 사진 제판 기술에서의 하한값으로서도 되지만, 촛점 심도(DOF) 등의 프로세스 용도를 확보하기 위해, 예를 들어 KrF 엑시머 레이저를 이용한 사진 제판 기술의 경우에는, 0.3㎛ 정도의 개구 지름으로 한다. 상기 사진 제판 공정에 있어서, 다결정 실리콘막으로 이루어지는 제1 도전막(10)은 ARC(Anti-Reflection Coat)의 역할을 달성하고 있고, 정확하게 개구 지름이 작은 홀을 개구하는데 유용함과 동시에, 별도 ARC 부재를 필요로 하지 않는 점이나 제조 비용 등의 점에서도 유용하다.
또한, 레지스트 마스크(21)를 이용한 반응성 이온 에칭 기술에 의해, 상기 제1 도전막(10)을 선택적으로 에칭하여 개구 지름이 약 0.3㎛인 홀(10a)을 형성한다.
다음에, 도 5c에 도시하는 바와 같이, 레지스트 마스크(21)를 에싱 기술을 이용해 제거하고, 이어서 실리콘 기판(1)상의 전면에, 예를 들어 CVD법을 이용해 불순물을 함유한 다결정 실리콘막으로 이루어지는, 후의 공정에서 통상 도전체(11)로 되는 측벽 도전막(20)을 0.075㎛ 정도의 두께로 퇴적한다.
다음에, 도 5d에 도시하는 바와 같이, 반응성 이온 에칭 기술에 의해 상기 측벽 도전막(20)을 에치백하여 통상 도전체(11)를 형성한다. 여기서, 통상 도전체(11)의 실리콘 기판(1)에 수직인 방향의 단면의, 최하부에서의 편측의 두께는 약 0.075㎛이다.
다음에, 도 6a에 도시하는 바와 같이, 예를 들어 BPSG막으로 되는 제1 도전막상의 두께가 0.1㎛ 정도인 스페이서막(18), 및 예를 들어 불순물을 함유한 다결정 실리콘막으로 이루어지는 두께가 0.1㎛ 정도인 제2 도전막(12)을, 이 순서로 예를 들어 CVD법을 이용해 퇴적한다.
이어서, 제2 도전막(12)상에 사진 제판 기술을 이용해 드레인 영역(6)상에 개구할 홀을 갖는 포토레지스트로 이루어지는 마스크(22)를 형성한다. 이 때, 이 홀을 실리콘 기판(1)의 주면에 수직인 방향에서 보았을 경우에, 통상 도전체(11)의 최하부에서의 내벽, 즉 상기 통상 도전체(11)의 내벽의 최소의 개구 지름을 갖는 부분을 둘러싸는 바와 같은 형상으로 형성한다.
다음에, 도 6b에 도시하는 바와 같이, 상기 레지스트 마스크(22)를 이용한 반응성 이온 에칭 기술에 의해 상기 제2 도전막(12)을 선택적으로 에칭하여 홀(12a)을 형성한다.
이어서, 상기 레지스트 마스크(22)를 마스크로 하는 반응성 이온 에칭에 의해 스페이서막(18)과, 층간 절연막(91, 92)을 이어서 선택적으로 에칭하여 홀(18a) 및 드레인 영역(6)에 이르는 접속홀(91a, 92a)로 이루어지는 접속홀(9a)을 형성한다. 여기서, 접속홀(9a)의 개구 지름은 약 0.15㎛이고, KrF 엑시머 레이저를 이용한 사진 제판 기술에 의해 형성할 수 있는 한계의 개구 지름보다도 작은 개구 지름을 갖는 접속홀(9a)을 형성할 수 있다.
다음에, 도 6c에 도시하는 바와 같이, 에싱 기술을 이용해 레지스트 마스크(22)를 제거하고, 실리콘 기판(1)상의 전면에, 예를 들어 CVD법을 이용해 불순물을 함유한 다결정 실리콘막으로 이루어지는 제3 도전막(13)을, 0.5㎛ 정도의 두께로 퇴적한다. 또, 제3 도전막(13)상에 레지스트 마스크를 사진 제판 기술에 의해 형성하고, 이 레지스트 마스크를 이용한 반응성 이온 에칭 기술에 의해 제3, 제2 도전막(13, 12)과, 스페이서막(18) 및 제1 도전막(10)을 이 순서로 에칭한다.
그 후, HF의 증기를 이용한 습식 세정 기술을 이용해 BPSG막으로 이루어지는 스페이서막(18)을 선택적으로 제어해 하부 전극(14)을 형성한다.
이어서, 예를 들어 CVD법에 의해 하부 전극(14)의 표면에 유전체막(15)을 형성하고, 또한 예를 들어 CVD법을 이용해 다결정 실리콘막을 0.15㎛ 정도 성장시켜 상부 전극(16)을 형성하여 적층형의 용량 소자(17)를 형성함으로써 도 1에 도시한 반도체 기억 장치를 얻는다.
본 제2 실시 형태에 있어서는 소자의 미세화에 따른 캐패시터 용량의 저감을 억제할 수 있고, 또 종래에 비해 이방성 에칭의 횟수의 저감에 의해 제조 비용의 삭감 및 제조 시간의 단축을 도모할 수 있다는 효과를 갖는다.
구체적으로는, 홀(18a)의 형성과 접속홀(9a)의 형성을, 1회의 이방성 에칭 공정에서 달성할 수 있고, 그 때문에 종래의 경우에 비해 공정수를 삭감할 수 있다.
또한, 본 제2 실시 형태에 있어서는, 제1 실시 형태에 비해 레지스트 마스크(22)로서 접속홀(9a)을 형성할 수 있기 때문에, 제2 도전막(12)의 이방성 에칭에 의한 막이 줄지 않고, 상기 제2 도전막(12)의 박막화가 가능하게 된다는 효과를 갖는다.
본 발명에 따른 반도체 기억 장치는, 반도체 기판의 한 주면에 형성된 트랜지스터와, 상기 트랜지스터의 소스 또는 드레인 영역에 접속된 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는 상기 반도체 기판의 주면상에 형성된 용량 소자를 구비하고, 상기 하부 전극은 상기 소스 또는 드레인 영역상에서 상기 반도체 기판의 주면에 실질적으로 수직으로 개구하는 제1 관통홀을 갖는 제1 도전막, 상기 제1 관통홀 내벽에 접하는 통상 도전체, 상기 제1 도전막과의 간격을 같도록 형성되고, 상기 제1 관통홀을 상기 반도체 기판의 주면에 실질적으로 수직으로 연장한 위치에 설치된 제2 관통홀을 갖는 제2 도전막, 상기 소스 또는 드레인 영역에 접함과 동시에, 상기 통상 도전체 및 제2 도전막에 접하도록 형성된 제3 도전막을 갖는 것을 특징으로 하기 때문에, 원하는 캐패시터 용량을 확보한 채 소자의 미세화가 가능함과 동시에, 제조 비용의 저감도 실현할 수 있다는 효과를 갖는다.
본 발명에 따른 반도체 기억 장치의 제조 방법은, 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는 용량 소자를 구비한 반도체 기억 장치의 제조 방법에 있어서, 반도체 기판의 한 주면에 트랜지스터를 형성하는 공정과, 상기 트랜지스터의 소스 또는 드레인 영역상에 절연막을 형성하는 공정과, 상기 절연막상에 제2 도전막과, 스페이서막 및 제1 도전막을 이 순서로 퇴적하는 공정과, 이방성 에칭에 의해 상기 제1 도전막에 상기 소스 또는 드레인 영역상에 개구할 관통홀을 형성하는 공정, 상기 제1 도전막을 마스크로 하는 이방성 에칭에 의해 상기 스페이서막에 관통홀을 형성하는 공정, 상기 제1 도전막 및 스페이서막에 형성된 관통홀의 내부를 포함하는 상기 반도체 기판의 주면상에, 측벽 도전막을 퇴적하는 공정과, 상기 측벽 도전막 및 제2 도전막을 이방성 에칭하여 상기 제1 도전막 및 스페이서막에 형성된 관통홀의 내벽에 접하는 통상 도전체를 형성함과 동시에, 상기 제2 도전막에 관통홀을 형성하는 공정과, 상기 제1 및 제2 도전막 및 통상 도전체를 마스크로 하는 이방성 에칭에 의해 상기 절연막에 상기 소스 또는 드레인 영역에 이르는 접속홀을 형성하는 공정, 상기 접속홀의 내부를 포함하는 상기 반도체 기판의 주면상에 제3 도전막을 퇴적하는 공정, 상기 제1 내지 제3 도전막을 가공하여 상기 하부 전극을 형성하는 공정을 포함하기 때문에, 원하는 캐패시터 용량을 확보한 채 소자의 미세화가 가능함과 동시에 제조 비용의 저감도 실현 가능한 반도체 장치를 얻을 수 있다는 효과를 갖는다.
또, 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는 용량 소자를 구비한 반도체 기억 장치의 제조 방법에 있어서, 반도체 기판의 한 주면에 트랜지스터를 형성하는 공정과, 상기 트랜지스터의 소스 또는 드레인 영역상에 절연막을 형성하는 공정, 상기 절연막상에 제1 도전막을 퇴적하는 공정, 이방성 에칭에 의해 상기 제1 도전막에 상기 소스 또는 드레인 영역상에 개구할 관통홀을 형성하는 공정, 상기 제1 도전막에 형성된 관통홀의 내부를 포함하는 상기 반도체 기판의 주면상에 측벽 도전막을 퇴적하는 공정과, 상기 측벽 도전막을 이방성 에칭하여 상기 제1 도전막에 형성된 관통홀의 내벽에 접하는 통상 도전체를 형성하는 공정, 상기 반도체 기판의 주면상에 스페이서막 및 제2 도전막을 이 순서로 퇴적하는 공정과, 사진 제판 기술에 의해 상기 반도체 기판의 주면에 수직인 방향에서 보았을 경우 상기 통상 도전체의 최하부에서의 내벽을 둘러싸는 것과 같은 형상의 마스크를 상기 제2 도전막상에 형성하는 공정, 상기 마스크를 이용한 이방성 에칭에 의해 상기 제2 도전막에 관통홀을 형성하는 공정, 상기 마스크를 이용해 상기 스페이서막 및 절연막을 이방성 에칭하여 상기 스페이서막에 관통홀을 형성함과 동시에 상기 절연막에 상기 소스 또는 드레인 영역에 이르는 접속홀을 형성하는 공정과, 상기 접속홀의 내부를 포함하는 상기 반도체 기판의 주면상에 제3 도전막을 퇴적하는 공정과, 상기 제1 내지 제3 도전막을 가공하여 상기 하부 전극을 형성하는 공정을 포함하기 때문에 원하는 캐패시터 용량을 확보한 채 소자의 미세화가 가능함과 동시에 제조 비용의 저감도 실현 가능한 반도체 장치를 얻을 수 있다는 효과를 갖는다.

Claims (3)

  1. 반도체 기판의 한 주면에 형성된 트랜지스터; 및
    상기 트랜지스터의 소스 또는 드레인 영역에 접속된 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는 상기 반도체 기판의 주면상에 형성된 용량 소자
    를 구비하고,
    상기 하부 전극은 상기 소스 또는 드레인 영역상에서 상기 반도체 기판의 주면에 실질적으로 수직으로 개구하는 제1 관통홀을 갖는 제1 도전막과; 상기 제1 관통홀의 내벽에 접하는 통상(筒狀) 도전체; 상기 제1 도전막의 간격을 갖도록 형성되고, 상기 제1 관통홀을 상기 반도체 기판의 주면에 실질적으로 수직으로 연장한 위치에 설치된 제2 관통홀을 갖는 제2 도전막; 및 상기 소스 또는 드레인 영역에 접함과 동시에, 상기 통상 도전체 및 제2 도전막에 접하도록 형성된 제3 도전막을 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는 용량 소자를 구비한 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 한 주면에 트랜지스터를 형성하는 공정;
    상기 트랜지스터의 소스 또는 드레인 영역상에 절연막을 형성하는 공정;
    상기 절연막상에 제2 도전막과, 스페이서막, 및 제1 도전막을 이 순서로 퇴적하는 공정;
    이방성 에칭에 의해 상기 제1 도전막에 상기 소스 또는 드레인 영역상에 개구할 관통홀을 형성하는 공정;
    상기 제1 도전막을 마스크로 하는 이방성 에칭에 의해 상기 스페이서막에 관통홀을 형성하는 공정;
    상기 제1 도전막 및 스페이서막에 형성된 관통홀의 내부를 포함하는 상기 반도체 기판의 주면상에 측벽 도전막을 퇴적하는 공정;
    상기 측벽 도전막 및 제2 도전막을 이방성 에칭하여 상기 제1 도전막 및 스페이서막에 형성된 관통홀의 내벽에 접하는 통상(筒狀) 도전체를 형성함과 동시에 상기 제2 도전막에 관통홀을 형성하는 공정;
    상기 제1 및 제2 도전막 및 통상 도전체를 마스크로 하는 이방성 에칭에 의해 상기 절연막에 상기 소스 또는 드레인 영역에 이르는 접속홀을 형성하는 공정;
    상기 접속홀의 내부를 포함하는 상기 반도체 기판의 주면상에 제3 도전막을 퇴적하는 공정; 및
    상기 제1 내지 제3 도전막을 가공하여 상기 하부 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  3. 하부 전극, 및 상기 하부 전극과 유전체막을 사이에 두고 대향하는 상부 전극을 갖는 용량 소자를 구비한 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 한 주면에 트랜지스터를 형성하는 공정;
    상기 트랜지스터의 소스 또는 드레인 영역상에 절연막을 형성하는 공정;
    상기 절연막상에 제1 도전막을 퇴적하는 공정;
    이방성 에칭에 의해 상기 제1 도전막에 상기 소스 또는 드레인 영역상에 개구할 관통홀을 형성하는 공정;
    상기 제1 도전막에 형성된 관통홀의 내부를 포함하는 상기 반도체 기판의 주면상에 측벽 도전막을 퇴적하는 공정;
    상기 측벽 도전체막을 이방성 에칭하여 상기 제1 도전막에 형성된 관통홀의 내벽에 접하는 통상 도전체를 형성하는 공정;
    상기 반도체 기판의 주면상에 스페이서막 및 제2 도전막을 이 순서로 퇴적하는 공정;
    사진 제판 기술에 의해 상기 반도체 기판의 주면에 수직인 방향에서 보았을 경우 상기 통상 도전체의 최하부에서의 내벽을 둘러싸는 것과 같은 형상의 마스크를 상기 제2 도전막상에 형성하는 공정;
    상기 마스크를 이용한 이방성 에칭에 의해 상기 제2 도전막에 관통홀을 형성하는 공정;
    상기 마스크를 이용해 상기 스페이서막 및 절연막을 이방성 에칭하여 상기 스페이서막에 관통홀을 형성함과 동시에, 상기 절연막에 상기 소스 또는 드레인 영역에 이르는 접속홀을 형성하는 공정;
    상기 접속홀의 내부를 포함하는 상기 반도체 기판의 주면상에 제3 도전막을 퇴적하는 공정; 및
    상기 제1 내지 제3 도전막을 가공하여 상기 하부 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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