DE19811834A1 - Halbleiterspeichereinrichtung und Herstellungsverfahren einer Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und ein Herstellungsverfahren einer Halbleiterspeichereinrichtung.

In den letzten Jahren schritt die Entwicklung der Halbleiterher­ stellungstechnologie getrieben durch die Notwendigkeit der hohen Integrationsdichte in Halbleiterspeichereinrichtungen, wie zum Beispiel DRAM (Dynamischer Direktzugriffsspeicher), deutlich voran. Es ist beispielsweise möglich, eine sehr feine Herstel­ lungstechnologie mit nicht mehr als 0,35 µm zu erzielen.

Ein Stapeltransistor wird weit verbreitet verwendet, um einen Abfall des Wertes des Kondensators, der durch die Hochintegrati­ onsherstellungstechnologie bedingt ist, zu verhindern. Bei­ spielsweise wurde ein Rippenkondensator vorgeschlagen.

Eine herkömmliche Halbleiterspeichereinrichtung ist in JP 4-116 865 A (1992) beschrieben. Fig. 7-9 zeigen Querschnittsansich­ ten der Prozeßschritte der Herstellung dieser Halbleiterspei­ chereinrichtung.

Wie in Fig. 7(a) gezeigt ist, wird ein getrennter Oxidfilm 2 auf der Hauptoberfläche eines Halbleitersubstrates 1 gebildet. Ein Gateoxidfilm 4 wird auf dem Siliziumsubstrat 1 gebildet. Ein Po­ lysiliziumfilm 3a und ein Silizidfilm 3b werden auf dem Gate­ oxidfilm 4 in dieser Reihenfolge als Gateelektrode 3 gebildet. Die Gateelektrode 3, die ein Teil einer Wortleitung ist, wird durch einen Bemusterungsprozeß des Polysiliziumfilmes 3a und des Silizidfilmes 3b gebildet. Unter Verwendung der Gateelektrode 3 und des getrennten Oxidfilmes 2 als Maske werden ein Sourcebe­ reich 5 und ein Drainbereich 6 an der Hauptoberfläche des Sili­ ziumsubstrates 1 durch Ionenimplantation gebildet und ein MOS-FET (Transistor 7) wird somit gebildet.

Wie in Fig. 7(b) gezeigt ist, wird ein Zwischenschichtisolator 91 auf der gesamten Oberfläche des Siliziumsubstrates 1 gebil­ det. Ein Kontaktloch wird auf dem Sourcebereich 5 gebildet. Als nächstes werden ein Polysiliziumfilm 8a und ein Silizidfilm 8b gebildet. Nach dem Bemustern des Polysiliziumfilmes 8a und des Silizidfilmes 8b wird eine Bitleitung, die den Polysiliziumfilm 8a und den Silizidfilm 8b enthält, gebildet. Es werden ein Zwi­ schenschichtisolator 92, ein zweiter Leiterfilm 12, ein Ab­ standshalterfilm 18 und ein erster Leiterfilm 10 in dieser Rei­ henfolge auf der gesamten Oberfläche des Siliziumsubstrates 1 gebildet.

Als nächstes wird, wie in Fig. 7(c) gezeigt ist, eine Resistmas­ ke 19 auf dem ersten Leiterfilm 10 durch Fotolithographie gebil­ det. Die Resistmaske 19 weist einen Öffnungsabschnitt (ein Loch) auf dem Drainbereich 6 auf.

Wie in Fig. 8(a) gezeigt ist, wird der erste Leiterfilm 10 se­ lektiv durch die Resistmaske 19 geätzt, und ein Loch 10a wird gebildet.

Wie in Fig. 8(b) gezeigt ist, wird nach dem Entfernen der Re­ sistmaske 19 der Abstandshalterfilm 18 durch den ersten Leiter­ film 10 als Maske selektiv geätzt und ein Loch 18a wird gebil­ det.

Wie in Fig. 8(c) gezeigt ist, wird der zweite Leiterfilm 12 ge­ ätzt und ein Loch 12a wird gebildet.

Wie in Fig. 9(a) gezeigt ist, wird ein Leiterfilm 20 für eine Seitenwand auf der gesamten Oberfläche des Siliziumsubstrates 1 gebildet.

Wie in Fig. 9(b) gezeigt ist, wird der Leiterfilm 20 für die Seitenwand geätzt und eine Seitenwand 11 wird gebildet.

Wie in Fig. 9(c) gezeigt ist, wird unter Verwendung des ersten und zweiten Leiterfilmes 10, 12 und der Seitenwand 11 als Maske der Zwischenschichtisolator 92 selektiv geätzt und wird kontinu­ ierlich der Zwischenschichtisolator 91 selektiv geätzt. Ein Kon­ taktloch 9a, das den Drainbereich 6 erreicht, wird durch den Ätzprozeß gebildet. Das Kontaktloch 9a enthält die Kontaktlöcher 91a, 92a. Als nächstes wird ein dritter Leiterfilm 13 auf dem gesamten Siliziumsubstrat 1 gebildet. Es wird eine Resistmaske auf dem dritten Leiterfilm 13 durch Fotolithographie gebildet und der dritte Leiterfilm 13, der erste Leiterfilm 10, der Ab­ standshalterfilm 18 und der zweite Leiterfilm 12 werden in die­ ser Reihenfolge durch die Resistmaske geätzt.

Danach wird der Abstandshalterfilm 18 selektiv durch ein naßche­ misches Ätzen entfernt und eine untere Elektrode 14 wird somit gebildet.

Es wird ein dielektrischer Film (nicht gezeigt) auf einer Ober­ fläche der unteren Elektrode 14 gebildet und eine obere Elektro­ de (nicht gezeigt) wird gebildet und es wird die Halbleiterspei­ chereinrichtung mit einem Rippenkondensator erhalten.

Wenn die Löcher 10a, 12a und 18a für die Seitenwand 11 in dem ersten Leiterfilm 10, dem zweiten Leiterfilm 12 und dem Ab­ standshalterfilm 18 gebildet werden, wird jedoch ein Wechseln einer Kammer für jedes Ätzen oder ein Wechseln des Gases für je­ des Ätzen benötigt. Weiterhin wird die Anzahl des anisotropen Ätzens zum Bilden der Löcher 10a und 18a beim Erhöhen um eine Rippe verdoppelt.

Da ein komplexer Herstellungsprozeß und eine lange Herstellungs­ zeit benötigt werden, verursachen diese Schwierigkeiten einen Anstieg der Herstellungskosten zum Bilden der Halbleiterspei­ chereinrichtung.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspei­ chereinrichtung, die einen gewünschten Wert eines Kondensators sicherstellen kann, die eine Feinelementstruktur bilden kann und niedrige Herstellungskosten realisieren kann, und ein Herstel­ lungsverfahren einer solchen Halbleiterspeichereinrichtung vor­ zusehen.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung des An­ spruches 1 oder durch das Herstellungsverfahren einer Halblei­ terspeichereinrichtung des Anspruches 8 oder 11 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Die Halbleiterspeichereinrichtung enthält auf einem Sourcebe­ reich oder einem Drainbereich eine untere Elektrode, die einen ersten Leiterfilm mit einem ersten Loch, das bezüglich einer Hauptoberfläche eines Halbleitersubstrates eine im wesentlichen senkrechte Öffnung ist, enthält. Ein zweiter Leiterfilm ist von dem ersten Leiterfilm getrennt vorgesehen und weist ein zweites Loch auf, das an einer Position gebildet ist, an der sich das erste Loch bezüglich der Hauptoberfläche des Halbleitersubstra­ tes im wesentlichen senkrecht erstreckt. Eine Seitenwand kommt in Kontakt mit einer inneren Wand von dem ersten Loch oder dem zweiten Loch. Schließlich kommt ein dritter Leiterfilm in Kon­ takt mit dem Sourcebereich oder dem Drainbereich, der Seitenwand und dem ersten Leiterfilm und/oder dem zweiten Leiterfilm.

Das Herstellungsverfahren einer Halbleiterspeichereinrichtung enthält die Schritte des Bildens eines Transistors auf einer Hauptoberfläche eines Halbleitersubstrates, des Bildens eines Isolierfilmes auf einem Sourcebereich oder einem Drainbereich des Transistors, des Bildens eines ersten Leiterfilmes, eines Abstandshalterfilmes und eines zweiten Leiterfilmes in dieser Reihenfolge auf dem Isolierfilm, des Bildens eines ersten Loches in dem zweiten Leiterfilm und auf dem Sourcebereich oder dem Drainbereich durch anisotropes Ätzen, des Bildens eines zweiten Loches in dem Abstandshalterfilm durch anisotropes Ätzen, das den zweiten Leiterfilm als Maske verwendet, des Bildens eines dritten Leiterfilmes auf der Hauptoberfläche des Halbleiter­ substrates einschließlich der Wand des ersten Loches und des zweiten Loches, des Bildens einer Seitenwand, die in Kontakt mit der inneren Wand des ersten Loches und des zweiten Loches kommt, und eines dritten Loches in dem ersten Leiterfilm durch ein ani­ sotropes Ätzen bezüglich dem dritten Leiterfilm und dem ersten Leiterfilm, des Bildens eines Kontaktloches, das den Sourcebe­ reich oder den Drainbereich erreicht, in dem Isolierfilm durch anisotropes Ätzen, das den ersten Leiterfilm, den zweiten Lei­ terfilm und die Seitenwand als Maske verwendet, des Bildens ei­ nes vierten Leiterfilmes auf der Hauptoberfläche des Halbleiter­ substrates einschließlich der Wand des Kontaktloches und des Bildens der unteren Elektrode durch Bearbeiten des ersten Lei­ terfilmes, des zweiten Leiterfilmes und des vierten Leiterfil­ mes.

Das Herstellungsverfahren einer Halbleiterspeichereinrichtung enthält den Schritt des Bildens eines Transistors auf einer Hauptoberfläche eines Halbleitersubstrates, des Bildens eines Isolierfilmes auf einem Sourcebereich oder einem Drainbereich eines Transistors, des Bildens eines ersten Leiterfilmes auf dem Isolierfilm, des Bildens eines ersten Loches in dem ersten Lei­ terfilm und auf dem Sourcebereich oder Drainbereich durch ani­ sotropes Ätzen, des Bildens eines zweiten Leiterfilmes auf der Hauptoberfläche des Halbleitersubstrates einschließlich der Wand des ersten Loches, des Bildens einer Seitenwand, die in Kontakt mit der inneren Wand des ersten Loches kommt, durch anisotropes Atzen bezüglich dem zweiten Leiterfilm, des Bildens eines Ab­ standhalterfilmes und eines dritten Isolierfilmes in dieser Rei­ henfolge auf der Hauptoberfläche des Halbleitersubstrates, des Bildens einer Maske auf dem dritten Leiterfilm durch Fotolitho­ graphie, wobei die Maske in einer Form derart gebildet ist, daß die innere Wand der unteren Seite der Seitenwand in einer senk­ rechten Richtung zu der Hauptoberfläche des Halbleitersubstrates umgeben ist, des Bildens eines zweiten Loches in dem dritten Leiterfilm durch anisotropes Atzen, das die Maske verwendet, des Bildens eines dritten Loches in dem Abstandshalterfilm und eines Kontaktloches, das den Sourcebereich oder den Drainbereich er­ reicht, in dem Isolierfilm durch anisotropes Ätzen, das die Mas­ ke bezüglich dem Abstandshalterfilm und dem Isolierfilm verwen­ det, des Bildens eines vierten Leiterfilmes auf der Hauptober­ fläche des Halbleitersubstrates einschließlich der Wand des Kon­ taktloches und des Bildens der unteren Elektrode durch Bearbei­ ten des ersten Leiterfilmes, des dritten Leiterfilmes und des vierten Leiterfilmes.

Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsfor­ men anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsansicht einer Halbleiterspei­ chereinrichtung entsprechend einer ersten Ausfüh­ rungsform,

Fig. 2 eine Querschnittsansicht von Prozeßschritten der Herstellung der Halbleiterspeichereinrichtung der ersten Ausführungsform,

Fig. 3 eine Querschnittsansicht von Prozeßschritten der Herstellung der Halbleiterspeichereinrichtung der ersten Ausführungsform,

Fig. 4 eine Querschnittsansicht einer Halbleiterspei­ chereinrichtung entsprechend einer zweiten Ausfüh­ rungsform,

Fig. 5 eine Querschnittsansicht von Prozeßschritten der Herstellung der Halbleiterspeichereinrichtung der zweiten Ausführungsform,

Fig. 6 eine Querschnittsansicht von Prozeßschritten der Herstellung der Halbleiterspeichereinrichtung der zweiten Ausführungsform,

Fig. 7 eine Querschnittsansicht von Prozeßschritten, die die Herstellung der der Anmelderin bekannten Halb­ leiterspeichereinrichtung zeigt,

Fig. 8 eine Querschnittsansicht von Prozeßschritten, die die Herstellung der der Anmelderin bekannten Halb­ leiterspeichereinrichtung zeigt,

Fig. 9 eine Querschnittsansicht von Prozeßschritten, die die Herstellung der der Anmelderin bekannten Halb­ leiterspeichereinrichtung zeigt.

Erste Ausführungsform

Es wird zuerst eine erste Ausführungsform mit Bezug zu Fig. 1-3 beschrieben.

Fig. 1 zeigte eine Querschnittsansicht einer Halbleiterspei­ chereinrichtung entsprechend der ersten Ausführungsform. Die Halbleiterspeichereinrichtung enthält ein Siliziumsubstrat 1, einen Trennoxidfilm 2, eine Gateelektrode 3, einen Gateoxidfilm 4, einen Sourcebereich 5, einen Drainbereich 6, einen MOS-FET 7, eine Bitleitung 8, einen Zwischenschichtisolator 9, einen ersten Leiterfilm 10, eine Seitenwand 11 (Elektroden- bzw. Polleiter), einen zweiten Leiterfilm 12, einen dritten Leiterfilm 13, eine untere Elektrode 14, einen dielektrischen Film 15 und eine obere Elektrode 16. Ein Stapelkondensator 17, der die untere Elektrode 14, den dielektrischen Film 15 und die obere Elektrode 16 ent­ hält, ist auf einem Siliziumsubstrat 1 gebildet. Das Silizium­ substrat 1 ist beispielsweise vom p-Typ.

Der Trennoxidfilm 2 ist auf der Hauptoberfläche des Silizium­ substrates 1 durch eine herkömmliche LOCOS-Technik (lokale Oxi­ dation von Silizium) gebildet.

Die Gateelektrode 3, die ein Teil der Wortleitung ist, ist auf dem Siliziumsubstrat 1 über dem Gateoxidfilm 4, der einen ther­ mischen Oxidfilm aufweist, gebildet. Die Gateelektrode 3 weist eine Schichtstruktur des Polysiliziumfilmes 3a als untere Schicht und eines Wolframsilizidfilmes 3b (der Silizidfilm) als obere Schicht auf.

Der Sourcebereich 5 und der Drainbereich 6 sind vom n-Typ. Der Sourcebereich 5 und der Drainbereich 6 sind unterhalb der Gate­ elektrode 3 gebildet. Der Sourcebereich 5 ist gegenüber dem Drainbereich 6 gebildet. Der MOS-FET 7, der die Gateelektrode 3, den Gateoxidfilm 4, den Sourcebereich 5 und den Drainbereich 6 aufweist, ist an der Hauptoberfläche des Siliziumsubstrates 1 umgeben durch den Trennoxidfilm 2 gebildet.

Die Bitleitung 8 kommt in Kontakt mit dem Sourcebereich 5. Die Bitleitung 8 weist eine Schichtstruktur des Polysiliziumfilmes 8a als eine untere Schicht und eines Wolframsilizidfilmes (der Silizidfilm) 8b als eine obere Schicht auf.

Der Zwischenschichtisolator 9 weist das Kontaktloch 9a auf, das ein Substrat des Drainbereiches 6 erreicht. Der Zwischenschicht­ isolierfilm 9 enthält Siliziumoxid. Der Zwischenschichtisolier­ film 9 ist auf dem Sourcebereich 5, dem Drainbereich 6 und der Gateelektrode 3 gebildet. Der Zwischenschichtisolator 9 kommt in Kontakt mit der Bitleitung 8. Der Zwischenschichtisolator 9 weist die Zwischenschichtisolatoren 91 und 92 auf. Das Kontakt­ loch 9a weist das Kontaktloch 91a, das in dem Zwischenschichti­ solator 91 gebildet ist, und das Kontaktloch 92a, das in dem Zwischenschichtisolator 92 gebildet ist, auf.

Die untere Elektrode 14 ist mit dem Drainbereich 6 durch das Kontaktloch 9a verbunden. Die untere Elektrode 14 weist den er­ sten Leiterfilm 10, die Seitenwand 11, den zweiten Leiterfilm 12 und den dritten Leiterfilm 13 auf.

Der erste Leiterfilm 10, die Seitenwand 11, der zweite Leiter­ film 12 und der dritte Leiterfilm 13 weisen einen Polysilizium­ film auf. Der erste Leiterfilm 10 weist das Loch 10a auf. Das Loch 10a, das auf dem Drainbereich 6 gebildet ist, ist eine be­ züglich der Hauptoberfläche des Siliziumsubstrates 1 im wesent­ lichen senkrechte Öffnung. Die Seitenwand 11 kommt in Kontakt mit einer inneren Wand des Loches 10a. Die untere Seite der Sei­ tenwand 11 kommt in Kontakt mit dem zweiten Leiterfilm 12. Der zweite Leiterfilm 12 kommt in Kontakt mit dem Zwischenschicht­ isolator 9 und ist auf dem Zwischenschichtisolator 9 gebildet. Der zweite Leiterfilm 12 ist unterhalb des ersten Leiterfilmes 10 mit einem Abstand gebildet, wie in Fig. 1 gezeigt ist. Das Loch 12a des zweiten Leiterfilmes 12 ist an einer Position ge­ bildet, an der das Loch 10a bezüglich der Hauptoberfläche des Siliziumsubstrates 1 im wesentlichen senkrecht erstreckt ist. Der dritte Leiterfilm 13 kommt in Kontakt mit dem Drainbereich 6 und erstreckt sich durch das Kontaktloch 9a nach oben zu dem er­ sten Leiterfilm 10.

Fig. 2-3 sind Querschnittsansichten, die Prozeßschritte der Her­ stellung der Halbleiterspeichereinrichtung der ersten Ausfüh­ rungsform zeigen.

Wie in Fig. 2(a) gezeigt ist, wird der Trennoxidfilm 2 an einer gewünschten Position der Hauptoberfläche des p-Siliziumsub­ strates 1 durch die LOCOS-Technik gebildet. Die Dicke des Trenn­ oxidfilmes 2 ist in der Größenordnung von 0,4 µm. Der Gateoxid­ film 4, der einen Siliziumoxidfilm aufweist, wird auf der Ober­ fläche des p-Siliziumsubstrates 1 durch thermische Oxidation ge­ bildet. Die Dicke des Gateoxidfilmes 4 ist in der Größenordnung von 0,01 µm. Der Polysiliziumfilm 3a und der Wolframsilizidfilm 3b werden in dieser Reihenfolge durch CVD (Chemisches Abscheiden aus der Gasphase) auf dem Gateoxidfilm 4 gebildet. Die Gateelek­ trode 3 als ein Teil der Wortleitung wird durch herkömmliche Fo­ tolithographie und anisotropes Ätzen des Polysiliziumfilmes 3a und des Wolframsilizidfilmes 3b gebildet.

Als nächstes werden die Gateelektrode 3 und der Trennoxidfilm 2 als Maske verwendet und eine Ionenimplantation von Phosphor oder Arsen wird durchgeführt und der n-Sourcebereich 5 und der n-Drainbereich 6 werden in dem Siliziumsubstrat 1 gebildet. Der MOS-FET 7, der ein n-Kanal ist, wird somit erhalten.

Wie Fig. 2(b) gezeigt ist, wird der Zwischenschichtisolator 91, der einen TEOS-(Tetraethylorthosilikat)-Oxidfilm enthält, auf der gesamten Oberfläche des Siliziumsubstrates durch CVD gebil­ det. Zum Bilden eines Kontaktloches auf dem Sourcebereich 5 wer­ den herkömmliche Fotolithographie und anisotropes Ätzen bezüg­ lich des Zwischenschichtisolators 91 auf der Oberfläche des Sourcebereiches 5 verwendet. Der Polysiliziumfilm 8a und der Wolframsilizidfilm 8b für einen niedrigen Widerstand werden in dieser Reihenfolge auf dem Siliziumsubstrat 1, das das Kontakt­ loch aufweist, durch CVD gebildet. Die Bitleitung 8 wird durch herkömmliche Fotolithographie zu dem Polysiliziumfilm 8a und dem Wolframsilizidfilm 8b gebildet.

Der Zwischenschichtisolator 92, der einen TEOS-Oxidfilm enthält, wird auf der gesamten Oberfläche des Siliziumsubstrates 1 gebil­ det. Der zweite Leiterfilm 12, der einen Polysiliziumfilm mit einer Dotierung aufweist, wird auf dem Zwischenschichtisolator 92 gebildet. Die Dicke des zweiten Leiterfilmes 12 ist in der Größenordnung von 0,1 µm. Der Abstandshalterfilm 18, der einen BPSG-(Borphosphorsilikatglas)-Film enthält, wird auf dem zweiten Leiterfilm 12 gebildet. Die Dicke des Abstandshalterfilmes 18 ist in der Größenordnung von 0,1 µm. Als nächstes wird der erste Leiterfilm 10, der einen Polysiliziumfilm mit einer Dotierung enthält, auf dem Abstandshalterfilm 18 gebildet. Die Dicke des ersten Leiterfilmes 10 ist in der Größenordnung von 0,2 µm. Der Zwischenschichtisolator 92, der zweite Leiterfilm 12, der Ab­ standshalterfilm 18 und der erste Leiterfilm 10 werden in dieser Reihenfolge durch CVD gebildet.

Wie in Fig. 2(c) gezeigt ist, wird die Resistmaske 19 auf dem ersten Leiterfilm 10 durch Fotolithographie gebildet. Die Re­ sistmaske 19 weist einen Öffnungsabschnitt (ein Loch) auf dem Drainbereich 6 auf. Zu dieser Zeit kann der Öffnungsdurchmesser des Loches als ein unterer Grenzwert der Fotolithographie einge­ stellt werden. In dem Fall, bei dem die Fotolithographie, die einen KrF-(Kryptonfluorid)-Excimerlaser verwendet, durchgeführt wird, um den Grad eines Prozeßspielraumes der DOF (Schärfen­ tiefe) oder ähnliches sicherzustellen, ist der Öffnungsdurchmes­ ser des Loches in der Größenordnung von 0,3 µm.

Der erste Leiterfilm 10 wird selektiv mit einer RIE-(Reaktives Ionenätzen)-Technik, die die Resistmaske 19 verwendet, geätzt und das Loch 10a wird gebildet. Der Öffnungsdurchmesser des Lo­ ches 10a beträgt ungefähr 0,3 µm.

Wie in Fig. 2(d) gezeigt ist, wird die Resistmaske 19 mittels einer Veraschungstechnik entfernt. Unter Verwendung des ersten Leiterfilmes 10 als Maske wird der Abstandshalterfilm 18 durch die RIE-Technik selektiv geätzt und das Loch 18a wird gebildet. Der Öffnungsdurchmesser des Loches 18a beträgt ungefähr 0,3 µm.

Als nächstes wird, wie in Fig. 3(a) gezeigt ist, der Leiterfilm 20, der einen Polysiliziumfilm mit einer Dotierung enthält, auf dem gesamten Siliziumsubstrat 1 durch CVD gebildet. Der Leiter­ film 20 wird die Seitenwand 11 in einem späteren Prozeßschritt. Die Dicke des Leiterfilmes 20 ist in der Größenordnung von 0,075 µm.

Wie in Fig. 3(b) gezeigt ist, wird der Leiterfilm 20 mit der RIE-Technik geätzt und die Seitenwand 11 wird gebildet. Weiter­ hin wird der Ätzprozeß fortgeführt und der zweite Leiterfilm 12 wird selektiv geätzt. Das Loch 12a wird gebildet. Der Öffnungs­ durchmesser des Loches 12a beträgt ungefähr 0,15 µm. Im Quer­ schnitt der Seitenwand 11 in einer vertikalen Richtung zu dem Siliziumsubstrat 1 beträgt die Dicke einer Seite in der unteren Seite der Seitenwand 11 ungefähr 0,075 µm.

Wie in Fig. 3(c) gezeigt ist, werden der Zwischenschichtisolator 92 und der Zwischenschichtisolator 91 durch die RIE-Technik, die den ersten Leiterfilm 10, den zweiten Leiterfilm 12 und die Sei­ tenwand 11 als Maske verwendet, selektiv und kontinuierlich ge­ ätzt. Das Kontaktloch 9a, das den Drainbereich 6 erreicht, wird durch den Ätzvorgang gebildet. Das Kontaktloch 9a weist die Kon­ taktlöcher 91a und 92a auf. Der Öffnungsdurchmesser des Kontakt­ loches 9a beträgt ungefähr 0,15 µm und kann kleiner sein als der minimale Öffnungsdurchmesser, der durch die Fotolithographie, die den KrF-Excimerlaser verwendet, gebildet ist.

Der dritte Leiterfilm 13, der einen Polysiliziumfilm mit einer Dotierung enthält, wird auf der gesamten Oberfläche des Silizi­ umsubstrates 1 durch CVD gebildet. Die Dicke des dritten Leiter­ filmes 13 ist in der Größenordnung von 0,5 µm. Weiterhin wird ei­ ne Resistmaske auf dem dritten Leiterfilm 13 durch Fotolithogra­ phie gebildet. Der dritte Leiterfilm 13, der erste Leiterfilm 10, der Abstandshalterfilm 18 und der zweite Leiterfilm 12 wer­ den in dieser Reihenfolge durch die RIE-Technologie, die die Re­ sistmaske verwendet, geätzt.

Nach dem obigen Ätzprozeß wird der Abstandshalterfilm 18, der den BPSG-Film enthält, selektiv durch eine Naßreinigungstechnik, die HF-Dampf verwendet, entfernt und die untere Elektrode 14 wird gebildet.

Der dielektrische Film 15 wird auf der Oberfläche der unteren Elektrode 14 durch CVD gebildet. Weiterhin wird ein Polysilizi­ umfilm in der Größenordnung von 0,15 µm durch CVD gewachsen und die obere Elektrode 16 wird gebildet. Der Stapelkondensator 17 wird somit gebildet. Die Halbleiterspeichereinrichtung in Fig. 1 kann somit erhalten werden.

Bei der Halbleiterspeichereinrichtung der ersten Ausführungsform kann eine Abnahme der Kapazität des Kondensators entsprechend dem Herstellen eines feinen Elementes gesteuert werden. Weiter­ hin können in der ersten Ausführungsform verglichen mit der Halbleiterspeichereinrichtung des bisher bekannten Standes der Technik eine Reduzierung der Herstellungskosten und der Herstel­ lungszeit entsprechend einer Abnahme der Anzahl des anisotropen Ätzens erhalten werden.

Die Seitenwand 11 und das Loch 12a können durch anisotropes Ät­ zen auf einmal gebildet werden. Daher kann die Anzahl der Her­ stellungsschritte in der ersten Ausführungsform verglichen mit der Anzahl der Herstellungsschritte der Halbleiterspeicherein­ richtung der bisher bekannten Art reduziert werden.

Zweite Ausführungsform

Eine zweite Ausführungsform wird mit Bezug zu Fig. 4-6 beschrie­ ben.

Fig. 4 zeigt eine Querschnittsansicht einer Halbleiterspei­ chereinrichtung entsprechend der zweiten Ausführungsform. Die Halbleiterspeichereinrichtung enthält einen ersten Leiterfilm 30, eine Seitenwand 31 und einen zweiten Leiterfilm 32. Der ver­ bleibende Aufbau der zweiten Ausführungsform ist der gleiche wie der, der in der ersten Ausführungsform gezeigt ist.

Der erste Leiterfilm 30, die Seitenwand 31, der zweite Leiter­ film 32 und der dritte Leiterfilm 13 weisen einen Polysilizium­ film auf. Der erste Leiterfilm 30 weist ein Loch 30a auf. Das Loch bzw. die Ausnehmung 30a, die auf dem Drainbereich 6 gebil­ det ist, ist bezüglich der Hauptoberfläche des Siliziumsubstra­ tes 1 eine im wesentlichen senkrechte Öffnung. Der erste Leiter­ film 30 ist auf dem Zwischenschichtisolator 9 gebildet und kommt in Kontakt mit dem Zwischenschichtisolator 9. Die Seitenwand 31 (elektrodenähnlicher Leiter) kommt in Kontakt mit einer inneren Wand des Loches 30a. Der zweite Leiterfilm 32 ist auf dem ersten Leiterfilm 30 mit einem Abstand gebildet, wie in Fig. 4 gezeigt ist. Ein Loch 32a des zweiten Leiterfilmes 32 ist an einer Posi­ tion gebildet, an der das Loch 30a bezüglich der Hauptoberfläche des Siliziumsubstrates im wesentlichen senkrecht erstreckt ist bzw. sich erstrecken würde. Der dritte Leiterfilm 13 kommt in Kontakt mit dem Drainbereich 6 und erstreckt sich durch das Kon­ taktloch 9a nach oben zu dem zweiten Leiterfilm 32.

Fig. 5 und 6 sind Querschnittansichten, die Prozeßschritte des Herstellens der Halbleiterspeichereinrichtung der zweiten Aus­ führungsform zeigen.

Wie in Fig. 5(a) gezeigt ist, wird der Trennoxidfilm 2 an einer gewünschten Position der Hauptoberfläche des p-Silizium­ substrates 1 durch die LOCOS-Technik gebildet. Die Dicke des Trennoxidfilmes 2 ist in der Größenordnung von 0,4 µm. Der Ga­ teoxidfilm 4, der einen Siliziumoxidfilm enthält, wird auf der Oberfläche des p-Siliziumsubstrates 1 durch eine thermische Oxi­ dationstechnik gebildet. Die Dicke des Gateoxidfilmes ist in der Größenordnung von 0,01 µm. Der Polysiliziumfilm 3a und der Wolframsilizidfilm 3b werden in dieser Reihenfolge durch CVD auf dem Gateoxidfilm 4 gebildet. Die Gateelektrode 3 wird als Teil der Wortleitung durch die herkömmliche Fotolithographie und ani­ sotropes Ätzen des Polysiliziumfilmes 3a und des Wolfram­ silizidfilmes 3b gebildet.

Als nächstes werden die Gateelektrode 3 und der Trennoxidfilm 2 als Maske verwendet, wird eine Ionenimplantation von Phosphor oder Arsen durchgeführt und werden der n-Sourcebereich 5 und der n-Drainbereich 6 auf dem Siliziumsubstrat 1 gebildet. Der MOS-FET 7 mit einem n-Kanal kann somit erhalten werden.

Wie in Fig. 5(b) gezeigt ist, wird der Zwischenschichtisolator 91, der einen TEOS-Oxidfilm enthält, auf der gesamten Oberfläche des Siliziumsubstrates 1 durch CVD gebildet. Zum Herstellen des Kontaktloches auf dem Sourcebereich 5 werden herkömmliche Foto­ lithographie und anisotropes Ätzen bezüglich des Zwischen­ schichtisolators 91 auf der Oberfläche des Sourcebereiches 5 verwendet. Der Polysiliziumfilm 8a und der Wolframsilizidfilm 8b für niedrigen Widerstand werden in dieser Reihenfolge auf dem Siliziumsubstrat 1, das das Kontaktloch aufweist, durch CVD ge­ bildet. Die Bitleitung 8 wird durch herkömmliche Fotolithogra­ phie bezüglich dem Polysiliziumfilm 8a und dem Wolframsilizid­ film 8b gebildet.

Der Zwischenschichtisolator 92, der einen TEOS-Oxidfilm enthält, wird auf der gesamten Oberfläche des Siliziumsubstrates 1 durch CVD gebildet. Der erste Leiterfilm 30, der einen Polysilizium­ film mit einer Dotierung enthält, wird auf dem Zwischenschicht­ isolator 92 durch CVD gebildet. Die Dicke des ersten Leiterfil­ mes 30 ist in der Größenordnung von 0,1 µm. Eine Resistmaske 21 wird auf dem ersten Leiterfilm 30 durch Fotolithographie gebil­ det. Die Resistmaske 21 weist einen Öffnungsabschnitt (ein Loch) auf dem Drainbereich 6 auf.

Zu dieser Zeit kann der Öffnungsdurchmesser des Loches als der untere Grenzwert der Fotolithographie eingestellt sein. In dem Fall, bei dem Fotolithographie, die einen KrF-(Kryptonfluorid)-Excimer­ laser verwendet, durchgeführt wird, um den Grad eines Prozeßspielraumes von DOF oder ähnliches sicherzustellen, liegt der Öffnungsdurchmesser des Loches in der Größenordnung von 0,3 µm. Bei dem Fotolithographieprozeß ist der erste leitende Film 30 nützlich zum genauen Herstellen eines Loches mit kleinem Öffnungsdurchmesser, da der erste leitende Film 30, der den Po­ lysiliziumfilm enthält, die Rolle einer ARC (Antireflexions­ beschichtung) spielt. Weiterhin ist der erste leitende Film 30 ebenfalls nützlich zum Reduzieren der Herstellungskosten, da kein ARC-Material separat benötigt wird.

Der erste leitende Film bzw. Leiterfilm 30 wird mit der RIE-Technik, die die Resistmaske 21 verwendet, selektiv geätzt und das Loch 30a wird gebildet. Der Öffnungsdurchmesser des Loches 30a ist ungefähr 0,3 µm.

Wie in Fig. 5(c) gezeigt ist, wird die Resistmaske 21 durch die Veraschungstechnik entfernt. Danach wird der Leiterfilm 20, der einen Polysiliziumfilm mit einer Dotierung enthält, auf dem ge­ samten Siliziumsubstrat 1 durch CVD gebildet. Der Leiterfilm 20 wird die Seitenwand 31 in einem späteren Prozeßschritt werden. Die Dicke des Leiterfilmes 20 ist in der Größenordnung von 0,075 µm.

Wie in Fig. 5(d) gezeigt ist, wird der Leiterfilm 20 mit der RIE-Technik zurückgeätzt und die Seitenwand 31 wird gebildet. Im Querschnitt der Seitenwand 31 in einer senkrechten Richtung zu dem Siliziumsubstrat 1 beträgt die Dicke einer Seite in der un­ teren Seite der Seitenwand 31 ungefähr 0,075 µm.

Wie in Fig. 6(a) gezeigt ist, wird der Abstandshalterfilm 18, der den BPSG-Film enthält, auf dem ersten Leiterfilm 30 gebil­ det. Die Dicke des Abstandshalterfilmes 18 ist in der Größenord­ nung von 0,1 µm. Als nächstes wird der zweite Leiterfilm 32, der den Polysiliziumfilm mit einer Dotierung enthält, auf dem Ab­ standshalterfilm 18 gebildet. Die Dicke des zweiten Leiterfilmes 32 ist in der Größenordnung von 0,1 µm. Der Abstandshalterfilm 18 und der zweite Leiterfilm 32 werden in dieser Reihenfolge durch CVD gebildet.

Eine Resistmaske 22, die ein Fotoresist enthält, wird auf dem zweiten Leiterfilm 32 durch Fotolithographie gebildet. Die Re­ sistmaske 22 weist ein Loch auf dem Drainbereich 6 auf. Im Quer­ schnitt des Loches in einer senkrechten Richtung zu der Haupto­ berfläche des Siliziumsubstrates 1 ist die innere Wand in der unteren Seite der Seitenwand 31, d. h. die Resistmaske 22, derart in einer Form gebildet, daß der Teil, der den minimalen Öff­ nungsdurchmesser der inneren Wand der Seitenwand 31 aufweist, umgeben ist.

Der zweite Leiterfilm 32 wird selektiv mit der RIE-Technik, die die Resistmaske 22 verwendet, gebildet und das Loch 32a wird ge­ bildet. Ein Öffnungsdurchmesser des Loches 32a beträgt 0,3-0,5 µm.

Wie in Fig. 6(b) gezeigt ist, werden der Abstandshalterfilm 18, der Zwischenschichtisolator 91 und der Zwischenschichtisolator 92 mit der RIE-Technik, die die Resistmaske 22 als Maske verwen­ det, kontinuierlich und selektiv geätzt und das Loch 18a und das Kontaktloch 9a, das den Drainbereich 6 erreicht, werden gebil­ det. Das Kontaktloch 9a weist die Kontaktlöcher 91a und 92a auf. Der Öffnungsdurchmesser des Kontaktloches 9a beträgt ungefähr 0,15 µm und kann kleiner sein als der minimale Öffnungsdurchmes­ ser, der durch die Fotolithographie, die einen KrF-Excimerlaser verwendet, gebildet wird.

Wie in Fig. 6(c) gezeigt ist, wird die Resistmaske 22 durch die Veraschungstechnik entfernt. Der dritte Leiterfilm 13, der den Polysiliziumfilm mit Dotierung enthält, wird auf der gesamten Oberfläche des Siliziumsubstrates 1 durch CVD gebildet. Die Dicke des dritten Leiterfilmes 13 liegt in der Größenordnung von 0,5 µm. Weiterhin wird die Resistmaske auf dem dritten Leiterfilm 13 durch Fotolithographie gebildet. Der dritte Leiterfilm 13, der zweite Leiterfilm 32, der Abstandshalterfilm 18 und der er­ ste Leiterfilm 30 werden mit der RIE-Technik, die die Resistmas­ ke verwendet, in dieser Reihenfolge geätzt.

Nach dem obigen Ätzprozeß wird der Abstandshalterfilm 18, der den BPSG-Film enthält, durch die Naßreinigungstechnik, die HF-Dampf verwendet, selektiv entfernt und die untere Elektrode 14 wird gebildet.

Der dielektrische Film 15 wird auf der Oberfläche der unteren Elektrode 14 durch CVD gebildet. Weiterhin wird der Polysilizi­ umfilm darauf in der Größenordnung von 0,15 µm durch CVD gewach­ sen und die obere Elektrode 16 wird gebildet. Der Stapelkonden­ sator 17 wird somit gebildet. Die Halbleiterspeichereinrichtung in Fig. 4 kann folglich erhalten werden.

Bei der Halbleiterspeichereinrichtung der zweiten Ausführungs­ form kann eine Abnahme der Kapazität des Kondensators entspre­ chend dem Herstellen eines feinen Elementes gesteuert werden. Weiterhin können bei der ersten und zweiten Ausführungsform ver­ glichen mit der Halbleiterspeichereinrichtung in dem bisher be­ kannten Stand der Technik die Reduzierung der Herstellungskosten und der Herstellungszeit entsprechend der Abnahme der Anzahl des anisotropen Atzens reduziert werden.

Das Loch 18a und das Kontaktloch 9a können durch anisotropes Ät­ zen zu einem Zeitpunkt geätzt werden. Daher kann die Anzahl der Herstellungsschritte in der zweiten Ausführungsform verglichen mit der Anzahl der Herstellungsschritte der Halbleiterspei­ chereinrichtung des bisherigen Standes der Technik reduziert werden.

Weiterhin gibt es bei der Halbleiterspeichereinrichtung der zweiten Ausführungsform im Vergleich zu der der ersten Ausfüh­ rungsform keine Abnahme der Filmdicke des zweiten Leiterfilmes 31 aufgrund des anisotropen Ätzens, da das Kontaktloch 9a durch die Resistmaske 22 gebildet werden kann. Daher kann der zweite Leiterfilm 32 dünn gebildet werden.

Wie oben beschrieben wurde, können die Halbleiterspeicherein­ richtung und das Herstellungsverfahren davon einen gewünschten Wert eines Kondensators sicherstellen, eine feine Elementstruk­ tur bilden und weiterhin niedrige Herstellungskosten verwirkli­ chen.

Claims (25)

1. Halbleiterspeichereinrichtung mit
einem auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildeten Transistor und
einem Stapelkondensator (17), der eine untere Elektrode (14), die in Kontakt mit einem Sourcebereich (5) oder einem Drainbe­ reich (6) des Transistors (7) kommt, einen dielektrischen Film (15), der auf der unteren Elektrode (14) gebildet ist, und eine obere Elektrode (16), die auf dem dielektrischen Film (15) ge­ bildet ist, aufweist und auf der Hauptoberfläche des Halbleiter­ substrates (1) gebildet ist, bei der
die untere Elektrode (14) auf dem Sourcebereich (5) oder Drain­ bereich (6) einen ersten Leiterfilm (10) mit einem ersten Loch (10a), das bezüglich der Hauptoberfläche des Halbleitersubstra­ tes (1) eine senkrechte Öffnung ist,
einen zweiten Leiterfilm (12), der von dem ersten Leiterfilm (10) mit einem Abstand angeordnet ist und ein zweites Loch (12a) aufweist, das an einer Position gebildet ist, an der das erste Loch (10a) bezüglich der Hauptoberfläche des Halbleitersubstra­ tes (1) senkrecht erstreckt ist,
eine Seitenwand (11), die in Kontakt mit einer inneren Wand des ersten Loches (10a) oder des zweiten Loches (12a) kommt,
einen dritten Leiterfilm (13), der in Kontakt mit dem Sourcebe­ reich (5) oder dem Drainbereich (6), der Seitenwand (11) und dem ersten Leiterfilm (10) oder dem zweiten Leiterfilm (12) kommt, aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der ein Isolierfilm (9) auf dem Sourcebereich (5) oder dem Drainbereich (6) gebildet ist und die untere Schicht (10) von dem ersten Lei­ terfilm (10) und dem zweiten Leiterfilm (12) in Kontakt mit dem Isolierfilm (9) kommt und auf dem Isolierfilm (9) gebildet ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, bei der eine untere Seite der Seitenwand (11) in Kontakt mit dem zweiten Leiterfilm (12) kommt.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei der ein Öffnungsdurchmesser des ersten Loches (10a) größer ist als ein Öffnungsdurchmesser des zweiten Loches (12a).

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, bei der der erste Leiterfilm (10) in einer oberen Schicht von dem zweiten Leiterfilm (12) angeordnet ist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3 oder 5, bei der ein Öffnungsdurchmesser des zweiten Loches (12a) größer ist als ein Öffnungsdurchmesser des ersten Loches (10a).

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4 oder 6, bei der der zweite Leiterfilm (10) in einer oberen Schicht von dem ersten Leiterfilm (12) angeordnet ist.

8. Herstellungsverfahren einer Halbleiterspeichereinrichtung mit einem Stapelkondensator, der eine untere Elektrode (14), ei­ nen dielektrischen Film (15) und eine obere Elektrode (16) ent­ hält, mit den Schritten

Bilden eines Transistors (7) auf einer Hauptoberfläche eines Halbleitersubstrates (1),

Bilden eines Isolierfilmes (9) auf einem Sourcebereich (5) oder einem Drainbereich (6) des Transistors (7),

Bilden eines ersten Leiterfilmes (12), eines Abstandshalterfil­ mes (18) und eines zweiten Leiterfilmes (10) in dieser Reihen­ folge auf dem Isolierfilm (9),

Bilden eines ersten Loches (10a) in dem zweiten Leiterfilm (10) und auf dem Sourcebereich (5) oder dem Drainbereich (6) durch anisotropes Ätzen,

Bilden eines zweiten Loches (18a) in dem Abstandshalterfilm (18) durch anisotropes Atzen unter Verwendung des zweiten Leiterfil­ mes (10) als Maske,

Bilden eines dritten Leiterfilmes (20) auf der Hauptoberfläche des Halbleitersubstrates (1) einschließlich der Wand des ersten Loches (10a) und des zweiten Loches (18a),

Bilden einer Seitenwand (11), die in Kontakt kommt mit der Wand des ersten Loches (10a) und des zweiten Loches (18a), und eines dritten Loches (12a) in dem ersten Leiterfilm (12) durch aniso­ tropes Ätzen bezüglich dem dritten Leiterfilm (20) und dem er­ sten Leiterfilm (10),

Bilden eines Kontaktloches (9a), das den Sourcebereich (5) oder den Drainbereich (6) erreicht, in dem Isolierfilm (9) durch ani­ sotropes Ätzen unter Verwendung des ersten Leiterfilmes (12), des zweiten Leiterfilmes (10) und der Seitenwand (11) als Maske,

Bilden eines vierten Leiterfilmes (13) auf der Hauptoberfläche des Halbleitersubstrates (1) einschließlich der Wand des Kon­ taktloches (9a) und

Bilden der unteren Elektrode (14) durch Bearbeiten des ersten Leiterfilmes (12) des zweiten Leiterfilmes (10) und des vierten Leiterfilmes (13.

9. Verfahren nach Anspruch 8, bei dem, wenn die untere Elek­ trode (14) gebildet wird, der erste Leiterfilm (12), der zweite Leiterfilm (10), der vierte Leiterfilm (13) und der Abstands­ halterfilm (18) durch anisotropes Atzen unter Verwendung einer Maske mit einer gemeinsamen Form geätzt werden.

10. Verfahren nach Anspruch 8 oder 9, bei dem der Abstands­ halterfilm (18) durch Naßätzen entfernt wird, wenn die untere Elektrode (14) gebildet wird.

11. Herstellungsverfahren einer Halbleiterspeichereinrichtung mit einem Stapelkondensator, der eine untere Elektrode (14), ei­ nen dielektrischen Film (15) und eine obere Elektrode (16) auf­ weist, mit den Schritten
Bilden eines Transistors (7) auf einer Hauptoberfläche eines Halbleitersubstrates (1),
Bilden eines Isolierfilmes (9) auf einem Sourcebereich (5) oder einem Drainbereich (6) des Transistors (7),
Bilden eines ersten Leiterfilmes (30) auf dem Isolierfilm (9),

Bilden eines ersten Loches (30a) in dem ersten Leiterfilm (30) und auf dem Sourcebereich (5) oder dem Drainbereich (6) durch anisotropes Ätzen,

Bilden eines zweiten Leiterfilmes (20) auf der Hauptoberfläche des Halbleitersubstrates (1) einschließlich der Wand des ersten Loches (30a),
Bilden einer Seitenwand (31), die in Kontakt mit der Wand des ersten Loches (30a) kommt, durch anisotropes Ätzen bezüglich dem zweiten Leiterfilm (20),
Bilden eines Abstandshalterfilmes (18) und eines dritten Leiter­ filmes (32) in dieser Reihenfolge auf der Hauptoberfläche des Halbleitersubstrates (1),
Bilden einer Maske (22) auf dem dritten Leiterfilm (32) durch Fotolithographie, wobei die Maske (22) derart in einer Form ge­ bildet ist, daß die Wand in der unteren Seite der Seitenwand (31) in senkrechter Richtung bezüglich der Hauptoberfläche des Halbleitersubstrates (1) umgeben wird,
Bilden eines zweiten Loches (32a) in dem dritten Leiterfilm (32) durch anisotropes Ätzen unter Verwendung der Maske (22),
Bilden eines dritten Loches (18a) in dem Abstandshalterfilm (18) und eines Kontaktloches (9a), das den Sourcebereich (5) oder den Drainbereich (6) erreicht, in dem Isolierfilm (9) durch aniso­ tropes Ätzen bezüglich des Abstandshalterfilmes (18) und des Isolierfilmes (9) unter Verwendung der Maske (22),
Bilden eines vierten Leiterfilmes (13) auf der Hauptoberfläche des Halbleitersubstrates (1) einschließlich der Wand des Kon­ taktloches (9a) und
Bilden der unteren Elektrode (14) durch Bearbeiten des ersten Leiterfilmes (30), des dritten Leiterfilmes (32) und des vierten Leiterfilmes (13)

12. Verfahren nach Anspruch 11, bei dem der erste Leiterfilm (30), der dritte Leiterfilm (32), der vierte Leiterfilm (13) und der Abstandshalterfilm (18) durch anisotropes Ätzen unter Ver­ wendung einer Maske einer gemeinsamen Form geätzt werden, wenn die untere Elektrode (14) gebildet wird.

13. Verfahren nach Anspruch 11 oder 12, bei dem der Abstands­ halterfilm (18) durch Naßätzen entfernt wird, wenn die untere Elektrode (14) gebildet wird.