-
Die vorliegende Erfindung betrifft Halbleiterspeicherbauelemente und kann insbesondere,
jedoch nicht ausschließlich für ein hochintegriertes dynamisches Speicherbauelement mit
Direktzugriff (DRAM) angewendet werden.
-
In Übereinstimmung mit der jüngeren Entwicklung von höheren Packungsdichten in
Halbleiterbauelementen wird die Höhe eines Kondensators in einer DRAM-Zelle, die aus einem
Transistor und dem Kondensator besteht, immer weiter vergrößert, um eine ausreichende
Kapazität in einem begrenzten Bereich sicherzustellen. Mit anderen Worten wird durch die
Vergrößerung der Höhe des Kondensators eine durch die hohe Integration des
Halbleiterspeicherbauelements bedingte Verminderung der Fläche kompensiert. Die Vergrößerung
der Höhe des Kondensators macht die Stufendeckung instabil, was eine Unterbrechung
während der Ausbildung einer Metallschicht verursachen kann. Ein unter der Metallschicht
ausgebildeter Zwischenschicht-Isolationsfilm kann dicker gemacht werden, um die
Stufendeckung zu verbessern. Ein dickerer Zwischenschicht-Isolationsfilm kann jedoch eine
Unterbrechung der Metallschicht verursachen, wenn ein tiefes Kontaktloch während eines
Kontaktprozesses gebildet wird, um die Metallschicht mit einem vorbestimmten
Fremdatombereich in einem Halbleitersubstrat in Kontakt zu bringen. Da die Dicke des Zwischenschicht-
Isolationsfilms und die Zwischenschicht-Verbindungseigenschaften wie oben beschrieben
miteinander in Beziehung stehen, ist eine Vergrößerung der Dicke des Zwischenschicht-
Isolationsfilms nicht vorteilhaft. Um die Unterbrechung der Metallschicht zu vermeiden, wird
in der Koreanischen Patentanmeldung 90-13003 (Koreanische Patentveröffentlichung 91-
5462) mit dem Titel "Dynamic Random Access Memory Device" von Nippon Electronics Co.,
Ltd. und in EP 0 414 227 (NEC Corporation) eine Technik vorgeschlagen, bei der eine
schräge Seitenwand-Struktur an der Peripherie von einer unteren Elektrode eines
Kondensators einer peripheren Speicherzelle in einer Speicherzellenmatrix ausgebildet wird.
-
Fig. 1 der beigefügten Zeichnungen ist eine Schnittansicht, die ein mit Hilfe der in den oben
angegebenen Patentanmeldungen beschriebenen herkömmlichen Technik hergestelltes
Halbleiterbauelement zeigt.
-
Dabei sind nur zwei periphere Speicherzellen in einer Speicherzellenmatrix gezeigt, die aus
Speicherzellen gebildet ist, die mit Abschnitten einer Vielzahl von Bitleitungen und
Wortleitungen verbunden sind. In einem Halbleitersubstrat 11 eines ersten Leitfähigkeitstyps sind
ein erster, zweiter und dritter Fremdatombereich 12a, 15 und 13a eines dem ersten
Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps ausgebildet, die durch einen
vor
bestimmten Abstand voneinander beabstandet sind. Der erste und der dritte
Fremdatombereich 12a und 13a dienen als ein Speicherknoten der Speicherzelle, und der zweite
Fremdatombereich 15 ist mit einer Bitleitung verbunden. Gatelektroden 12c und 13c sind
über dem Substrat 11 zwischen den Fremdatombereichen ausgebildet, wobei jeweils
Gateisolationsschichten 12b und 12b als Zwischenschichten verwendet werden. Die
Gateelektroden 12c und 13c bilden zusammen mit den Fremdatombereichen 12a, 15 und 13a einen
Schalttransistor der Speicherzelle. Weiterhin sind untere Elektroden 12d und 13d aus einem
polykristallinen Silizium ausgebildet, die mit dem ersten und dem dritten Fremdatombereich
12a und 13a jeweils über Kontaktlöcher 16a und 16b verbunden sind, die durch das Ätzen
eines vorbestimmten Teils einer ersten Isolationsschicht 15 auf dem Halbleitersubstrat 11
ausgebildet werden. Zu diesem Zeitpunkt wird eine schräge Seitenwand-Struktur 17 auf der
ersten Isolationsschicht 15 im äußersten Teil der Speicherzellenmatrix ausgebildet, die eine
steile Innenwand 17a zur Innenseite der Speicherzellenmatrix hin und eine sanft
ansteigende Außenwand 17b zur Außenseite derselben hin aufweist. Eine periphere Schaltung des
Halbleiterbauelementes ist an der Außenseite der Außenwand 17b ausgebildet. Eine obere
Elektrode 19 ist über den unteren Elektroden 12d und 13d unter Verwendung eines
dielektrischen Films 18 als Zwischenschicht ausgebildet, um einen Kondensator zu bilden. Der
Schalttransistor und der Kondensator bilden eine Speicherzelleneinheit der
Speicherzellenmatrix. Dann werden eine zweite Isolationsschicht 20 und eine Metallschicht 21 über dem
Substrat 11 ausgebildet, um die Speicherzellenmatrix zu bilden.
-
Durch das Ausbilden der schrägen Seitenwand-Struktur wird wie in Fig. 1 dargestellt eine
Metallschicht mit einer exzellenten Stufendeckung gebildet, obwohl die Dicke der unteren
Elektrode und der Zwischenschicht dicker gewählt ist.
-
Es sind jedoch zusätzlich ein Photolithographieschritt und ein Ätzschritt zum Bilden der
schrägen Außenwand für die schräge Seitenwand-Struktur erforderlich. Da eine zum Bilden
der schrägen Seitenwand verwendete polykristalline Siliziumschicht in der Peripherie der
Speicherzellenmatrix während des Ausbildens der unteren Elektrode des Kondensators
gelassen werden muß, um die schräge Seitenwand-Struktur zu bilden, ist diese Technik
außerdem nur für eine DRAM-Zelle mit einem Einfachstapelkondensator geeignet. Bei einer
DRAM-Zelle mit einer zylindrischen oder einer lamellenförmigen Struktur weist auch das an
der Peripherie der Speicherzellenmatrix gelassene polykristalline Silizium eine zylindrische
oder eine lammellenartige Struktur auf, was die Ausbildung der schrägen Seitenwand-
Struktur unmöglich macht. Dementsprechend kann die schräge Seitenwand-Struktur nur bei
einer Einfachstapeldondensator-Struktur angewendet werden.
-
EP0476584 beschreibt ein Halbleiterbauelement mit schräg zu Wortleitungen verlaufenden
Bitleitungen, aktiven Bereichen, einer als Gateelektrode dienenden Wortleitung und einer als
Sourceelektrode dienenden Bitleitung. Die lamellenförmige Elektrode aus Polysilizium dient
als eine Drainelektrode zu einem Drainbereich und bildet zusammen mit einer dielektrischen
Schicht und einer Isolationsschicht einen Kondensator. Eine Projektion auf der Kante des
Bauelements im vertieften Bereich der Isolationsschicht vermindert das Problem einer
ungleichmäßigen Stufendeckung.
-
Bevorzugte Ausführungsformen der vorliegenden Erfindung bezwecken, ein
Halbleiterspeicherbauelement mit einer Metallschicht vorzusehen, die trotz der aufgrund der hohen
Integration des Halbleiterbauelements vergrößerten Stufen nicht unterbrochen wird.
-
Es ist ein weiteres Ziel, ohne zusätzliche Prozesse ein Halbleiterbauelement vorzusehen,
das eine Metallschicht mit einer exzellenten Stufendeckung aufweist.
-
Es ist ein weiteres Ziel, ein Halbleiterspeicherbauelement mit einer Metallschicht
vorzusehen, die unabhängig vom Aufbau der Speicherelektrode der DRAM-Zelle eine exzellente
Stufendeckung aufweist.
-
Es ist ein weiteres Ziel, ohne zusätzliche Prozesse ein Halbleiterspeicherbauelement mit
einer Metallschicht vorzusehen, die unabhängig vom Aufbau der Speicherelektrode der
DRAM-Zelle eine exzellente Stufendeckung aufweist.
-
Es ist ein weiteres Ziel, ohne zusätzliche Prozesse ein Halbleiterspeicherbauelement mit
einer Metallschicht vorzusehen, die unabhängig vom Aufbau der Speicherelektrode der
DRAM-Zelle und unabhängig von der Höhe der Stufen der DRAM-Zelle eine exzellente
Stufendeckung aufweist.
-
In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein
Halbleiterspeicherpbauelement angegeben, welches umfaßt: eine Vielzahl von Bitleitungen (32), eine Vielzahl
von die Bitleitungen (32) kreuzenden Wortleitungen (30), sowie eine Speicherzellenmatrix
mit Speicherzellen, die mit den Bitleitungen (32) und den Wortleitungen (30) verbunden sind,
wobei die Speicherzellen aufeinanderfolgend mit einer Isolationsschicht (44) und einer
Metallschicht (46) bedeckt sind, wobei jede Speicherzelle einen Schalttransistor und einen
Kondensator aufweist, wobei der Schalttransistor als Gateelektrode eine entsprechende
Wortleitung (30) verwendet, die mit einem Abstand zu einem Kanal zwischen aktiven
Bereichen (36) eines zweiten Leitfähigkeitstyps angeordnet ist, die auf einem Halbleitersubstrat
(50) eines ersten Leitfähigkeitstyps mit Hilfe einer auf dem Kanal ausgebildeten
Gateisolationsschicht (31) ausgebildet sind, wobei der Kondensator eine Speicherelektrode (38)
umfaßt, die in Kontakt mit dem aktiven Bereich (36) ist, wobei sich die Metallschicht (46)
über eine äußerste Speicherzelle erstreckt, dadurch gekennzeichnet, daß entweder die
Höhe der Speicherelektrode (38) der äußersten Speicherzelle niedriger ist als die einer inneren
Speicherzelle in der Speicherzellenmatrix oder daß die Außenkante oder Seitenwand der
Speicherelektrode (38) der äußersten Speicherzelle niedriger ist als die Innenkante oder
Seitenwand derselben.
-
In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist ein
Halbleiterspeicherbauelement angegeben, bei dem die Speicherelektrode (38) der äußersten
Speicherzelle in der Speicherzellenmatrix nach unten zur Peripherie des Speicherzellenmatrix hin
abgeschrägt ist, um einen vorbestimmten Neigungswinkel zu dem Halbleitersubstrat (50) zu
bilden.
-
Vorzugsweise ist die Länge der Speicherelektrode einer äußersten Speicherzelle länger als
diejenige der Speicherelektrode einer inneren Speicherzelle in der Speicherzellenmatrix.
Vorzugsweise ist die Breite des aktiven Bereichs in Kontakt mit der Speicherelektrode der
äußersten Speicherzelle breiter als die Breite des aktiven Bereichs in Kontakt mit der
Speicherelektrode einer inneren Speicherzelle in der Speicherzellenmatrix.
-
Vorzugsweise ist der Abstand zwischen zwei peripheren Bitleitungen einschließlich einer
äußersten Bitleitung breiter als derjenige zwischen Bitleitungen in einem inneren Teil der
Speicherzellenmatrix.
-
Vorzugsweise ist die äußerste Bitleitung in der Peripherie der Speicherzellenmatrix auf der
Seite der Speicherelektrode einer äußersten Speicherzelle der Speicherzellenmatrix
ausgebildet, die sich zu einem inneren Teil der Speicherzellenmatrix hin erstreckt.
-
In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist ein
Halbleiterspeicherbauelement angegeben, das eine Speicherzellenmatrix umfaßt, die aus
Speicherzellen gebildet ist, die mit einer Vielzahl von Bitleitungen und Wortleitungen verbunden sind,
wobei eine Speicherelektrode einer äußersten Speicherzelle in der Speicherzellenmatrix zu
der Peripherie der Speicherzellenmatrix hin abgeschrägt ist, um einen vorbestimmten
Neigungswinkel zu der Oberfläche des Halbleitersubstrats zu bilden, wobei die Länge der
Speicherelektrode einer äußersten Speicherzelle länger ist als diejenige einer Speicherelektrode
einer inneren Speicherzelle in der Speicherzellenmatrix, wobei die Breite eines aktiven
Bereichs der äußersten Speicherzelle breiter ist als diejenige eines aktiven Bereichs der
inneren Speicherzelle in der Speicherzellenmatrix, wobei der Abstand zwischen zwei Bitleitungen
in der Peripherie der Speicherzellenmatrix breiter ist als der Abstand zwischen zwei
Bitleitungen in einem inneren Teil der Speicherzellenmatrix, wobei die Bitleitung in der
Peripherie der Speicherzellenmatrix in einem äußeren Teil des aktiven Bereichs der äußersten
Speicherzelle angeordnet ist und wobei die Höhe der Speicherelektrode der äußersten
Speicherzelle niedriger ist als die Höhe der Speicherelektrode der inneren Speicherzelle in der
Speicherzellenmatrix.
-
Um die vorliegende Erfindung und deren Anwendung zu erläutern, wird im folgenden auf die
beigefügten Zeichnungen Bezug genommen. Es zeigen:
-
Fig. 2 eine Ansicht eines beispielhaften Halbleiterspeicherbauelements in
Übereinstimmung mit der vorliegenden Erfindung,
-
Fig. 3 eine Schnittansicht eines Halbleiterspeicherbauelements in Übereinstimmung
mit einer ersten Ausführungsform der vorliegenden Erfindung,
-
Fig. 4A bis 4D Schnittansichten, die Schritte zum Herstellen des
Halbleiterbauelements von Fig. 3 zeigen,
-
Fig. 5 eine Schnittansicht, die ein Halbleiterspeicherbauelement in Übereinstimmung
mit einer zweiten Ausführungsform der vorliegenden Erfindung zeigt,
-
Fig. 6A bis 6D Schnittansichten, die Schritte zum Herstellen des
Halbleiterbauelements von Fig. 5 zeigen, und
-
Fig. 7 eine Schnittansicht, die ein Halbleiterbauelement in Übereinstimmung mit einer
dritten Ausführungsform der vorliegenden Erfindung zeigt.
-
In den Zeichnungen geben gleiche Bezugszeichen ähnliche oder entsprechende Teile an.
-
Die Ansicht des Halbleiterspeicherbauelements von Fig. 2 stellt einen peripheren Bereich
einschließlich einer äußersten Speicherzelle in einer Speicherzellenmatrix dar. Eine Stapel-
DRAM-Zelle mit einer vergrabenen Bitleitung ist als ein Beispiel einer bevorzugten
Ausführungsform der vorliegenden Erfindung gegeben.
-
Dabei erstrecken sich Wortleitungen 30 in der Längsrichtung, und Bitleitungen 32a-32f
erstrecken sich in der Querrichtung und kreuzen die Wortleitungen 30. An vorbestimmten
Positionen unter den Wortleitungen 30 vorgesehene aktive Bereiche bilden Schalttransistoren,
wobei jeweils die Wortleitungen 30 als Gateelektroden verwendet werden.
Speicherelektroden 38, die über benachbarten Wortleitungen ausgebildet sind, bilden Stapelkondensatoren
zusammen mit einer Plattenelektrode 42, die den oberen Teil derselben bedeckt. Die
Bitleitungen 32a-32f kontaktieren die aktiven Bereiche 36 über erste Kontaktbereiche 34, und die
Speicherelektroden 38 kontaktieren die aktiven Bereiche 36 über zweite Kontaktbereiche 40.
Bei diesem Aufbau ist die Länge L, einer Speicherelektrode einer äußersten Speicherzelle in
der Bitleitungsrichtung länger als die Länge L&sub2; einer Speicherelektrode einer inneren
Speicherzelle in der Speicherzellenmatrix. Dabei ist auch die Breite eines aktiven Bereichs 36a
der äußersten Speicherzelle in der Speicherzellenmatrix breiter als die Breite eines aktiven
Bereichs 36b der inneren Speicherzelle.
-
Fig. 3 ist eine Schnittansicht, die eine erste Ausführungsform des
Halbleiterspeicherbauelements entlang der Linie A-A' von Fig. 2 zeigt.
-
Dabei ist die als Gateelektrode des Schalttransistors verwendete Wortleitung 30 über einem
vorbestimmten Teil eines Halbleitersubstrats 50 ausgebildet, das einen ersten
Leitfähigkeitstyp aufweist und auf dem eine Feldoxidschicht 52 ausgebildet ist. Unter Verwendung einer
auf der oberen Oberfläche und an der Seite der Wortleitung 30 ausgebildeten
Isolationsschicht als Maske für die Ionenimplantation wird durch die Ionenimplantation von
Fremdatomen eines zweiten Leitfähigkeitstyps ein aktiver Bereich 36 gebildet, der die
Speicherelektrode 38 kontaktiert, die eine untere Elektrode eines Kondensators ist. Die
Speicherelektrode 38 der äußersten Speicherzelle in der Speicherzellenmatrix ist zur Peripherie der
Speicherzellenmatrix hin abgeschrägt, um einen vorbestimmten Neigungswinkel θ zu der
Oberfläche des Halbleitersubstrats 50 zu bilden. Dadurch kann in einem folgenden Schritt
einfach eine Metallschicht 46 ausgebildet werden.
-
Die Speicherelektroden sind mit Hilfe von ersten und zweiten
Zwischenschicht-Isolationsfilmen 48 und 49 elektrisch voneinander isoliert. Die als obere Elektrode eines Kondensators
verwendete Plattenelektrode 42 ist über dem Halbleitersubstrat 50 mit der darauf
ausgebildeten Speicherelektrode 38 ausgebildet, wobei ein dielektrischer Film 39 als
Zwischenschicht verwendet wird. Ein dritter Zwischenschicht-Isolationsfilm 44 und die Metallschicht 46
werden übereinander angeordnet, um die Speicherzellenmatrix zu bilden. Weil dabei die
Länge L&sub1; der äußersten Speicherelektrode 38 in der Speicherzellenmatrix länger ist als die
Länge L&sub2; der inneren Speicherzellenelektroden 38 in der Speicherzellenmatrix, kann sich die
über dem oberen Teil derselben ausgebildete Metallschicht 46 einfach erstrecken. Um die
Länge L&sub1; der äußersten Speicherelektrode länger vorzusehen als die Länge L&sub2; der inneren
Speicherelektrode, wird die Länge eines Photomaskenmusters zum Ausbilden der äußersten
Speicherelektrode länger gewählt als diejenige zum Ausbilden der inneren
Speicherelektrode.
-
Fig. 4A bis 4D sind Schnittansichten, die Schritte zum Herstellen des in Fig. 3 gezeigten
Halbleiterspeicherbauelements zeigen. In Fig. 4A wird die Feldoxidschicht 52 zum Isolieren
der Elemente auf dem Halbleitersubstrat 50 des ersten Leitfähigkeitstyps durch ein
selektives Oxidationsverfahren ausgebildet, wobei die Wortleitungen 30 durch eine
Gateoxidschicht zu der Oberfläche des Halbleitersubstrats 50 beabstandet werden, die auf der
Oberfläche des Halbleitersubstrats 50 ausgebildet ist, und wobei auf den Wortleitungen 30 über
einem vorbestimmten Teil des Halbleitersubstrats 50 zwischen den Feldoxidschichten 52
eine erste Isolationsschicht 31 ausgebildet wird. Unter Verwendung der ersten
Isolationsschicht 31 auf der oberen Oberfläche der Wortleitung 30 als Maske für die Ionenimplantation
werden Fremdatome des zweiten Leitfähigkeitstyps ionenimplantiert, um die aktiven
Bereiche 36 zu bilden. Jede Wortleitung 30 wird als Gateelektrode des Schalttransistors
verwendet, der die entsprechende Speicherzelle bildet.
-
Nachdem wie in Fig. 4B gezeigt die erste Isolationsschicht 31 um die Seitenwand jeder
Wortleitung 30 herum gebildet ist, wird eine Borphosphorsilikatglas-(BPSG)-Schicht dick als
erster Zwischenschicht-Isolationsfilm 48 ausgebildet und es wird ein Aufschmelzprozeß
ausgeführt. Durch das Ätzen eines vorbestimmten Teils des ersten
Zwischenschicht-Isolationsfilms 48 wird ein Kontaktloch gebildet, um die dargestellte Bitleitung 32d mit dem aktiven
Bereich 36 zu kontaktieren. Nach dem Ausbilden der die Wortleitung 30 kreuzenden
Bitleitung 32d, wird eine BPSG-Schicht dick als zweiter Zwischenschicht-Isolationsfilm 49
ausgebildet, der die oberen und seitlichen Teile der Bitleitung 32d bedeckt, und es wird ein
Aufschmelzprozeß ausgeführt. Da die Bitleitung 32d auf dem vorderen oder hinteren Teil der
Schnittebene parallel zu der Schnittebene von Fig. 4B ausgebildet ist, ist sie in der
Zeichnung nicht gezeigt, sondern durch eine gestrichelte Linie angegeben. Wegen der Stufe
zwischen der oberen Oberfläche der in der Peripherie der Speicherzellenmatrix ausgebildeten
Feldoxidschicht 52 und der benachbarten Wortleitung 30 ist die als erster Zwischenschicht-
Isolationsfilm 48 verwendete BPSG-Schicht von der Seite der Wortleitung 30 zu der in der
Peripherie der Speicherzellenmatrix ausgebildeten Feldoxidschicht 52 hin abgeschrägt, so
daß die aufgeschmolzene BPSG-Schicht einen vorbestimmten Neigungswinkel 6 zu der
Oberfläche des Halbleitersubstrats 50 aufweist. Die Bildung des vorbestimmten
Neigungswinkels θ dient dazu, die Stufendeckung während einer folgenden Verarbeitung zum Bilden
der Metallschicht zu verbessern. Dabei verbessert ein kleinerer vorbestimmter
Neigungswinkel θ die Stufendeckung während des Auftragens der Metallschicht. Der vorbestimmte
Neigungswinkel θ, der durch die Dicke der BPSG-Schicht, die Temperatur für den
Aufschmelzprozeß und die Position eines Chips auf dem Wafer bestimmt wird, beträgt 10-20º, wenn die
BPSG-Schicht eine Dicke von 3000-5000 Å aufweist und das Aufschmelzen in einer
gewöhnlichen Verarbeitung bei einer Temperatur von 800-900º durchgeführt wird. Mit demselben
Verfahren wie zum Bilden des ersten Zwischenschicht-Isolationsfilms 48 wird die als zweiter
Zwischenschicht-Isolationsfilm 49 verwendete BPSG-Schicht auf dem oberen Teil der
Bitleitung 32d vorzugsweise mit einer Dicke von 3000-4000 Å und mit einem Aufschmelzprozeß
bei einer Temperatur von 800-900º ausgebildet.
-
Wie in Fig. 4C gezeigt, wird ein vorbestimmter Teil des ersten und des zweiten
Zwischenschicht-Isolationsfilms 48 und 49 geätzt, um die nicht die Bitleitung 32d kontaktierende
Oberfläche des aktiven Bereichs 36 freizulegen, um dadurch ein Kontaktloch zu bilden,
wobei dann eine polykristalline Siliziumschicht 37a über dem Halbleitersubstrat 50 ausgebildet
wird. Die polykristalline Siliziumschicht 37a wird verwendet, um die Speicherelektrode des
Kondensators zu bilden und ist mit einer hohen Konzentration (z. B. 10&supmin;¹&sup9; Ionen/cm³) dotiert,
um die Leitfähigkeit derselben zu erhöhen.
-
Wie in Fig. 4D gezeigt, wird die polykristalline Siliziumschicht 37a unter Verwendung eines
Photomaskenmusters geätzt, um vorbestimmte Teile der Oberfläche der zweiten
Zwischenschicht-Isolationsfilms 49 freizulegen, um die Speicherelektrode 38 zu bilden, wobei dann
der dielektrische Film 39 über dem Halbleitersubstrat 50 ausgebildet wird. Dabei ist die
Länge der äußersten Speicherelektrode in der Speicherzellenmatrix länger als diejenige der
inneren Speicherelektrode in der Speicherzellenmatrix, um die Stufendeckung zu
verbessern. Um die Länge der äußersten Speicherelektrode länger zu machen als diejenige der
inneren Speicherelektrode, kann die Länge des Photomaskenmusters zum Bilden der
äußersten Speicherelektrode während des Bildens des Photomaskenmusters länger gewählt
werden. Nach dem Abschließen der in Fig. 4D gezeigten Schritte, wenn die Plattenelektrode
42, der dritte Zwischenschicht-Isolationsfilm 44 und die Metallschicht 46 aufeinanderfolgend
auf dem dielektrischen Film 39 ausgebildet sind, wird die in Fig. 3 gezeigte
Speicherzellenmatrix erhalten.
-
In der in Fig. 3 gezeigten ersten Ausführungsform der vorliegenden Erfindung wird also die
äußerste Speicherelektrode an der Peripherie der Speicherzellenmatrix mit einem
vorbestimmten Neigungswinkel zu dem Halbleitersubstrat ausgebildet, um die Stufendeckung
während der folgenden Verarbeitung zum Auftragen der Metallschicht zu verbessern.
-
Weil für die äußerste Speicherelektrode ein vorbestimmter Neigungswinkel zu dem
Halbleitersubstrat vorgesehen wird, ist die Länge der äußersten Speicherelektrode länger als die
Länge der inneren Speicherelektroden, um die Stufendeckung währen der folgenden
Verarbeitung zum Auftragen der Metallschicht zu verbessern.
-
Fig. 5 ist eine Schnittansicht, die eine zweite Ausführungsform der vorliegenden Erfindung
entlang der Linie B-B' in Fig. 2 zeigt. Dabei werden auf einem Halbleitersubstrat 50 eines
ersten Leitfähigkeitstyps, der elektrisch durch eine Feldoxidschicht 52 getrennte aktive
Bereiche 36a und 36b aufweist, Speicherelektroden 38a und 38b jeweils in Kontakt mit den
aktiven Bereichen ausgebildet. Es werden entsprechende mit einem zweiten
Zwischenschicht-Isolationsfilm 49 zwischen den Speicherelektroden bedeckte Bitleitungen 32c-32f auf
der oberen Oberfläche eines ersten Zwischenschicht-Isolationsfilms 48 über der
Feldoxidschicht 52 ausgebildet. Ein dielektrischer Film 39, eine Plattenelektrode 42, ein dritter
Zwischenschicht-Isolationsfilm 44 und eine Metallschicht 46 werden über dem Halbleitersubstrat
50 ausgebildet, um eine Speicherzellenmatrix zu bilden. Da eine Wortleitung 30 auf dem
vorderen oder hinteren Teil der Schnittebene parallel zu der Schnittebene von Fig. 5
ausgebildet ist, ist diese nicht in den Zeichnungen gezeigt, sondern durch eine gestrichelte Linie
angegeben. Der Abstand L&sub4; zwischen den Bitleitungen 32e und 32f an der Peripherie der
Speicherzellenmatrix ist breiter als der Abstand L&sub3; zwischen den Bitleitungen 32d und 32e im
inneren Teil der Speicherzellenmatrix. Die Breite L&sub6; des aktiven Bereichs 36a der äußersten
Speicherzelle in der Speicherzellenmatrix ist breiter als die Breite L&sub5; des aktiven Bereichs
36b der inneren Speicherzelle in der Speicherzellenmatrix. Der erste
Zwischenschicht-Isolationsfilm 48 wird als eine BPSG-Schicht ausgebildet und durch einen Aufschmelzprozeß
planarisiert. Zu diesem Zeitpunkt wird die Oberfläche des ersten
Zwischenschicht-Isolationsfilms 48 über dem aktiven Bereich 36a der äußersten Speicherzelle in der
Speicherzellenmatrix planarisiert, um sie wegen der Stufe der im niedrigeren Bereich ausgebildeten
Wortleitung 30 niedriger zu machen als die Oberfläche des ersten
Zwischenschicht-Isolationsfilms 48 über dem aktiven Bereich 36b der inneren Speicherzelle in der
Speicherzellenmatrix. Wenn dementsprechend der zweite Zwischenschicht-Isolationsfilm 49 nach dem
Ausbilden der Bitleitungen 32c-32f ausgebildet wird und dann die Speicherelektroden 38a
und 38b in Kontakt mit den aktiven Bereichen 36a und 36b nach dem Aufschmelzprozeß als
polykristallines Silizium ausgebildet werden, dann weisen die Höhe der Speicherelektrode
38a über dem aktiven Bereich 36a der äußersten Speicherzelle in der Speicherzellenmatrix
und die Höhe der Speicherelektrode 38b über dem aktiven Bereich 36b der inneren
Speicherzelle in der Speicherzellenmatrix eine Differenz von Δd auf. Wegen dieser Differenz Δd
ist die Metallschicht 46 leicht zu der Peripherie der Speicherzellenmatrix abgeschrägt, wenn
die Metallschicht 46 in der folgenden Verarbeitung aufgetragen wird, wodurch die
Stufendeckung verbessert wird. In Fig. 5 werden Verfahren zum Ändern der Abstände zwischen
den Bitleitungen sowie der Breiten der aktiven Bereiche durchgeführt, um die Stufendeckung
zu verbessern, wobei diese Verfahren bei Bedarf jedoch auch selektiv durchgeführt werden
können.
-
Fig. 6A bis 6C sind Schnittansichten, die Schritte zum Herstellen des in Fig. 5 gezeigten
Halbleiterspeicherbauelements zeigen. Wie in Fig. 6A gezeigt, wird die Feldoxidschicht 52
zum Isolieren der Elemente durch ein selektives Oxidationsverfahren auf dem
Halbleitersubstrat 50 des ersten Leitfähigkeitstyps hergestellt. Die Wortleitung 30, die durch eine auf
der Oberfläche des Halbleitersubstrats 50 ausgebildete Gateoxidschicht von der Oberfläche
des Halbleitersubstrats 50 beabstandet ist und auf der eine Isolationsschicht ausgebildet
wird, wird über einem vorbestimmten Teil des Halbleitersubstrats 50 zwischen den
Feldoxidschichten 52 ausgebildet. Unter Verwendung der auf der oberen Oberfläche der Wortleitung
30 ausgebildeten Isolationsschicht als Maske für die Ionenimplantation werden Fremdatome
des zweiten Leitfähigkeitstyps ionenimplantiert, um die aktiven Bereiche 36a und 36b zu
bilden. Danach wird der erste Zwischenschicht-Isolationsfilm 48 über dem Halbleitersubstrat
50 ausgebildet und durch den Aufschmelzprozeß planarisiert. Die Bitleitungen 32c-32f in
Kontakt mit vorbestimmten Teilen der aktiven Bereiche 36a und 36b werden über dem
Halbleitersubstrat 50 ausgebildet. Weiterhin wird der zweite Zwischenschicht-Isolationsfilm
49 auf den Bitleitungen 32c-32f ausgebildet und wird der Aufschmelzprozeß ausgeführt. Die
Breite L&sub6; des aktiven Bereichs 36a der äußersten Speicherzelle in der Speicherzellenmatrix
wird breiter gewählt als die Breite L&sub5; des aktiven Bereichs 36b der inneren Speicherzelle in
der Speicherzellenmatrix. Die Bitleitungen 32c-32f werden über der Feldoxidschicht 52
angeordnet. Der Abstand L&sub4; zwischen den Bitleitungen 32e und 32f an der Peripherie der
Speicherzellenmatrix ist breiter als der Abstand L&sub3; zwischen den Bitleitungen 32d und 32e
des inneren Teils der Speicherzellenmatrix. Der erste Zwischenschicht-Isolationsfilm 48 wird
als BPSG-Schicht ausgebildet und durch den Aufschmelzprozeß planarisiert. Zu diesem
Zeitpunkt wird die Oberfläche des ersten Zwischenschicht-Isolationsfilms 48 über dem
aktiven Bereich 36a der äußersten Speicherzelle in der Speicherzellenmatrix planarisiert, damit
diese Oberfläche wegen der Stufe der im niedrigeren Bereich ausgebildeten Wortleitung 30
niedriger ist als diejenige des ersten Zwischenschicht-Isolationsfilms 48 über dem aktiven
Bereich 36b der inneren Speicherzelle in der Speicherzellenmatrix. Da die Wortleitung im
vorderen oder hinteren Bereich der Schnittebene parallel zu der Schnittebene von Fig. 6A
ausgebildet ist, ist diese in der Zeichnung nicht gezeigt, sondern durch eine gestrichelte
Linie angegeben.
-
Wie in Fig. 6B gezeigt, wird ein vorbestimmter Teil des ersten und des zweiten
Zwischenschicht-Isolationsfilms 48 und 49 geätzt, um die nicht die Bitleitungen 32c-32f kontaktierende
Oberfläche der aktiven Bereiche 36a und 36b freizulegen, um ein Kontaktloch zu bilden,
wobei dann eine polykristalline Siliziumschicht 37b über dem Halbleitersubstrat 50 ausgebildet
wird. Die polykristalline Siliziumschicht 37b wird verwendet, um die Speicherelektrode des
Kondensators zu bilden und ist mit einer hohen Konzentration (z. B. 10&supmin;¹&sup9; Ionen/cm³) dotiert,
um die Leitfähigkeit derselben zu erhöhen.
-
Wie in Fig. 6C gezeigt, wird die polykristalline Siliziumschicht 37b unter Verwendung eines
Photomaskenmusters geätzt, um vorbestimmte Teile der Oberfläche des zweiten
Zwischenschicht-Isolationsfilms 49 freizulegen, um dadurch die Speicherelektroden 38a und 38b zu
bilden, wobei dann der dielektrische Film 39 über dem Halbleitersubstrat 50 ausgebildet
wird. Wegen des Aufschmelzprozesses auf dem ersten und dem zweiten Zwischenschicht-
Isolationsfilm 48 und 49 ist die Oberfläche der polykristallinen Siliziumschicht 37b über dem
aktiven Bereich 36b der inneren Speicherzelle in der Speicherzellenmatrix höher als
diejenige der polykristallinen Siliziumschicht 37b über dem aktiven Bereich 36a der äußersten
Speicherzelle. Deshalb weist die Speicherelektrode 38a über dem aktiven Bereich 36a der
äußersten Speicherzelle in der Speicherzellenmatrix die Höhendifferenz Δd gegenüber der
Höhe der Speicherelektrode 38b über dem aktiven Bereich 36b der inneren Speicherzelle in
der Speicherzellenmatrix auf. Wegen der Differenz Δd ist die Metallschicht 46 leicht zu der
Peripherie der Speicherzellenmatrix hin abgeschrägt, wenn die Metallschicht 46 in der
folgenden Verarbeitung aufgetragen wird, wodurch die Stufendeckung verbessert wird. Nach
Abschluß der in Fig. 6C gezeigten Schritte werden aufeinanderfolgend die Plattenelektrode
42, der Zwischenschicht-Isolationsfilm 44 und die Metallschicht 46 auf dem dielektrischen
Film 39 ausgebildet, um die in Fig. 5 gezeigten Speicherzellenamtrix zu bilden. Wenn der
dritte Zwischenschicht-Isolationsfilm 44 wie der erste und der zweiten
Zwischenschicht-Isolationsfilm einem Planarisierungsprozeß unterzogen wird, weist die Metallschicht 46 eine
sanftere Neigung auf, wodurch die Stufendeckung weiter verbessert wird.
-
Fig. 7 ist eine Schnittansicht, die eine dritte Ausführungsform der vorliegenden Erfindung
entlang der Linie B-B' in Fig. 2 zeigt. Die dritte Ausführungsform wird in Übereinstimmung
mit Schritten zum Ausbilden der zweiten Ausführungsform ausgebildet, wobei jedoch die
äußerste Bitleitung 32f der Dummy-Bitleitungen an der Peripherie der in Fig. 5 gezeigten
Speicherzellenanordnung nicht ausgebildet wird. Deshalb weist die über dem aktiven
Bereich 36a der äußersten Speicherzelle in der Speicherzellenmatrix ausgebildete
Speicherelektrode 38a die Höhendifferenz Ad gegenüber der Höhe der über dem aktiven Bereich 36b
der inneren Speicherzelle ausgebildeten Speicherelektrode 38b auf. Außerdem ist die in
Fig. 5 gezeigte äußerste Dummy-Bitleitung 32f ausgelassen, um eine sanfte Neigung
zwischen der äußersten Speicherelektrode und der Peripherie der Speicherzellenmatrix
vorzusehen. Deshalb wird eine Metallschicht 46 mit einer exzellenten Stufendeckung während des
folgenden Prozesses zum Auftragen der Metallschicht 46 vorgesehen.
-
Eine vierte Ausführungsform der vorliegenden Erfindung kann in Übereinstimmung mit den
Schritten zum Ausbilden der in Fig. 5 gezeigten zweiten Ausführungsform ausgebildet
werden, wobei jedoch die Länge der äußersten Speicherelektrode 38a an der Peripherie der
Speicherzellenamtrix länger ist als die Länge der Speicherelektrode 38b im inneren Teil, die
äußerste Bitleitung 32f der Dummy-Bitleitungen nicht ausgebildet wird und die Breite des
aktiven Bereichs 36a der äußersten Speicherzeile breiter ist als die Breite des aktiven
Bereichs 36b der inneren Speicherzelle. Deshalb weist die äußerste Speicherelektrode 38a
eine sanfte Neigung zu der Peripherie der Speicherzellenmatrix auf, um einen
vorbestimmten Neigungswinkel zu der Oberfläche des Halbleitersubstrats 50 zu bilden, wobei die
äußerste Dummy-Bitleitung 32f nicht ausgebildet wird. Folglich wird die Stufendeckung der
Metallschicht 46 während der folgenden Verarbeitung des Prozesses zum Auftragen der
Metallschicht 46 beträchtlich verbessert.
-
In Übereinstimmung mit den oben beschriebenen Ausführungsformen der vorliegenden
Erfindung wird eine äußerste Speicherelektrode in einer Speicherzellenmatrix derart
ausgebildet, daß sie einen vorbestimmten Neigungswinkel zu der Oberfläche des Halbleitersubstrats
aufweist und/oder daß die Länge der äußersten Speicherelektrode länger ist als die Länge
einer Speicherelektrode im inneren Teil und/oder daß der Abstand zwischen den Dummy-
Bitleitungen an der Peripherie der Speicherzellenmatrix größer ist als der Abstand zwischen
den Dummy-Bitleitungen im inneren Teil und/oder daß die Breite eines aktiven Bereichs der
äußersten Speicherzelle in der Speicherzellenmatrix breiter ist als die Breite eines aktiven
Bereichs der inneren Speicherzelle. Dadurch wird ein Halbleiterspeicherbauelement mit
einer Metallschicht mit einer exzellenten Stufendeckung vorgesehen, wobei die Anordnung
unabhängig vom Aufbau der Speicherelektrode einer Speicherzelle ohne zusätzliche
Prozesse angepaßt wird.