JP3257801B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3257801B2 JP3257801B2 JP40728690A JP40728690A JP3257801B2 JP 3257801 B2 JP3257801 B2 JP 3257801B2 JP 40728690 A JP40728690 A JP 40728690A JP 40728690 A JP40728690 A JP 40728690A JP 3257801 B2 JP3257801 B2 JP 3257801B2
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Description
【０００１】
【産業上の利用分野】本発明は、基体に複数の段差部が
存在している半導体装置の製造方法に関するものであ
る。
存在している半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】例えば積み上げ容量素子型ＤＲＡＭで
は、積み上げ型容量素子のために、メモリセルの特にビ
ット線用のコンタクト部における段差が厳しい。もし、
この段差を緩和しなければ、ビット線よりも上層の配線
の加工が難しくなる。そこで、リフロー法やエッチバッ
ク法等によって層間絶縁膜の平坦化が図られている。
は、積み上げ型容量素子のために、メモリセルの特にビ
ット線用のコンタクト部における段差が厳しい。もし、
この段差を緩和しなければ、ビット線よりも上層の配線
の加工が難しくなる。そこで、リフロー法やエッチバッ
ク法等によって層間絶縁膜の平坦化が図られている。
【０００３】
【発明が解決しようとする課題】ところが、積み上げ容
量素子型ＤＲＡＭでも、周辺回路部ではメモリセル部に
比べて段差が少ない。従って、メモリセル部における厳
しい段差を緩和するために層間絶縁膜を厚く堆積させる
と、周辺回路部ではコンタクト孔が深くなって配線の段
部被覆性が劣化する。つまり、従来は、メモリセル部の
平坦化と周辺回路部における段部被覆性の確保とを両立
させることができなかった。
量素子型ＤＲＡＭでも、周辺回路部ではメモリセル部に
比べて段差が少ない。従って、メモリセル部における厳
しい段差を緩和するために層間絶縁膜を厚く堆積させる
と、周辺回路部ではコンタクト孔が深くなって配線の段
部被覆性が劣化する。つまり、従来は、メモリセル部の
平坦化と周辺回路部における段部被覆性の確保とを両立
させることができなかった。
【０００４】また、積み上げ容量素子型ＤＲＡＭに限ら
ず、図８に示す様な一般的な半導体装置においても、層
間絶縁膜１１を平坦にすると、例えばトランジスタ１２
のゲート電極１３上のコンタクト孔１４とゲート電極１
３間のコンタクト孔１５とで深さ及び垂直段差が異な
る。このため、コンタクト孔１５でＡｌ配線１６に接続
しているＡｌ配線１７の段部被覆性が悪く、信頼性が低
い。
ず、図８に示す様な一般的な半導体装置においても、層
間絶縁膜１１を平坦にすると、例えばトランジスタ１２
のゲート電極１３上のコンタクト孔１４とゲート電極１
３間のコンタクト孔１５とで深さ及び垂直段差が異な
る。このため、コンタクト孔１５でＡｌ配線１６に接続
しているＡｌ配線１７の段部被覆性が悪く、信頼性が低
い。
【０００５】これを解決するために、Ａｌ配線１６下の
層間絶縁膜１８を平坦にすることも考えられる。しかし
今度は、トランジスタ１２のソース・ドレイン領域であ
る不純物拡散層２１に達する様に層間絶縁膜１８に開孔
するコンタクト孔（図示せず）が深くなってＡｌ配線１
６の段部被覆性が悪くなったり、Ａｌ配線１６のパター
ニング時にアライメントを行えなくなったりする。
層間絶縁膜１８を平坦にすることも考えられる。しかし
今度は、トランジスタ１２のソース・ドレイン領域であ
る不純物拡散層２１に達する様に層間絶縁膜１８に開孔
するコンタクト孔（図示せず）が深くなってＡｌ配線１
６の段部被覆性が悪くなったり、Ａｌ配線１６のパター
ニング時にアライメントを行えなくなったりする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、平坦化すべき段差部とこの平坦化すべき
段差部以外の段差部とから成る複数の段差部が存在して
いる基体２２の全面を第１の膜３８、４６で覆い、前記
複数の段差部のうちで前記平坦化すべき段差部のみを第
２の膜４１、４７で埋め、前記第１及び第２の膜３８、
４６、４１、４７のエッチング速度が互いに等しい条件
で前記基体２２の全面において前記第１及び第２の膜３
８、４６、４１、４７をエッチバックする様にしてい
る。
の製造方法は、平坦化すべき段差部とこの平坦化すべき
段差部以外の段差部とから成る複数の段差部が存在して
いる基体２２の全面を第１の膜３８、４６で覆い、前記
複数の段差部のうちで前記平坦化すべき段差部のみを第
２の膜４１、４７で埋め、前記第１及び第２の膜３８、
４６、４１、４７のエッチング速度が互いに等しい条件
で前記基体２２の全面において前記第１及び第２の膜３
８、４６、４１、４７をエッチバックする様にしてい
る。
【０００７】
【作用】本発明による半導体装置の製造方法では、第１
及び第２の膜３８、４６、４１、４７のエッチング速度
が互いに等しい条件で基体２２の全面においてこれら第
１及び第２の膜３８、４６、４１、４７をエッチバック
する際に、基体２２の複数の段差部のうちで第２の膜４
１、４７で埋めていない平坦化すべき段差部以外の段差
部の第１の膜３８、４６を総てエッチバックする様にす
れば、平坦化すべき段差部以外の段差部には第１の膜３
８、４６を残さない様にすることができる。
及び第２の膜３８、４６、４１、４７のエッチング速度
が互いに等しい条件で基体２２の全面においてこれら第
１及び第２の膜３８、４６、４１、４７をエッチバック
する際に、基体２２の複数の段差部のうちで第２の膜４
１、４７で埋めていない平坦化すべき段差部以外の段差
部の第１の膜３８、４６を総てエッチバックする様にす
れば、平坦化すべき段差部以外の段差部には第１の膜３
８、４６を残さない様にすることができる。
【０００８】従って、第１の膜３８、４６を層間絶縁膜
にすれば、平坦化すべき段差部とこの平坦化すべき段差
部以外の段差部とのうちで平坦化すべき段差部では層間
絶縁膜でこの段差部を埋め、平坦化すべき段差部以外の
段差部では層間絶縁膜の全体的な膜厚を薄くすることが
できる。
にすれば、平坦化すべき段差部とこの平坦化すべき段差
部以外の段差部とのうちで平坦化すべき段差部では層間
絶縁膜でこの段差部を埋め、平坦化すべき段差部以外の
段差部では層間絶縁膜の全体的な膜厚を薄くすることが
できる。
【０００９】
【実施例】以下、本発明の第１及び第２実施例を、図１
〜７を参照しながら説明する。
〜７を参照しながら説明する。
【００１０】図１〜４が、４層多結晶Ｓｉ構成の積み上
げ容量素子型ＤＲＡＭの製造に適用した第１実施例を示
している。この第１実施例では、図１に示す様に、Ｓｉ
基板２２の素子分離領域にＬＯＣＯＳ膜２３をまず形成
する。そして、Ｓｉ基板２２上の第１層目の導電膜であ
るポリサイド膜から、メモリセル部２４と周辺回路部２
５とに、トランジスタ１２のゲート電極１３等をパター
ニングする。
げ容量素子型ＤＲＡＭの製造に適用した第１実施例を示
している。この第１実施例では、図１に示す様に、Ｓｉ
基板２２の素子分離領域にＬＯＣＯＳ膜２３をまず形成
する。そして、Ｓｉ基板２２上の第１層目の導電膜であ
るポリサイド膜から、メモリセル部２４と周辺回路部２
５とに、トランジスタ１２のゲート電極１３等をパター
ニングする。
【００１１】その後、トランジスタ１２のソース・ドレ
イン領域になる不純物拡散層２１をＳｉ基板２２中に形
成し、ＳｉＯ2 膜である層間絶縁膜２６を全面に堆積さ
せてゲート電極１３等を覆う。なお、この第１実施例に
よるＤＲＡＭは、周辺回路部２５のトランジスタ１２の
みをＬＤＤ構造にし、メモリセル部２４のトランジスタ
１２はＬＤＤ構造にしないという、所謂ローカルＬＤＤ
構造を採用している。
イン領域になる不純物拡散層２１をＳｉ基板２２中に形
成し、ＳｉＯ2 膜である層間絶縁膜２６を全面に堆積さ
せてゲート電極１３等を覆う。なお、この第１実施例に
よるＤＲＡＭは、周辺回路部２５のトランジスタ１２の
みをＬＤＤ構造にし、メモリセル部２４のトランジスタ
１２はＬＤＤ構造にしないという、所謂ローカルＬＤＤ
構造を採用している。
【００１２】次いで、メモリセル部２４の層間絶縁膜２
６にコンタクト孔２７を開孔し、このコンタクト孔２７
を介して不純物拡散層２１に接続する様に第２層目の導
電膜である多結晶Ｓｉ膜をパターニングして、容量素子
２８の記憶ノード３１を形成する。そして、ＳｉＯ2 膜
等からなる誘電体膜３２を記憶ノード３１の表面に形成
する。
６にコンタクト孔２７を開孔し、このコンタクト孔２７
を介して不純物拡散層２１に接続する様に第２層目の導
電膜である多結晶Ｓｉ膜をパターニングして、容量素子
２８の記憶ノード３１を形成する。そして、ＳｉＯ2 膜
等からなる誘電体膜３２を記憶ノード３１の表面に形成
する。
【００１３】その後、第３層目の導電膜である多結晶Ｓ
ｉ膜をパターニングして容量素子２８の対向電極３３を
形成し、ＢＰＳＧ膜である層間絶縁膜３４をＣＶＤで堆
積させて対向電極３３等を覆う。但し層間絶縁膜３４
は、堆積後に周辺回路部２５から除去する。
ｉ膜をパターニングして容量素子２８の対向電極３３を
形成し、ＢＰＳＧ膜である層間絶縁膜３４をＣＶＤで堆
積させて対向電極３３等を覆う。但し層間絶縁膜３４
は、堆積後に周辺回路部２５から除去する。
【００１４】そして、層間絶縁膜３４、２６にコンタク
ト孔３５を開孔し、このコンタクト孔３５を介して不純
物拡散層２１に接続する様に第４層目の導電膜であるポ
リサイド膜をパターニングして、ビット線３６を形成す
る。また、ビット線３６と同じ層のポリサイド膜によっ
て、周辺回路部２５にも配線３７を形成する。
ト孔３５を開孔し、このコンタクト孔３５を介して不純
物拡散層２１に接続する様に第４層目の導電膜であるポ
リサイド膜をパターニングして、ビット線３６を形成す
る。また、ビット線３６と同じ層のポリサイド膜によっ
て、周辺回路部２５にも配線３７を形成する。
【００１５】次いで、ＢＰＳＧ膜である層間絶縁膜３８
を５０００〜１００００Å程度の厚さにＣＶＤで全面に
堆積させた後、レジスト膜４１を全面に塗布する。そし
て、レジスト膜４１をメモリセル部２４にのみ残す様
に、このレジスト膜４１をパターニングする。
を５０００〜１００００Å程度の厚さにＣＶＤで全面に
堆積させた後、レジスト膜４１を全面に塗布する。そし
て、レジスト膜４１をメモリセル部２４にのみ残す様
に、このレジスト膜４１をパターニングする。
【００１６】次に、Ｏ2 プラズマ雰囲気でレジスト膜４
１を異方的にエッチバックし、メモリセル部２４の層間
絶縁膜３８が露出した時点で終点検出を行う。その後、
例えばＣＨＦ3 ＋Ｏ2 によるエッチバックの様に、レジ
スト膜４１と層間絶縁膜３８とのエッチング速度が互い
に等しくなる様な条件にエッチング条件を切り換えて、
レジスト膜４１と層間絶縁膜３８とをエッチバックす
る。
１を異方的にエッチバックし、メモリセル部２４の層間
絶縁膜３８が露出した時点で終点検出を行う。その後、
例えばＣＨＦ3 ＋Ｏ2 によるエッチバックの様に、レジ
スト膜４１と層間絶縁膜３８とのエッチング速度が互い
に等しくなる様な条件にエッチング条件を切り換えて、
レジスト膜４１と層間絶縁膜３８とをエッチバックす
る。
【００１７】すると、図２に示す様に、メモリセル部２
４の段差部を除いて、層間絶縁膜３８が殆んど除去され
る。なお、この状態ではコンタクト孔３５等の層間絶縁
膜３８上にレジスト膜４１が残存しているので、このレ
ジスト膜４１を灰化によって除去する。
４の段差部を除いて、層間絶縁膜３８が殆んど除去され
る。なお、この状態ではコンタクト孔３５等の層間絶縁
膜３８上にレジスト膜４１が残存しているので、このレ
ジスト膜４１を灰化によって除去する。
【００１８】次に、図３に示す様に、ＢＰＳＧ膜である
層間絶縁膜４２を数千Å、例えば３０００Å程度の厚さ
にＣＶＤで全面に堆積させる。そして、レジスト膜４３
を塗布し、層間絶縁膜４２等を貫通するとＡｌ配線用の
コンタクト孔を開孔するために、レジスト膜４３をパタ
ーニングする。
層間絶縁膜４２を数千Å、例えば３０００Å程度の厚さ
にＣＶＤで全面に堆積させる。そして、レジスト膜４３
を塗布し、層間絶縁膜４２等を貫通するとＡｌ配線用の
コンタクト孔を開孔するために、レジスト膜４３をパタ
ーニングする。
【００１９】次に、図４に示す様に、レジスト膜４３を
用いてコンタクト孔４４を開孔し、このコンタクト孔４
４を通して不純物の補償イオン注入を行う。そして、層
間絶縁膜４２をリフローさせ、Ａｌ配線４５のスパッタ
リング及びパターニングを行う。
用いてコンタクト孔４４を開孔し、このコンタクト孔４
４を通して不純物の補償イオン注入を行う。そして、層
間絶縁膜４２をリフローさせ、Ａｌ配線４５のスパッタ
リング及びパターニングを行う。
【００２０】その後、図示されてはいないが、層間絶縁
膜を更に堆積させ、この層間絶縁膜にコンタクト孔を開
孔し、Ａｌ配線４５よりも上層のＡｌ配線のスパッタリ
ング及びパターニングを行う。
膜を更に堆積させ、この層間絶縁膜にコンタクト孔を開
孔し、Ａｌ配線４５よりも上層のＡｌ配線のスパッタリ
ング及びパターニングを行う。
【００２１】以上の様な第１実施例によれば、図４から
も明らかな様に、段差の厳しいメモリセル部２４では、
層間絶縁膜３８によってＡｌ配線４５の下地が平坦にな
っており、Ａｌ配線４５以降の配線が容易である。一
方、比較的に段差が少ない周辺回路部２５では、層間絶
縁膜３８が除去されているので、コンタクト孔４４が浅
く、このコンタクト孔４４におけるＡｌ配線４５の段部
被覆性が良い。
も明らかな様に、段差の厳しいメモリセル部２４では、
層間絶縁膜３８によってＡｌ配線４５の下地が平坦にな
っており、Ａｌ配線４５以降の配線が容易である。一
方、比較的に段差が少ない周辺回路部２５では、層間絶
縁膜３８が除去されているので、コンタクト孔４４が浅
く、このコンタクト孔４４におけるＡｌ配線４５の段部
被覆性が良い。
【００２２】図５〜７は、多層Ａｌ配線構造の一般的な
半導体装置の製造に適用した第２実施例を示している。
この第２実施例でも、図５に示すように、層間絶縁膜２
６の堆積までは上述の第１実施例と実質的に同様の工程
によって行う。その後、ＢＰＳＧ膜やＡｓＳＧ膜やＰＳ
Ｇ膜等の低融点ガラス膜である層間絶縁膜４６を数千Å
の厚さに堆積させる。
半導体装置の製造に適用した第２実施例を示している。
この第２実施例でも、図５に示すように、層間絶縁膜２
６の堆積までは上述の第１実施例と実質的に同様の工程
によって行う。その後、ＢＰＳＧ膜やＡｓＳＧ膜やＰＳ
Ｇ膜等の低融点ガラス膜である層間絶縁膜４６を数千Å
の厚さに堆積させる。
【００２３】次いで、層間絶縁膜４６上にレジスト膜４
７を塗布する。そして、ゲート電極１３等の配線がなく
且つこの様な配線に囲まれた部分で、しかも不純物拡散
層２１に対するコンタクト孔は開孔されないが後の工程
で上層にコンタクト孔が開孔される部分にのみレジスト
膜４７が残る様に、このレジスト膜４７をパターニング
する。
７を塗布する。そして、ゲート電極１３等の配線がなく
且つこの様な配線に囲まれた部分で、しかも不純物拡散
層２１に対するコンタクト孔は開孔されないが後の工程
で上層にコンタクト孔が開孔される部分にのみレジスト
膜４７が残る様に、このレジスト膜４７をパターニング
する。
【００２４】次に、層間絶縁膜４６の段差部がレジスト
膜４７で平坦になるまで、Ｏ2 プラズマ雰囲気でレジス
ト膜４７のみを選択的にエッチングする。その後、レジ
スト膜４７と層間絶縁膜４６とのエッチング速度が等し
くなる様なガスを使用して、レジスト膜４７と層間絶縁
膜４６とをエッチバックする。
膜４７で平坦になるまで、Ｏ2 プラズマ雰囲気でレジス
ト膜４７のみを選択的にエッチングする。その後、レジ
スト膜４７と層間絶縁膜４６とのエッチング速度が等し
くなる様なガスを使用して、レジスト膜４７と層間絶縁
膜４６とをエッチバックする。
【００２５】すると、図６に示す様に、層間絶縁膜２６
の段差部のうちで、レジスト膜４７を残した部分の段差
部のみに、層間絶縁膜４６が残り、この段差部が層間絶
縁膜４６で平坦にされる。
の段差部のうちで、レジスト膜４７を残した部分の段差
部のみに、層間絶縁膜４６が残り、この段差部が層間絶
縁膜４６で平坦にされる。
【００２６】次に、図７に示す様に、層間絶縁膜４６と
同様の組成の層間絶縁膜１８を再び数千Åの厚さに堆積
させ、Ａｌ配線１６のスパッタリング及びパターニング
を行う。そして更に、層間絶縁膜１１の堆積とコンタク
ト孔１４、１５の開孔とＡｌ配線１７のスパッタリング
及びパターニングとを行う。
同様の組成の層間絶縁膜１８を再び数千Åの厚さに堆積
させ、Ａｌ配線１６のスパッタリング及びパターニング
を行う。そして更に、層間絶縁膜１１の堆積とコンタク
ト孔１４、１５の開孔とＡｌ配線１７のスパッタリング
及びパターニングとを行う。
【００２７】以上の様な第２実施例によれば、図７から
も明らかな様に、Ａｌ配線１６の高さが略等しく、従っ
てコンタクト孔１４、１５の深さも略等しいので、コン
タクト孔１５におけるＡｌ配線１７の段部被覆性が良
い。
も明らかな様に、Ａｌ配線１６の高さが略等しく、従っ
てコンタクト孔１４、１５の深さも略等しいので、コン
タクト孔１５におけるＡｌ配線１７の段部被覆性が良
い。
【００２８】
【発明の効果】本発明による半導体装置の製造方法で
は、平坦化すべき段差部とこの平坦化すべき段差部以外
の段差部とのうちで平坦化すべき段差部では層間絶縁膜
でこの段差部を埋め、平坦化すべき段差部以外の段差部
では層間絶縁膜の全体的な膜厚を薄くすることができる
ので、平坦化すべき段差部の平坦化と平坦化すべき段差
部以外の段差部における段部被覆性の確保とを両立させ
ることができる。
は、平坦化すべき段差部とこの平坦化すべき段差部以外
の段差部とのうちで平坦化すべき段差部では層間絶縁膜
でこの段差部を埋め、平坦化すべき段差部以外の段差部
では層間絶縁膜の全体的な膜厚を薄くすることができる
ので、平坦化すべき段差部の平坦化と平坦化すべき段差
部以外の段差部における段部被覆性の確保とを両立させ
ることができる。
【図１】本発明の第１実施例の一部の工程を示す側断面
図である。
図である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】本発明の第２実施例の一部の工程を示す側断面
図である。
図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】本発明の一従来例によって製造した半導体装置
の側断面図である。
の側断面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−81732（ＪＰ，Ａ) 特開 昭62−73723（ＪＰ，Ａ) 特開 昭62−128567（ＪＰ，Ａ) 特開 昭61−232624（ＪＰ，Ａ) 特開 昭63−96921（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 平坦化すべき段差部とこの平坦化すべき
段差部以外の段差部とから成る複数の段差部が存在して
いる基体の全面を第１の膜で覆い、 前記複数の段差部のうちで前記平坦化すべき段差部のみ
を第２の膜で埋め、 前記第１及び第２の膜のエッチング速度が互いに等しい
条件で前記基体の全面において前記第１及び第２の膜を
エッチバックする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40728690A JP3257801B2 (ja) | 1990-12-07 | 1990-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40728690A JP3257801B2 (ja) | 1990-12-07 | 1990-12-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209571A JPH04209571A (ja) | 1992-07-30 |
| JP3257801B2 true JP3257801B2 (ja) | 2002-02-18 |
Family
ID=18516907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40728690A Expired - Fee Related JP3257801B2 (ja) | 1990-12-07 | 1990-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257801B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003771B1 (ko) * | 1992-08-08 | 1996-03-22 | 삼성전자주식회사 | 반도체 메모리장치 |
| KR100357197B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성방법 |
-
1990
- 1990-12-07 JP JP40728690A patent/JP3257801B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04209571A (ja) | 1992-07-30 |
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