JP3505205B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP3505205B2 JP3505205B2 JP19739293A JP19739293A JP3505205B2 JP 3505205 B2 JP3505205 B2 JP 3505205B2 JP 19739293 A JP19739293 A JP 19739293A JP 19739293 A JP19739293 A JP 19739293A JP 3505205 B2 JP3505205 B2 JP 3505205B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- storage electrode
- cell array
- word line
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000003860 storage Methods 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 35
- 239000003990 capacitor Substances 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 5
- 101100194322 Caenorhabditis elegans rei-1 gene Proteins 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 40
- 238000000034 method Methods 0.000 description 27
- 238000004519 manufacturing process Methods 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- 239000005380 borophosphosilicate glass Substances 0.000 description 9
- 230000010354 integration Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に、高集積度を有するダイナミックランダムアク
セスメモリ（Dynamic Random Access Memory）に関す
る。
し、特に、高集積度を有するダイナミックランダムアク
セスメモリ（Dynamic Random Access Memory）に関す
る。
【０００２】
【従来の技術】一つのトランジスタと一つのキャパシタ
とからなるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭ）のメモリセルにおいては、最近の高集積
化に伴って、制限された面積内でメモリセルの動作に必
要とされる十分なキャパシタンスを得るために、特にス
タック形のキャパシタを備えたものでは、そのキャパシ
タの高さ（厚み）が大きくなってきている。すなわち、
高集積化によるキャパシタの面積の減少を、キャパシタ
の高さで補うものである。
とからなるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭ）のメモリセルにおいては、最近の高集積
化に伴って、制限された面積内でメモリセルの動作に必
要とされる十分なキャパシタンスを得るために、特にス
タック形のキャパシタを備えたものでは、そのキャパシ
タの高さ（厚み）が大きくなってきている。すなわち、
高集積化によるキャパシタの面積の減少を、キャパシタ
の高さで補うものである。
【０００３】ところが、このようにキャパシタの高さが
増加すると、段差被覆性（step coverage ）が不安定に
なり、配線膜の形成時に断線を誘発するおそれが高くな
る。この段差被覆性をよくするため、配線膜の下部に形
成される層間絶縁膜の厚さを増加させることも可能であ
る。しかし、層間絶縁膜の厚さの増加は、それだけ深い
接触孔が必要となるので、この接触孔を通じて配線膜と
基板内の所定の不純物領域を接触させる接触工程におい
て、配線膜に断線が生じる可能性が高くなる。このよう
に、層間絶縁膜の厚さが増すと層間接続特性が悪くなる
ので、層間絶縁膜の厚さを増加させる方法は好ましくな
い。
増加すると、段差被覆性（step coverage ）が不安定に
なり、配線膜の形成時に断線を誘発するおそれが高くな
る。この段差被覆性をよくするため、配線膜の下部に形
成される層間絶縁膜の厚さを増加させることも可能であ
る。しかし、層間絶縁膜の厚さの増加は、それだけ深い
接触孔が必要となるので、この接触孔を通じて配線膜と
基板内の所定の不純物領域を接触させる接触工程におい
て、配線膜に断線が生じる可能性が高くなる。このよう
に、層間絶縁膜の厚さが増すと層間接続特性が悪くなる
ので、層間絶縁膜の厚さを増加させる方法は好ましくな
い。
【０００４】そこで、段差被覆性の改善ために、“日本
電気株式会社”による韓国特許出願第９０−１３００３
号（公開番号第９１−５４６２号）の“ダイナミックラ
ンダムアクセスメモリデバイス”においては、メモリセ
ルのキャパシタの下部電極形成時に、メモリセルアレイ
の縁部に傾斜側壁構造を形成する技術が開示されてい
る。このような従来例を図１２に示す。
電気株式会社”による韓国特許出願第９０−１３００３
号（公開番号第９１−５４６２号）の“ダイナミックラ
ンダムアクセスメモリデバイス”においては、メモリセ
ルのキャパシタの下部電極形成時に、メモリセルアレイ
の縁部に傾斜側壁構造を形成する技術が開示されてい
る。このような従来例を図１２に示す。
【０００５】図１２は、相互に交差する多数のビット線
とワード線とに接続されたメモリセルを有するメモリセ
ルアレイにおける、縁部に該当する二つのメモリセルの
断面を示している。第１導電形の半導体基板１１内に
は、相互に所定距離離隔され、第１導電形と反対の導電
形である第２導電形の第１、第２、及び第３不純物領域
１２ａ、１５、１３ａが形成されている。第１及び第３
不純物領域１２ａ、１３ａはメモリセルのストレージノ
ードとして動作し、第２不純物領域１５はビット線に接
続される。また、これら不純物領域間の基板１１の上部
には、ゲート絶縁膜１２ｂ、１３ｂを中間層としてゲー
ト電極１２ｃ、１３ｃが形成されている。このゲート電
極１２ｃ、１３ｃは、不純物領域１２ａ、１５、１３ａ
と共にメモリセルのスイッチングトランジスタを構成す
る。そして、基板１１上部の第１絶縁膜１６の所定部位
を蝕刻して接触孔１６ａ、１６ｂを形成し、これら接触
孔１６ａ、１６ｂを通じて第１及び第３不純物領域１２
ａ、１３ａと接触する下部電極１２ｄ、１３ｄが、多結
晶シリコンを用いて形成される。
とワード線とに接続されたメモリセルを有するメモリセ
ルアレイにおける、縁部に該当する二つのメモリセルの
断面を示している。第１導電形の半導体基板１１内に
は、相互に所定距離離隔され、第１導電形と反対の導電
形である第２導電形の第１、第２、及び第３不純物領域
１２ａ、１５、１３ａが形成されている。第１及び第３
不純物領域１２ａ、１３ａはメモリセルのストレージノ
ードとして動作し、第２不純物領域１５はビット線に接
続される。また、これら不純物領域間の基板１１の上部
には、ゲート絶縁膜１２ｂ、１３ｂを中間層としてゲー
ト電極１２ｃ、１３ｃが形成されている。このゲート電
極１２ｃ、１３ｃは、不純物領域１２ａ、１５、１３ａ
と共にメモリセルのスイッチングトランジスタを構成す
る。そして、基板１１上部の第１絶縁膜１６の所定部位
を蝕刻して接触孔１６ａ、１６ｂを形成し、これら接触
孔１６ａ、１６ｂを通じて第１及び第３不純物領域１２
ａ、１３ａと接触する下部電極１２ｄ、１３ｄが、多結
晶シリコンを用いて形成される。
【０００６】この下部電極１２ｄ、１３ｄの形成時、メ
モリセルアレイの一番外側の第１絶縁膜１６の上部に、
傾斜側壁構造１７を形成する。この傾斜側壁構造１７
は、メモリセルアレイ中側の側面がほぼ垂直な内壁部１
７ａとされるが、メモリセルアレイ外側の側面は傾斜し
た外壁部１７ｂとされている。そして、この傾斜側壁構
造１７の外壁部１７ｂの方に図示せぬ周辺回路が形成さ
れる。
モリセルアレイの一番外側の第１絶縁膜１６の上部に、
傾斜側壁構造１７を形成する。この傾斜側壁構造１７
は、メモリセルアレイ中側の側面がほぼ垂直な内壁部１
７ａとされるが、メモリセルアレイ外側の側面は傾斜し
た外壁部１７ｂとされている。そして、この傾斜側壁構
造１７の外壁部１７ｂの方に図示せぬ周辺回路が形成さ
れる。
【０００７】次いで、下部電極１２ｄ、１３ｄの上部
に、誘電膜１８を中間層とする上部電極１９を形成する
ことでキャパシタが形成される。このようにして形成さ
れる一つのスイッチングトランジスタと一つのキャパシ
タとにより、メモリセルアレイの単位メモリセルが構成
される。その後、このような基板１１の上部に、第２絶
縁膜２０及びアルミ配線膜２１を形成してメモリセルア
レイを構成する。
に、誘電膜１８を中間層とする上部電極１９を形成する
ことでキャパシタが形成される。このようにして形成さ
れる一つのスイッチングトランジスタと一つのキャパシ
タとにより、メモリセルアレイの単位メモリセルが構成
される。その後、このような基板１１の上部に、第２絶
縁膜２０及びアルミ配線膜２１を形成してメモリセルア
レイを構成する。
【０００８】したがって、図１２に示すように、傾斜側
壁構造１７の外壁部１７ｂの上に形成されるアルミ配線
膜２１は、外壁部１７ｂに沿って形成され、緩やかに傾
斜する状態となる。このため、下部電極１２ｄ、１３ｄ
とその上部の第２絶縁膜２０の厚さが増加しても、アル
ミ配線膜２１の段差被覆性を改善できるようになる。
壁構造１７の外壁部１７ｂの上に形成されるアルミ配線
膜２１は、外壁部１７ｂに沿って形成され、緩やかに傾
斜する状態となる。このため、下部電極１２ｄ、１３ｄ
とその上部の第２絶縁膜２０の厚さが増加しても、アル
ミ配線膜２１の段差被覆性を改善できるようになる。
【０００９】しかしながら、このような従来技術にあっ
ては、傾斜側壁構造１７を形成するためのパターニング
や、外壁１７ｂ部を斜めに形成するための蝕刻工程が必
要となる。さらに、傾斜側壁構造１７を形成するために
は、下部電極１２ｄ、１３ｄの形成時に、メモリセルア
レイの縁部に傾斜側壁１７形成用の多結晶シリコンを残
留させなければならないので、単一スタック（stack ）
形のキャパシタ構造を有するメモリセルにしか適用でき
ない。すなわち、シリンダ形やフィン形のキャパシタ構
造を有するメモリセルの場合には、メモリセルアレイの
縁部に残留する多結晶シリコンの形態もシリンダ形又は
フィン形とならざるを得ず、このような形態では傾斜側
壁構造１７を形成できないので、傾斜側壁構造１７は、
単一スタック形キャパシタ構造にのみ適用可能となる。
ては、傾斜側壁構造１７を形成するためのパターニング
や、外壁１７ｂ部を斜めに形成するための蝕刻工程が必
要となる。さらに、傾斜側壁構造１７を形成するために
は、下部電極１２ｄ、１３ｄの形成時に、メモリセルア
レイの縁部に傾斜側壁１７形成用の多結晶シリコンを残
留させなければならないので、単一スタック（stack ）
形のキャパシタ構造を有するメモリセルにしか適用でき
ない。すなわち、シリンダ形やフィン形のキャパシタ構
造を有するメモリセルの場合には、メモリセルアレイの
縁部に残留する多結晶シリコンの形態もシリンダ形又は
フィン形とならざるを得ず、このような形態では傾斜側
壁構造１７を形成できないので、傾斜側壁構造１７は、
単一スタック形キャパシタ構造にのみ適用可能となる。
【００１０】
【発明が解決しようとする課題】したがって本発明の目
的は、第一に、高集積化によりストレージ電極の高さが
増加しても配線膜に断線が発生しないような半導体メモ
リ装置を提供することにある。第二に、追加的な工程を
必要とせずに配線膜の段差被覆性を向上させられるよう
な半導体メモリ装置を提供することにある。第三に、メ
モリセルのストレージ電極の構造に制約されることなく
配線膜の段差被覆性を向上させられるような半導体メモ
リ装置を提供することにある。第四に、メモリセルのス
トレージ電極の構造に制約されず、しかも、追加的な工
程を必要とせずに配線膜の段差被覆性を向上させられる
ような半導体メモリ装置を提供することにある。第五
に、メモリセルのストレージ電極の構造及び高さに制約
を受けないうえ、追加的な工程を必要とせずに配線膜の
段差被覆性を向上させられるような半導体メモリ装置を
提供することにある。
的は、第一に、高集積化によりストレージ電極の高さが
増加しても配線膜に断線が発生しないような半導体メモ
リ装置を提供することにある。第二に、追加的な工程を
必要とせずに配線膜の段差被覆性を向上させられるよう
な半導体メモリ装置を提供することにある。第三に、メ
モリセルのストレージ電極の構造に制約されることなく
配線膜の段差被覆性を向上させられるような半導体メモ
リ装置を提供することにある。第四に、メモリセルのス
トレージ電極の構造に制約されず、しかも、追加的な工
程を必要とせずに配線膜の段差被覆性を向上させられる
ような半導体メモリ装置を提供することにある。第五
に、メモリセルのストレージ電極の構造及び高さに制約
を受けないうえ、追加的な工程を必要とせずに配線膜の
段差被覆性を向上させられるような半導体メモリ装置を
提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明では、メモリセルアレイにおけるビット
線方向縁部に位置するメモリセルのうち、少なくともビ
ット線方向一番外側のメモリセルのストレージ電極を、
半導体基板の表面に対し所定の傾斜角でメモリセルアレ
イのビット線方向外側に向けて傾斜させて形成するよう
にしている。
るために本発明では、メモリセルアレイにおけるビット
線方向縁部に位置するメモリセルのうち、少なくともビ
ット線方向一番外側のメモリセルのストレージ電極を、
半導体基板の表面に対し所定の傾斜角でメモリセルアレ
イのビット線方向外側に向けて傾斜させて形成するよう
にしている。
【００１２】 さらに、ビット線方向一番外側のストレ
ージ電極のビット線方向に沿う長さを、メモリセルアレ
イのビット線方向中側のメモリセルのストレージ電極よ
り長く形成するものである。
ージ電極のビット線方向に沿う長さを、メモリセルアレ
イのビット線方向中側のメモリセルのストレージ電極よ
り長く形成するものである。
【００１３】 また、メモリセルアレイにおけるワード
線方向縁部のメモリセルのうち、少なくともワード線方
向一番外側のメモリセルのストレージ電極を、メモリセ
ルアレイにおけるワード線方向中側のメモリセルのスト
レージ電極に対し所定の段差を有するように低く形成す
るようにしている。
線方向縁部のメモリセルのうち、少なくともワード線方
向一番外側のメモリセルのストレージ電極を、メモリセ
ルアレイにおけるワード線方向中側のメモリセルのスト
レージ電極に対し所定の段差を有するように低く形成す
るようにしている。
【００１４】 さらに、ワード線方向一番外側のメモリ
セルのアクティブ領域の幅を、メモリセルアレイにおけ
るワード線方向中側のメモリセルのアクティブ領域の幅
より広く形成するようにする。また、メモリセルアレイ
のワード線方向縁部におけるワード線方向一番外側のビ
ット線を、ワード線方向一番外側のメモリセルのストレ
ージ電極よりワード線方向中側に形成するものである。
セルのアクティブ領域の幅を、メモリセルアレイにおけ
るワード線方向中側のメモリセルのアクティブ領域の幅
より広く形成するようにする。また、メモリセルアレイ
のワード線方向縁部におけるワード線方向一番外側のビ
ット線を、ワード線方向一番外側のメモリセルのストレ
ージ電極よりワード線方向中側に形成するものである。
【００１５】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、同一の部分には同じ符号
を付し、重複する説明は省略する。
参照して詳細に説明する。尚、同一の部分には同じ符号
を付し、重複する説明は省略する。
【００１６】本発明に係るＤＲＡＭのレイアウト図を図
１に示す。この図１は、メモリセルアレイの縁部の領域
を特に示している。尚、本発明の実施例においては、埋
込み（buried）形のビット線を有するスタック形のメモ
リセルを例にあげている。
１に示す。この図１は、メモリセルアレイの縁部の領域
を特に示している。尚、本発明の実施例においては、埋
込み（buried）形のビット線を有するスタック形のメモ
リセルを例にあげている。
【００１７】多数のワード線３０は図中の縦方向に伸張
され、ビット線３２ａ〜３２ｆはワード線３０と交差す
るようにして横方向に伸張されている。ワード線３０下
方の所定領域に形成されたアクティブ領域３６は、ワー
ド線３０をゲート電極としてスイッチングトランジスタ
を構成する。そして、隣接したワード線３０にまたがる
ように形成されたストレージ電極３８は、その上部のプ
レート電極４２と共にスタック形キャパシタを構成す
る。ビット線３２ａ〜３２ｆは、第１接触領域３４によ
りアクティブ領域３６と接触し、一方、ストレージ電極
３８は、第２接触領域４０によりアクティブ領域３６と
接触する。
され、ビット線３２ａ〜３２ｆはワード線３０と交差す
るようにして横方向に伸張されている。ワード線３０下
方の所定領域に形成されたアクティブ領域３６は、ワー
ド線３０をゲート電極としてスイッチングトランジスタ
を構成する。そして、隣接したワード線３０にまたがる
ように形成されたストレージ電極３８は、その上部のプ
レート電極４２と共にスタック形キャパシタを構成す
る。ビット線３２ａ〜３２ｆは、第１接触領域３４によ
りアクティブ領域３６と接触し、一方、ストレージ電極
３８は、第２接触領域４０によりアクティブ領域３６と
接触する。
【００１８】図１中に示す、ビット線方向の一番外側の
メモリセルのストレージ電極３８の長さＬ１は、メモリ
セルアレイの中側のメモリセルのストレージ電極３８の
長さＬ２より長く形成される。また、メモリセルアレイ
の一番外側のメモリセルのアクティブ領域３６ａの幅
は、メモリセルアレイ中側の他のアクティブ領域３６ｂ
の幅より広くされている。
メモリセルのストレージ電極３８の長さＬ１は、メモリ
セルアレイの中側のメモリセルのストレージ電極３８の
長さＬ２より長く形成される。また、メモリセルアレイ
の一番外側のメモリセルのアクティブ領域３６ａの幅
は、メモリセルアレイ中側の他のアクティブ領域３６ｂ
の幅より広くされている。
【００１９】図２は、第１実施例によるＤＲＡＭの要部
断面図であって、図１中のＡ−Ａ′線に沿う断面を示し
ている。フィールド酸化膜５２が形成された第１導電形
の半導体基板５０上の所定領域に、スイッチングトラン
ジスタのゲート電極として用いられるワード線３０を形
成する。このワード線３０の上面に形成した絶縁膜をイ
オン注入用のマスクとして、第２導電形の不純物をイオ
ン注入してアクティブ領域３６を形成する。このアクテ
ィブ領域３６は、キャパシタの下部電極であるストレー
ジ電極３８と接触する。そして、メモリセルアレイの一
番外側に位置するストレージ電極３８が、メモリセルア
レイの外側に向かって傾斜して基板５０表面と所定の傾
斜角θをもつように形成される。したがって、その上に
形成される配線膜４６は、この傾斜に沿って形成される
ようになるので、段差被覆性に優れ、断線の心配なく容
易に形成できるようになる。また、ストレージ電極３８
は、第１及び第２層間絶縁膜４８、４９により相互に電
気的に絶縁される。このストレージ電極３８が形成され
た基板５０上に、誘電膜３９を中間層として、キャパシ
タの上部電極として用いられるプレート電極４２を形成
した後、第３層間絶縁膜４４と配線膜４６を積層してメ
モリセルアレイを構成する。
断面図であって、図１中のＡ−Ａ′線に沿う断面を示し
ている。フィールド酸化膜５２が形成された第１導電形
の半導体基板５０上の所定領域に、スイッチングトラン
ジスタのゲート電極として用いられるワード線３０を形
成する。このワード線３０の上面に形成した絶縁膜をイ
オン注入用のマスクとして、第２導電形の不純物をイオ
ン注入してアクティブ領域３６を形成する。このアクテ
ィブ領域３６は、キャパシタの下部電極であるストレー
ジ電極３８と接触する。そして、メモリセルアレイの一
番外側に位置するストレージ電極３８が、メモリセルア
レイの外側に向かって傾斜して基板５０表面と所定の傾
斜角θをもつように形成される。したがって、その上に
形成される配線膜４６は、この傾斜に沿って形成される
ようになるので、段差被覆性に優れ、断線の心配なく容
易に形成できるようになる。また、ストレージ電極３８
は、第１及び第２層間絶縁膜４８、４９により相互に電
気的に絶縁される。このストレージ電極３８が形成され
た基板５０上に、誘電膜３９を中間層として、キャパシ
タの上部電極として用いられるプレート電極４２を形成
した後、第３層間絶縁膜４４と配線膜４６を積層してメ
モリセルアレイを構成する。
【００２０】ここで、メモリセルアレイの一番外側のス
トレージ電極３８の長さＬ１を、このメモリセルアレイ
の中側のストレージ電極３８の長さＬ２より長く形成す
ることで、その上に形成される配線膜４６をより緩やか
に傾斜させられるようになり、段差被覆性を一層よくす
ることができる。このように一番外側のストレージ電極
３８の長さＬ１を中側のストレージ電極３８の長さＬ２
より長くする方法の一例としては、一番外側のストレー
ジ電極形成用のホトマスクパターンの長さを、中側のス
トレージ電極形成用のホトマスクパターンの長さより長
くなるように製作しておく方法がある。
トレージ電極３８の長さＬ１を、このメモリセルアレイ
の中側のストレージ電極３８の長さＬ２より長く形成す
ることで、その上に形成される配線膜４６をより緩やか
に傾斜させられるようになり、段差被覆性を一層よくす
ることができる。このように一番外側のストレージ電極
３８の長さＬ１を中側のストレージ電極３８の長さＬ２
より長くする方法の一例としては、一番外側のストレー
ジ電極形成用のホトマスクパターンの長さを、中側のス
トレージ電極形成用のホトマスクパターンの長さより長
くなるように製作しておく方法がある。
【００２１】次に、この第１実施例によるＤＲＡＭのメ
モリセルの製造方法を、図３〜図６を用いて順に説明す
る。
モリセルの製造方法を、図３〜図６を用いて順に説明す
る。
【００２２】まず、図３に示す製造工程を説明する。第
１導電形の半導体基板５０の上面に、素子分離のための
フィールド酸化膜５２を選択酸化法で形成する。次い
で、このフィールド酸化膜５２間の半導体基板５０の所
定部位上に、ゲート酸化膜を介してワード線３０を形成
し、このワード線３０の上部に第１絶縁膜３１を形成す
る。その後、ワード線３０上の第１絶縁膜３１をイオン
注入用のマスクとして第２導電形の不純物をイオン注入
し、アクティブ領域３６を形成する。このようにして形
成されたワード線３０は、メモリセルを構成するスイッ
チングトランジスタのゲート電極として使用される。
１導電形の半導体基板５０の上面に、素子分離のための
フィールド酸化膜５２を選択酸化法で形成する。次い
で、このフィールド酸化膜５２間の半導体基板５０の所
定部位上に、ゲート酸化膜を介してワード線３０を形成
し、このワード線３０の上部に第１絶縁膜３１を形成す
る。その後、ワード線３０上の第１絶縁膜３１をイオン
注入用のマスクとして第２導電形の不純物をイオン注入
し、アクティブ領域３６を形成する。このようにして形
成されたワード線３０は、メモリセルを構成するスイッ
チングトランジスタのゲート電極として使用される。
【００２３】次に、図４に示す製造工程となる。ワード
線３０の側部にも第１絶縁膜３１を形成した後、第１層
間絶縁膜４８としてＢＰＳＧ膜を形成し、リフロー工程
を実施する。その後、第１層間絶縁膜４８の所定部位を
蝕刻して、アクティブ領域３６とビット線３２ｄとの接
触のための接触孔を形成する。そして、ワード線３０と
相互に交差するビット線３２ｄを形成してから、ビット
線３２ｄの上面及び側面を取り囲む第２層間絶縁膜４９
としてＢＰＳＧ膜を形成し、リフロー工程を実施する。
尚、このビット線３２ｄは、この製造工程図の断面には
現れてこないが、この断面と平行する前面又は後面に形
成されるので、図２及び図３〜図６の製造工程図には、
これを点線で表示した。
線３０の側部にも第１絶縁膜３１を形成した後、第１層
間絶縁膜４８としてＢＰＳＧ膜を形成し、リフロー工程
を実施する。その後、第１層間絶縁膜４８の所定部位を
蝕刻して、アクティブ領域３６とビット線３２ｄとの接
触のための接触孔を形成する。そして、ワード線３０と
相互に交差するビット線３２ｄを形成してから、ビット
線３２ｄの上面及び側面を取り囲む第２層間絶縁膜４９
としてＢＰＳＧ膜を形成し、リフロー工程を実施する。
尚、このビット線３２ｄは、この製造工程図の断面には
現れてこないが、この断面と平行する前面又は後面に形
成されるので、図２及び図３〜図６の製造工程図には、
これを点線で表示した。
【００２４】このとき形成される第１層間絶縁膜４８と
してのＢＰＳＧ膜は、リフロー工程を実施することによ
って、メモリセルアレイの縁部では、縁部のフィールド
酸化膜５２とこれに隣接するワード線３０との段差によ
り、一番外側のワード線３０の部分で縁部のフィールド
酸化膜５２の方、すなわち外側へ傾斜するので、基板５
０の表面とリフローされたＢＰＳＧ膜とは、所定の傾斜
角θを有するようになる。この傾斜角θを有すること
で、後に形成される一番外側のストレージ電極３８も、
それに沿って傾斜することになり、後述の配線膜形成工
程で段差被覆性を向上させることができる。したがっ
て、傾斜角θが小さくなる程、配線膜形成工程での段差
被覆性は向上する。この傾斜角θは、ＢＰＳＧ膜の厚
さ、リフロー工程での温度、及びウェーハ上のチップの
位置等によって左右される。一例として、この実施例の
場合には、ＢＰＳＧ膜の厚さを３０００Å〜５０００Å
とし、リフロー工程を８００℃〜９００℃の温度で実施
した結果、傾斜角θは１０度〜２０度となっている。ま
た、ビット線３２ｄの上部に形成される第２層間絶縁膜
４９も、第１層間絶縁膜４８とほぼ同様にして、第２層
間絶縁膜４９として使用されるＢＰＳＧ膜の厚さを３０
００Å〜４０００Åとし、リフロー工程を８００℃〜９
００℃の温度で実施するとよい。
してのＢＰＳＧ膜は、リフロー工程を実施することによ
って、メモリセルアレイの縁部では、縁部のフィールド
酸化膜５２とこれに隣接するワード線３０との段差によ
り、一番外側のワード線３０の部分で縁部のフィールド
酸化膜５２の方、すなわち外側へ傾斜するので、基板５
０の表面とリフローされたＢＰＳＧ膜とは、所定の傾斜
角θを有するようになる。この傾斜角θを有すること
で、後に形成される一番外側のストレージ電極３８も、
それに沿って傾斜することになり、後述の配線膜形成工
程で段差被覆性を向上させることができる。したがっ
て、傾斜角θが小さくなる程、配線膜形成工程での段差
被覆性は向上する。この傾斜角θは、ＢＰＳＧ膜の厚
さ、リフロー工程での温度、及びウェーハ上のチップの
位置等によって左右される。一例として、この実施例の
場合には、ＢＰＳＧ膜の厚さを３０００Å〜５０００Å
とし、リフロー工程を８００℃〜９００℃の温度で実施
した結果、傾斜角θは１０度〜２０度となっている。ま
た、ビット線３２ｄの上部に形成される第２層間絶縁膜
４９も、第１層間絶縁膜４８とほぼ同様にして、第２層
間絶縁膜４９として使用されるＢＰＳＧ膜の厚さを３０
００Å〜４０００Åとし、リフロー工程を８００℃〜９
００℃の温度で実施するとよい。
【００２５】次に、図５に示す製造工程となる。ビット
線３２ｄと接触したアクティブ領域３６を除くアクティ
ブ領域３６の所定領域について、そのアクティブ領域３
６の表面が露出するように第１及び第２層間絶縁膜４
８、４９を蝕刻し、接触孔を形成する。その後、基板５
０上に多結晶シリコン膜３７ａを形成する。この多結晶
シリコン膜３７ａは、キャパシタのストレージ電極用と
して使用され、導電性を増大させるために高濃度の不純
物（例えば、１０19ｉｏｎ／ｃｍ3 ）がドーピングされ
る。
線３２ｄと接触したアクティブ領域３６を除くアクティ
ブ領域３６の所定領域について、そのアクティブ領域３
６の表面が露出するように第１及び第２層間絶縁膜４
８、４９を蝕刻し、接触孔を形成する。その後、基板５
０上に多結晶シリコン膜３７ａを形成する。この多結晶
シリコン膜３７ａは、キャパシタのストレージ電極用と
して使用され、導電性を増大させるために高濃度の不純
物（例えば、１０19ｉｏｎ／ｃｍ3 ）がドーピングされ
る。
【００２６】そして、図６に示す製造工程となる。ホト
マスクパターンを用い、第２層間絶縁膜４９の所定部位
の表面が露出するように多結晶シリコン膜３７ａを蝕刻
してストレージ電極３８を形成する。次いで、基板５０
上にキャパシタの誘電体として使用される誘電膜３９を
形成する。このとき、メモリセルアレイの一番外側のス
トレージ電極３８の長さを、このメモリセルアレイの中
側のストレージ電極３８の長さより長く形成すること
で、上に形成される配線膜４６の傾斜をより緩やかにで
きるので、段差被覆性をさらによくすることができる。
このように、一番外側のストレージ電極３８の長さを、
中側のストレージ電極３８の長さより長くするために
は、ホトマスクパターンの製造時に、メモリセルアレイ
の一番外側のストレージ電極３８に対応する部分のパタ
ーンを長く形成するようにすればよい。この図６の工程
を完了した後、誘電膜３９の上にプレート電極４２、第
３層間絶縁膜４４、配線膜４６を順次形成すれば、図２
に示すようなメモリセルアレイが形成される。
マスクパターンを用い、第２層間絶縁膜４９の所定部位
の表面が露出するように多結晶シリコン膜３７ａを蝕刻
してストレージ電極３８を形成する。次いで、基板５０
上にキャパシタの誘電体として使用される誘電膜３９を
形成する。このとき、メモリセルアレイの一番外側のス
トレージ電極３８の長さを、このメモリセルアレイの中
側のストレージ電極３８の長さより長く形成すること
で、上に形成される配線膜４６の傾斜をより緩やかにで
きるので、段差被覆性をさらによくすることができる。
このように、一番外側のストレージ電極３８の長さを、
中側のストレージ電極３８の長さより長くするために
は、ホトマスクパターンの製造時に、メモリセルアレイ
の一番外側のストレージ電極３８に対応する部分のパタ
ーンを長く形成するようにすればよい。この図６の工程
を完了した後、誘電膜３９の上にプレート電極４２、第
３層間絶縁膜４４、配線膜４６を順次形成すれば、図２
に示すようなメモリセルアレイが形成される。
【００２７】したがって、第１実施例を示す図２のメモ
リセルアレイにおいては、メモリセルアレイの縁部に位
置する一番外側のストレージ電極３８が、基板５０と傾
斜角θを有するように形成されるので、その後の配線膜
４６の形成時における段差被覆性がよくなる。さらに、
一番外側のストレージ電極３８の長さが、中側のストレ
ージ電極３８の長さより長く形成されているため、後の
配線膜４６の形成時における段差被覆性がより一層向上
することになる。
リセルアレイにおいては、メモリセルアレイの縁部に位
置する一番外側のストレージ電極３８が、基板５０と傾
斜角θを有するように形成されるので、その後の配線膜
４６の形成時における段差被覆性がよくなる。さらに、
一番外側のストレージ電極３８の長さが、中側のストレ
ージ電極３８の長さより長く形成されているため、後の
配線膜４６の形成時における段差被覆性がより一層向上
することになる。
【００２８】図７は、本発明の第２実施例を示す図で、
図１のＢ−Ｂ′線に沿う断面図である。この第２実施例
は、フィールド酸化膜５２により相互に電気的に分離さ
れたアクティブ領域３６ａ、３６ｂの形成された第１導
電形の半導体基板５０上に、該アクティブ領域３６ａ、
３６ｂと接触するストレージ電極３８ａ、３８ｂがそれ
ぞれ形成されている。また、ストレージ電極間の各フィ
ールド酸化膜５２上に位置する第１層間絶縁膜４８の上
部に、第２層間絶縁膜４９によって取り囲まれるビット
線３２ｃ〜３２ｆがそれぞれ形成されている。そして、
その上に、誘電膜３９を中間層とするプレート電極４
２、第３層間絶縁膜４４、及び配線膜４６が形成されて
メモリセルアレイが構成されている。尚、ワード線３０
は、この断面図には現れてこないが、この断面と平行す
る前面又は後面でビット線３２ｃ〜３２ｆと交差するよ
うに形成されており、これを点線で示している。
図１のＢ−Ｂ′線に沿う断面図である。この第２実施例
は、フィールド酸化膜５２により相互に電気的に分離さ
れたアクティブ領域３６ａ、３６ｂの形成された第１導
電形の半導体基板５０上に、該アクティブ領域３６ａ、
３６ｂと接触するストレージ電極３８ａ、３８ｂがそれ
ぞれ形成されている。また、ストレージ電極間の各フィ
ールド酸化膜５２上に位置する第１層間絶縁膜４８の上
部に、第２層間絶縁膜４９によって取り囲まれるビット
線３２ｃ〜３２ｆがそれぞれ形成されている。そして、
その上に、誘電膜３９を中間層とするプレート電極４
２、第３層間絶縁膜４４、及び配線膜４６が形成されて
メモリセルアレイが構成されている。尚、ワード線３０
は、この断面図には現れてこないが、この断面と平行す
る前面又は後面でビット線３２ｃ〜３２ｆと交差するよ
うに形成されており、これを点線で示している。
【００２９】この図７に示すように、メモリセルアレイ
の縁部のビット線３２ｅ及び３２ｆ間の間隔Ｌ４は、こ
のメモリセルアレイの中側のビット線３２ｄ、３２ｅ間
の間隔Ｌ３より広く形成されている。また、メモリセル
アレイの一番外側のメモリセルのアクティブ領域３６ａ
の幅Ｌ６は、メモリセルアレイの中側のメモリセルのア
クティブ領域３６ｂの幅Ｌ５より広く形成されている。
したがって、第１層間絶縁膜４８が、ＢＰＳＧ膜で形成
され、リフロー工程を経て平坦化されると、メモリセル
アレイの一番外側のメモリセルのアクティブ領域３６ａ
上の第１層間絶縁膜４８の表面は、下方に形成されたワ
ード線３０の段差に応じて、メモリセルアレイの中側の
メモリセルのアクティブ領域３６ｂ上の第１層間絶縁膜
４８の表面より低く平坦化される。これにより、ビット
線３２ｃ〜３２ｆの形成後に第２層間絶縁膜４９を形成
し、リフロー工程を経て平坦化し、そして、アクティブ
領域３６ａ、３６ｂに接触するストレージ電極３８ａ、
３８ｂを多結晶シリコンを用いて形成すれば、メモリセ
ルアレイの一番外側のメモリセルのアクティブ領域３６
ａ上に形成されるストレージ電極３８ａと、このメモリ
セルアレイの中側のメモリセルのアクティブ領域３６ｂ
上に形成されるストレージ電極３８ｂとは、Δｄの段差
を生じる。このΔｄの段差により、メモリセルアレイの
外側へ下る緩やかな階段状態が提供されるので、後の工
程で配線膜４６を形成する時に、配線膜４６は、メモリ
セルアレイの外側に向けて緩やかに傾斜することにな
り、段差被覆性がよくなる。尚、この図７においては、
ビット線間の間隔を変える方法とアクティブ領域の幅を
変える方法の両方を実施して段差被覆性を改善している
が、これらは、必要に応じて選択的に実施することも可
能である。
の縁部のビット線３２ｅ及び３２ｆ間の間隔Ｌ４は、こ
のメモリセルアレイの中側のビット線３２ｄ、３２ｅ間
の間隔Ｌ３より広く形成されている。また、メモリセル
アレイの一番外側のメモリセルのアクティブ領域３６ａ
の幅Ｌ６は、メモリセルアレイの中側のメモリセルのア
クティブ領域３６ｂの幅Ｌ５より広く形成されている。
したがって、第１層間絶縁膜４８が、ＢＰＳＧ膜で形成
され、リフロー工程を経て平坦化されると、メモリセル
アレイの一番外側のメモリセルのアクティブ領域３６ａ
上の第１層間絶縁膜４８の表面は、下方に形成されたワ
ード線３０の段差に応じて、メモリセルアレイの中側の
メモリセルのアクティブ領域３６ｂ上の第１層間絶縁膜
４８の表面より低く平坦化される。これにより、ビット
線３２ｃ〜３２ｆの形成後に第２層間絶縁膜４９を形成
し、リフロー工程を経て平坦化し、そして、アクティブ
領域３６ａ、３６ｂに接触するストレージ電極３８ａ、
３８ｂを多結晶シリコンを用いて形成すれば、メモリセ
ルアレイの一番外側のメモリセルのアクティブ領域３６
ａ上に形成されるストレージ電極３８ａと、このメモリ
セルアレイの中側のメモリセルのアクティブ領域３６ｂ
上に形成されるストレージ電極３８ｂとは、Δｄの段差
を生じる。このΔｄの段差により、メモリセルアレイの
外側へ下る緩やかな階段状態が提供されるので、後の工
程で配線膜４６を形成する時に、配線膜４６は、メモリ
セルアレイの外側に向けて緩やかに傾斜することにな
り、段差被覆性がよくなる。尚、この図７においては、
ビット線間の間隔を変える方法とアクティブ領域の幅を
変える方法の両方を実施して段差被覆性を改善している
が、これらは、必要に応じて選択的に実施することも可
能である。
【００３０】次に、図８〜図１０を参照して、この第２
実施例の製造工程を順に説明する。まず、図８に示す製
造工程を説明する。第１導電形の半導体基板５０の上面
に、選択酸化法により素子分離のためのフィールド酸化
膜５２を形成する。次いで、フィールド酸化膜５２間の
半導体基板５０の所定部位上に、ゲート酸化膜を介して
ワード線３０を形成し、このワード線３０の上部に絶縁
膜を形成する。そして、このワード線３０上の絶縁膜を
イオン注入用のマスクとして、第２導電形の不純物をイ
オン注入してアクティブ領域３６ａ、３６ｂを形成す
る。その後、基板５０上に第１層間絶縁膜４８を形成
し、リフロー工程を実施して平坦化する。次いで、アク
ティブ領域３６ａ、３６ｂと所定部位で接触するビット
線３２ｃ〜３２ｆを形成し、その上に第２層間絶縁膜４
９を形成した後、リフロー工程を実施する。
実施例の製造工程を順に説明する。まず、図８に示す製
造工程を説明する。第１導電形の半導体基板５０の上面
に、選択酸化法により素子分離のためのフィールド酸化
膜５２を形成する。次いで、フィールド酸化膜５２間の
半導体基板５０の所定部位上に、ゲート酸化膜を介して
ワード線３０を形成し、このワード線３０の上部に絶縁
膜を形成する。そして、このワード線３０上の絶縁膜を
イオン注入用のマスクとして、第２導電形の不純物をイ
オン注入してアクティブ領域３６ａ、３６ｂを形成す
る。その後、基板５０上に第１層間絶縁膜４８を形成
し、リフロー工程を実施して平坦化する。次いで、アク
ティブ領域３６ａ、３６ｂと所定部位で接触するビット
線３２ｃ〜３２ｆを形成し、その上に第２層間絶縁膜４
９を形成した後、リフロー工程を実施する。
【００３１】この工程において、メモリセルアレイの一
番外側のメモリセルのアクティブ領域３６ａの幅Ｌ６
は、メモリセルアレイの中側のメモリセルのアクティブ
領域３６ｂの幅Ｌ５より広く形成される。また、ビット
線３２ｃ〜３２ｆは、フィールド酸化膜５２の上方に位
置するように形成されるので、メモリセルアレイの一番
外側のビット線間（ビット線３２ｅと３２ｆとの間）の
間隔Ｌ４は、メモリセルアレイの中側のビット線間（ビ
ット線３２ｄと３２ｅとの間及びビット線３２ｃと３２
ｄの間等）の間隔Ｌ３よりも広く形成される。したがっ
て、第１層間絶縁膜４８が、ＢＰＳＧ膜で形成され、リ
フロー工程を経て平坦化されると、メモリセルアレイの
一番外側のメモリセルのアクティブ領域３６ａ上の第１
層間絶縁膜４８の表面は、下方に形成されたワード線３
０の段差に応じて、このメモリセルアレイの中側のメモ
リセルのアクティブ領域３６ｂ上の第１層間絶縁膜４８
の表面より低く平坦化される。さらに、第２層間絶縁膜
４９も同様に、一番外側のビット線間が広く形成されて
おり、しかも、その下部の第１層間絶縁膜４８の表面は
他より低くなっているので、一番外側のアクティブ領域
３６ａ上の第２層間絶縁膜４９の表面が他より低く形成
される。尚、図８の断面図においては、ワード線３０が
現れないが、この断面と平行する前面又は後面に形成さ
れており、同図ではこれを点線で示している（これは、
以下図９〜図１１でも同様である）。
番外側のメモリセルのアクティブ領域３６ａの幅Ｌ６
は、メモリセルアレイの中側のメモリセルのアクティブ
領域３６ｂの幅Ｌ５より広く形成される。また、ビット
線３２ｃ〜３２ｆは、フィールド酸化膜５２の上方に位
置するように形成されるので、メモリセルアレイの一番
外側のビット線間（ビット線３２ｅと３２ｆとの間）の
間隔Ｌ４は、メモリセルアレイの中側のビット線間（ビ
ット線３２ｄと３２ｅとの間及びビット線３２ｃと３２
ｄの間等）の間隔Ｌ３よりも広く形成される。したがっ
て、第１層間絶縁膜４８が、ＢＰＳＧ膜で形成され、リ
フロー工程を経て平坦化されると、メモリセルアレイの
一番外側のメモリセルのアクティブ領域３６ａ上の第１
層間絶縁膜４８の表面は、下方に形成されたワード線３
０の段差に応じて、このメモリセルアレイの中側のメモ
リセルのアクティブ領域３６ｂ上の第１層間絶縁膜４８
の表面より低く平坦化される。さらに、第２層間絶縁膜
４９も同様に、一番外側のビット線間が広く形成されて
おり、しかも、その下部の第１層間絶縁膜４８の表面は
他より低くなっているので、一番外側のアクティブ領域
３６ａ上の第２層間絶縁膜４９の表面が他より低く形成
される。尚、図８の断面図においては、ワード線３０が
現れないが、この断面と平行する前面又は後面に形成さ
れており、同図ではこれを点線で示している（これは、
以下図９〜図１１でも同様である）。
【００３２】次に、図９に示す製造工程となる。ビット
線３２ｃ〜３２ｆが接触したアクティブ領域３６を除く
アクティブ領域３６ａ、３６ｂの所定領域について、ア
クティブ領域３６ａ、３６ｂの表面が露出するように第
１及び第２層間絶縁膜４８、４９を蝕刻して接触孔を形
成した後、基板５０上に多結晶シリコン膜３７ｂを形成
する。この多結晶シリコン膜３７ｂは、キャパシタのス
トレージ電極として使用され、導電性を増大させるた
め、高濃度の不純物（例えば、１０19ｉｏｎ／ｃｍ3 ）
がドーピングされる。
線３２ｃ〜３２ｆが接触したアクティブ領域３６を除く
アクティブ領域３６ａ、３６ｂの所定領域について、ア
クティブ領域３６ａ、３６ｂの表面が露出するように第
１及び第２層間絶縁膜４８、４９を蝕刻して接触孔を形
成した後、基板５０上に多結晶シリコン膜３７ｂを形成
する。この多結晶シリコン膜３７ｂは、キャパシタのス
トレージ電極として使用され、導電性を増大させるた
め、高濃度の不純物（例えば、１０19ｉｏｎ／ｃｍ3 ）
がドーピングされる。
【００３３】そして、図１０に示す製造工程となる。ホ
トマスクパターンを用い、第２層間絶縁膜４９の所定部
位の表面が露出するように多結晶シリコン膜３７ｂを蝕
刻し、ストレージ電極３８ａ、３８ｂを形成する。次い
で、基板５０上にキャパシタの誘電体として用いられる
誘電膜３９を形成する。
トマスクパターンを用い、第２層間絶縁膜４９の所定部
位の表面が露出するように多結晶シリコン膜３７ｂを蝕
刻し、ストレージ電極３８ａ、３８ｂを形成する。次い
で、基板５０上にキャパシタの誘電体として用いられる
誘電膜３９を形成する。
【００３４】このとき、第１及び第２層間絶縁膜４８、
４９のリフロー工程後に形成される多結晶シリコン膜３
７ｂの表面は、このメモリセルアレイの一番外側のメモ
リセルのアクティブ領域３６ａ上における多結晶シリコ
ン膜３７ｂの表面が、メモリセルアレイの中側のメモリ
セルのアクティブ領域３６ｂ上の多結晶シリコン膜３７
ｂの表面より低く形成される。したがって、メモリセル
アレイの一番外側のメモリセルのアクティブ領域３６ａ
上に形成されるストレージ電極３８ａと、メモリセルア
レイの中側のメモリセルのアクティブ領域３６ｂ上に形
成されるストレージ電極３８ｂとは、Δｄの段差を有す
る。このΔｄの段差により、メモリセルアレイの外側へ
下る緩やかな階段状態が提供されるので、後の工程で配
線膜４６を形成する時に、配線膜４６がメモリセルアレ
イの外側に向けて緩やかに傾斜することになり、段差被
覆性がよくなる。
４９のリフロー工程後に形成される多結晶シリコン膜３
７ｂの表面は、このメモリセルアレイの一番外側のメモ
リセルのアクティブ領域３６ａ上における多結晶シリコ
ン膜３７ｂの表面が、メモリセルアレイの中側のメモリ
セルのアクティブ領域３６ｂ上の多結晶シリコン膜３７
ｂの表面より低く形成される。したがって、メモリセル
アレイの一番外側のメモリセルのアクティブ領域３６ａ
上に形成されるストレージ電極３８ａと、メモリセルア
レイの中側のメモリセルのアクティブ領域３６ｂ上に形
成されるストレージ電極３８ｂとは、Δｄの段差を有す
る。このΔｄの段差により、メモリセルアレイの外側へ
下る緩やかな階段状態が提供されるので、後の工程で配
線膜４６を形成する時に、配線膜４６がメモリセルアレ
イの外側に向けて緩やかに傾斜することになり、段差被
覆性がよくなる。
【００３５】図１０の工程を完了した後、誘電膜３９上
に、プレート電極４２、第３層間絶縁膜４４、及び配線
膜４６を順次形成すると、図７に示すようなメモリセル
アレイが形成される。このとき、第３層間絶縁膜４４
も、第１及び第２層間絶縁膜４８、４９のようにリフロ
ー工程を実施して平坦化すると、配線膜４６が一層緩や
かに形成されるので、段差被覆性を更に改善することが
できる。
に、プレート電極４２、第３層間絶縁膜４４、及び配線
膜４６を順次形成すると、図７に示すようなメモリセル
アレイが形成される。このとき、第３層間絶縁膜４４
も、第１及び第２層間絶縁膜４８、４９のようにリフロ
ー工程を実施して平坦化すると、配線膜４６が一層緩や
かに形成されるので、段差被覆性を更に改善することが
できる。
【００３６】図１１は、本発明による第３実施例を示す
図で、図１のＢ−Ｂ′線に沿う断面図である。この第３
実施例は、図７に示す第２実施例と同じ工程によって形
成されるものであるが、第２実施例におけるメモリセル
アレイの縁部にあるダミー（dummy ）のビット線のう
ち、一番外側のビット線３２ｆを形成しない場合の例で
ある。この第３実施例の場合にも、メモリセルアレイの
一番外側のメモリセルのアクティブ領域３６ａ上に形成
されたストレージ電極３８ａと、このメモリセルアレイ
の中側のメモリセルのアクティブ領域３６ｂ上に形成さ
れたストレージ電極３８ｂとは、Δｄの段差を有する。
したがって、第２実施例における一番外側のビット線３
２ｆがなくても、第２実施例とほぼ同様にメモリセルア
レイの外側へ緩やかに下る階段状態が提供できるので、
配線膜４６は緩やかに傾斜することになり、段差被覆性
が向上する。
図で、図１のＢ−Ｂ′線に沿う断面図である。この第３
実施例は、図７に示す第２実施例と同じ工程によって形
成されるものであるが、第２実施例におけるメモリセル
アレイの縁部にあるダミー（dummy ）のビット線のう
ち、一番外側のビット線３２ｆを形成しない場合の例で
ある。この第３実施例の場合にも、メモリセルアレイの
一番外側のメモリセルのアクティブ領域３６ａ上に形成
されたストレージ電極３８ａと、このメモリセルアレイ
の中側のメモリセルのアクティブ領域３６ｂ上に形成さ
れたストレージ電極３８ｂとは、Δｄの段差を有する。
したがって、第２実施例における一番外側のビット線３
２ｆがなくても、第２実施例とほぼ同様にメモリセルア
レイの外側へ緩やかに下る階段状態が提供できるので、
配線膜４６は緩やかに傾斜することになり、段差被覆性
が向上する。
【００３７】また、特に図示しないが、本発明による第
４実施例として、前記第２実施例のストレージ電極３８
ａを傾斜させる例もある。すなわち、メモリセルアレイ
の縁部にあるビット線のうち、一番外側のビット線３２
ｆを形成せず、一番外側のストレージ電極３８ａの長さ
を、このメモリセルアレイの中側のストレージ電極３８
ｂの長さより長く形成する。この場合には、一番外側の
ダミーのビット線３２ｆが形成されないので、第１実施
例のように、第２層間絶縁膜４９が、基板５０の表面と
傾斜角θを有して傾斜するようになり、したがって、一
番外側のストレージ電極３８ａが、メモリセルアレイの
外側に向けて傾斜して形成されることになる。このた
め、第１実施例と同様に配線膜４６の形成時における段
差被覆性が大幅に改善される。
４実施例として、前記第２実施例のストレージ電極３８
ａを傾斜させる例もある。すなわち、メモリセルアレイ
の縁部にあるビット線のうち、一番外側のビット線３２
ｆを形成せず、一番外側のストレージ電極３８ａの長さ
を、このメモリセルアレイの中側のストレージ電極３８
ｂの長さより長く形成する。この場合には、一番外側の
ダミーのビット線３２ｆが形成されないので、第１実施
例のように、第２層間絶縁膜４９が、基板５０の表面と
傾斜角θを有して傾斜するようになり、したがって、一
番外側のストレージ電極３８ａが、メモリセルアレイの
外側に向けて傾斜して形成されることになる。このた
め、第１実施例と同様に配線膜４６の形成時における段
差被覆性が大幅に改善される。
【００３８】
【発明の効果】以上説明してきたように本発明によれ
ば、高集積化によりストレージ電極の高さが増加するよ
うな場合でも、メモリセルアレイの一番外側のストレー
ジ電極を外側に向けて緩やかに傾斜させ、あるいは、一
番外側のストレージ電極を中側のストレージ電極より低
く形成して外側に下る緩やかな階段状態を形成するよう
にしたので、その上に形成される配線膜は、その傾斜、
あるいは、階段状態により緩やかな傾斜で形成できる。
したがって、段差被覆性が大幅に向上する。しかも、そ
の製造工程において、前記傾斜や階段状態を形成するた
めに特別な蝕刻工程等を追加する必要がない。さらに、
ストレージ電極自体を傾斜させたり、低く形成したりす
るだけなので、例えシリンダ形やフィン形のキャパシタ
構造を有するメモリセルであっても、そのストレージ電
極の構造に制約されることなく、容易に段差被覆性を向
上させられる。
ば、高集積化によりストレージ電極の高さが増加するよ
うな場合でも、メモリセルアレイの一番外側のストレー
ジ電極を外側に向けて緩やかに傾斜させ、あるいは、一
番外側のストレージ電極を中側のストレージ電極より低
く形成して外側に下る緩やかな階段状態を形成するよう
にしたので、その上に形成される配線膜は、その傾斜、
あるいは、階段状態により緩やかな傾斜で形成できる。
したがって、段差被覆性が大幅に向上する。しかも、そ
の製造工程において、前記傾斜や階段状態を形成するた
めに特別な蝕刻工程等を追加する必要がない。さらに、
ストレージ電極自体を傾斜させたり、低く形成したりす
るだけなので、例えシリンダ形やフィン形のキャパシタ
構造を有するメモリセルであっても、そのストレージ電
極の構造に制約されることなく、容易に段差被覆性を向
上させられる。
【図１】本発明による半導体メモリ装置のメモリセルア
レイ縁部のレイアウト図。
レイ縁部のレイアウト図。
【図２】本発明の第１実施例を示す図１中Ａ−Ａ′線に
沿う断面図。
沿う断面図。
【図３】第１実施例の製造工程を説明する図２相当の断
面図。
面図。
【図４】図３の続きの製造工程を説明する図２相当の断
面図。
面図。
【図５】図４の続きの製造工程を説明する図２相当の断
面図。
面図。
【図６】図５の続きの製造工程を説明する図２相当の断
面図。
面図。
【図７】本発明の第２実施例を示す図１中Ｂ−Ｂ′線に
沿う断面図。
沿う断面図。
【図８】第２実施例の製造工程を説明する図７相当の断
面図。
面図。
【図９】図８の続きの製造工程を説明する図７相当の断
面図。
面図。
【図１０】図９の続きの製造工程を説明する図７相当の
断面図。
断面図。
【図１１】本発明の第３実施例を示す図７相当の断面
図。
図。
【図１２】従来技術による半導体メモリ装置のメモリセ
ルアレイ縁部の断面図。
ルアレイ縁部の断面図。
３０ ワード線
３２ ビット線
３６ アクティブ領域
３８ ストレージ電極
４６ 配線膜
５０ 半導体基板
θ 傾斜角
Δｄ 段差
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 21/8242
H01L 21/28
Claims (6)
- 【請求項１】 第１導電形の半導体基板に形成され、素
子分離膜によって分離される多数の第２導電形のアクテ
ィブ領域と、相互に交差する多数のワード線及びビット
線と、アクティブ領域の半導体基板上に形成されるゲー
ト絶縁膜により半導体基板と離隔されるワード線をゲー
ト電極として用いるスイッチングトランジスタと、アク
ティブ領域に接触するスタック形のストレージ電極を有
するキャパシタと、これらスイッチングトランジスタ及
びキャパシタからなるメモリセルの上部を覆う絶縁膜上
に形成される配線膜と、を含んでなるメモリセルアレイ
を備えた半導体メモリ装置において、 メモリセルアレイにおけるビット線方向縁部のメモリセ
ルのうち、少なくともビット線方向一番外側のメモリセ
ルのストレージ電極が、半導体基板の表面に対し所定の
傾斜角でメモリセルアレイのビット線方向外側に向かっ
て低くなるよう傾斜していることを特徴とする半導体メ
モリ装置。 - 【請求項２】 傾斜しているストレージ電極のビット線
方向に沿う長さは、メモリセルアレイにおけるビット線
方向中側のメモリセルのストレージ電極より長く形成さ
れている請求項１記載の半導体メモリ装置。 - 【請求項３】 第１導電形の半導体基板に形成され、素
子分離膜によって分離される多数の第２導電形のアクテ
ィブ領域と、相互に交差する多数のワード線及びビット
線と、アクティブ領域の半導体基板上に形成されるゲー
ト絶縁膜により半導体基板と離隔されるワード線をゲー
ト電極として用いるスイッチングトランジスタと、アク
ティブ領域に接触するスタック形のストレージ電極を有
するキャパシタと、これらスイッチングトランジスタ及
びキャパシタからなるメモリセルの上部を覆う絶縁膜上
に形成される配線膜と、を含んでなるメモリセルアレイ
を備えた半導体メモリ装置において、 メモリセルアレイにおけるワード線方向縁部のメモリセ
ルのうち、少なくともワード線方向一番外側のメモリセ
ルのストレージ電極が、メモリセルアレイにおけるワー
ド線方向中側のメモリセルのストレージ電極に対し所定
の段差を有するように低く形成されていることを特徴と
する半導体メモリ装置。 - 【請求項４】 低く形成されるストレージ電極と接触す
るアクティブ領域は、メモリセルアレイにおけるワード
線方向中側のメモリセルのストレージ電極と接触するア
クティブ領域より広い幅で形成されている請求項３記載
の半導体メモリ装置。 - 【請求項５】 低く形成されるストレージ電極を挟む２
本のビット線間の間隔は、メモリセルアレイにおけるワ
ード線方向中側でのビット線間の間隔より広く形成され
ている請求項３又は請求項４記載の半導体メモリ装置。 - 【請求項６】 第１導電形の半導体基板に形成され、素
子分離膜によって分離される多数の第２導電形のアクテ
ィブ領域と、相互に交差する多数のワード線及びビット
線と、アクティブ領域の半導体基板上に形成されるゲー
ト絶縁膜により半導体基板と離隔されるワード線をゲー
ト電極として用いるスイッチングトランジスタと、アク
ティブ領域に接触するスタック形のストレージ電極を有
するキャパシタと、これらスイッチングトランジスタ及
びキャパシタからなるメモリセルの上部を覆う絶縁膜上
に形成される配線膜と、を含んでなるメモリセルアレイ
を備えた半導体メモリ装置において、 メモリセルアレイのワード線方向縁部におけるワード線
方向一番外側のビット線が、ワード線方向一番外側のメ
モリセルのストレージ電極よりワード線方向中側に形成
されると共に、当該一番外側のメモリセルのストレージ
電極のワード線方向に沿う長さが、メモリセルアレイに
おけるワード線方向中側のメモリセルのストレージ電極
より長く形成され、半導体基板の表面に対し所定の傾斜
角でメモリセルアレイのワード線方向外側に向かって低
くなるよう傾斜していることを特徴とする半導体メモリ
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920014243A KR960003771B1 (ko) | 1992-08-08 | 1992-08-08 | 반도체 메모리장치 |
| KR1992P14243 | 1992-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196652A JPH06196652A (ja) | 1994-07-15 |
| JP3505205B2 true JP3505205B2 (ja) | 2004-03-08 |
Family
ID=19337673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19739293A Expired - Fee Related JP3505205B2 (ja) | 1992-08-08 | 1993-08-09 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5392232A (ja) |
| EP (1) | EP0583163B1 (ja) |
| JP (1) | JP3505205B2 (ja) |
| KR (1) | KR960003771B1 (ja) |
| DE (1) | DE69325132T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3616179B2 (ja) * | 1995-11-09 | 2005-02-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5671175A (en) * | 1996-06-26 | 1997-09-23 | Texas Instruments Incorporated | Capacitor over bitline DRAM cell |
| KR100213249B1 (ko) * | 1996-10-10 | 1999-08-02 | 윤종용 | 반도체 메모리셀의 레이아웃 |
| KR100301038B1 (ko) * | 1998-03-02 | 2001-09-06 | 윤종용 | 씨오비(cob)를구비한반도체메모리장치및그제조방법 |
| JP2000311992A (ja) * | 1999-04-26 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2003110033A (ja) * | 2001-07-24 | 2003-04-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100475075B1 (ko) * | 2002-05-17 | 2005-03-10 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2004311706A (ja) * | 2003-04-07 | 2004-11-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100673018B1 (ko) * | 2005-12-09 | 2007-01-24 | 삼성전자주식회사 | 이이피롬 및 그 제조 방법 |
| CN108389860B (zh) * | 2017-02-03 | 2021-06-22 | 联华电子股份有限公司 | 半导体装置 |
| US10163494B1 (en) * | 2017-05-31 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and fabrication method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136533A (en) * | 1988-07-08 | 1992-08-04 | Eliyahou Harari | Sidewall capacitor DRAM cell |
| JPH0382077A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | 半導体メモリ装置 |
| JPH0834304B2 (ja) * | 1990-09-20 | 1996-03-29 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| KR960016837B1 (en) * | 1990-10-29 | 1996-12-21 | Nec Kk | Semiconductor memory device and manufacturing method thereof |
| JP3257801B2 (ja) * | 1990-12-07 | 2002-02-18 | ソニー株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-08-08 KR KR1019920014243A patent/KR960003771B1/ko not_active IP Right Cessation
-
1993
- 1993-08-09 US US08/103,267 patent/US5392232A/en not_active Expired - Lifetime
- 1993-08-09 JP JP19739293A patent/JP3505205B2/ja not_active Expired - Fee Related
- 1993-08-09 DE DE69325132T patent/DE69325132T2/de not_active Expired - Lifetime
- 1993-08-09 EP EP93306348A patent/EP0583163B1/en not_active Expired - Lifetime
-
1994
- 1994-10-04 US US08/317,905 patent/US5574680A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5574680A (en) | 1996-11-12 |
| KR960003771B1 (ko) | 1996-03-22 |
| US5392232A (en) | 1995-02-21 |
| EP0583163A2 (en) | 1994-02-16 |
| EP0583163A3 (en) | 1994-07-27 |
| DE69325132D1 (de) | 1999-07-08 |
| KR940004822A (ko) | 1994-03-16 |
| EP0583163B1 (en) | 1999-06-02 |
| JPH06196652A (ja) | 1994-07-15 |
| DE69325132T2 (de) | 1999-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5300814A (en) | Semiconductor device having a semiconductor substrate with reduced step between memory cells | |
| KR0170312B1 (ko) | 고집적 dram 셀 및 그 제조방법 | |
| US6376301B2 (en) | Methods of forming a capacitor and methods of forming a monolithic integrated circuit | |
| US6703657B2 (en) | DRAM cell having electrode with protection layer | |
| US6214663B1 (en) | Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers | |
| KR100499175B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| JP2548957B2 (ja) | 半導体記憶装置の製造方法 | |
| US6448134B2 (en) | Method for fabricating semiconductor device | |
| US7411240B2 (en) | Integrated circuits including spacers that extend beneath a conductive line | |
| US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
| JP3505205B2 (ja) | 半導体メモリ装置 | |
| US7205241B2 (en) | Method for manufacturing semiconductor device with contact body extended in direction of bit line | |
| JPH06326271A (ja) | 半導体メモリセル及びその製造方法 | |
| US6140174A (en) | Methods of forming wiring layers on integrated circuits including regions of high and low topography | |
| JP3202501B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100439038B1 (ko) | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 | |
| KR100576083B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP3092254B2 (ja) | ダイナミックｒａｍ | |
| JP2720815B2 (ja) | 半導体装置の製造方法 | |
| JPH08236721A (ja) | 半導体装置及びその製造方法 | |
| JP2003347432A (ja) | 半導体素子の製造方法 | |
| KR100230350B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0878640A (ja) | 半導体記憶装置及びその製造方法 | |
| KR19990061007A (ko) | 반도체소자의 제조방법 | |
| US5324970A (en) | Interconnection structure in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031215 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071219 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |