JPH05283643A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH05283643A JPH05283643A JP4108517A JP10851792A JPH05283643A JP H05283643 A JPH05283643 A JP H05283643A JP 4108517 A JP4108517 A JP 4108517A JP 10851792 A JP10851792 A JP 10851792A JP H05283643 A JPH05283643 A JP H05283643A
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Abstract
(57)【要約】
【目的】 製造工程の複雑化を引き起こすことなく、キ
ャパシタ容量を増加させることができる半導体素子の製
造方法を提供する。 【構成】 ｎＭＯＳトランジスタＴｒのドレイン５上の
酸化膜６，８をエッチングしてｐ型シリコン基板１との
コンタクトホール１２を形成する際に、エッチングを等
方的に進行するような条件にて施して、コンタクトホー
ル１２を横方向へ膨らませ１３、このコンタクトホール
１２の領域に蓄積電極９を形成する。これにより、キャ
パシタ面積は、コンタクトホール１２が膨らんだ表面積
分だけ横方向へ拡張する。
ャパシタ容量を増加させることができる半導体素子の製
造方法を提供する。 【構成】 ｎＭＯＳトランジスタＴｒのドレイン５上の
酸化膜６，８をエッチングしてｐ型シリコン基板１との
コンタクトホール１２を形成する際に、エッチングを等
方的に進行するような条件にて施して、コンタクトホー
ル１２を横方向へ膨らませ１３、このコンタクトホール
１２の領域に蓄積電極９を形成する。これにより、キャ
パシタ面積は、コンタクトホール１２が膨らんだ表面積
分だけ横方向へ拡張する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関し、さらに詳細には、シリコンウェハ上に形成する集
積回路における積層型キャパシタの形成方法に関する。
関し、さらに詳細には、シリコンウェハ上に形成する集
積回路における積層型キャパシタの形成方法に関する。
【０００２】
【従来の技術】集積回路の中でも、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）の基本構成は、ス
イッチング用のＭＯＳトランジスタとメモリ・キャパシ
タとからなる１トランジスタ・１キャパシタの２素子構
造である。そして、このキャパシタの構造としては、Ｄ
ＲＡＭの集積度を上げるために素子の微細化が進むな
か、その実効面積の増加による十分なキャパシタ容量を
確保する目的から、スタック（積層）型、トレンチ
（溝）型あるいはその併合型等が一般に採用されてい
る。
ック・ランダム・アクセス・メモリ）の基本構成は、ス
イッチング用のＭＯＳトランジスタとメモリ・キャパシ
タとからなる１トランジスタ・１キャパシタの２素子構
造である。そして、このキャパシタの構造としては、Ｄ
ＲＡＭの集積度を上げるために素子の微細化が進むな
か、その実効面積の増加による十分なキャパシタ容量を
確保する目的から、スタック（積層）型、トレンチ
（溝）型あるいはその併合型等が一般に採用されてい
る。
【０００３】その中で積層型キャパシタの構造の一例を
図３に示す。この積層型キャパシタＣは、ｎＭＯＳ（ｎ
型チャネル・メタル・絶縁膜・半導体）トランジスタＴ
ｒのドレインｄの上側に設けられている。
図３に示す。この積層型キャパシタＣは、ｎＭＯＳ（ｎ
型チャネル・メタル・絶縁膜・半導体）トランジスタＴ
ｒのドレインｄの上側に設けられている。
【０００４】このキャパシタの製造方法は、まず、シリ
コン基板ａ上にゲート電極ｂを有するＬＤＤ（薄いドサ
イン層）構造のｎＭＯＳトランジスタＴｒを形成する。
その後、シリコン酸化膜ｃを堆積し、このシリコン酸化
膜ｃのうち上記トランジスタのドレインｄ上の一部をエ
ッチングして、この部分を上記基板ａと蓄積電極ｅのコ
ンタクト部ｆとする。
コン基板ａ上にゲート電極ｂを有するＬＤＤ（薄いドサ
イン層）構造のｎＭＯＳトランジスタＴｒを形成する。
その後、シリコン酸化膜ｃを堆積し、このシリコン酸化
膜ｃのうち上記トランジスタのドレインｄ上の一部をエ
ッチングして、この部分を上記基板ａと蓄積電極ｅのコ
ンタクト部ｆとする。
【０００５】次に、上記蓄積電極となる多結晶シリコン
を堆積した後、この多結晶シリコンのうちの不要な部位
をエッチング除去して、蓄積電極ｅを形成する。続い
て、シリコン窒化膜ｇを堆積した後、このシリコン窒化
膜ｇの一部を酸化して、これら二層膜からなる誘電膜を
形成する。さらに、対向電極ｈとなる多結晶シリコンを
堆積して、基本構成となる１トランジスタ・１キャパシ
タの形成を終了する。
を堆積した後、この多結晶シリコンのうちの不要な部位
をエッチング除去して、蓄積電極ｅを形成する。続い
て、シリコン窒化膜ｇを堆積した後、このシリコン窒化
膜ｇの一部を酸化して、これら二層膜からなる誘電膜を
形成する。さらに、対向電極ｈとなる多結晶シリコンを
堆積して、基本構成となる１トランジスタ・１キャパシ
タの形成を終了する。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構造では、以下のような問題点があった。
うな構造では、以下のような問題点があった。
【０００７】前述したように、集積回路における集積度
を上げるためには、素子の微細化が必要不可欠となって
おり、これに伴いキャパシタ面積も当然縮小されること
になるが、反面、この面積を縮小すると電荷の蓄積容量
（キャパシタ容量）が減少してしまい、素子がうまく動
作しない状態となる。言い換えれば、素子の良好な動作
を確保するためには、キャパシタ面積が縮小されても、
最低の蓄積容量を確保しなければならない。しかし、上
述した従来のキャパシタ構造では、その十分な容量確保
が困難であった。
を上げるためには、素子の微細化が必要不可欠となって
おり、これに伴いキャパシタ面積も当然縮小されること
になるが、反面、この面積を縮小すると電荷の蓄積容量
（キャパシタ容量）が減少してしまい、素子がうまく動
作しない状態となる。言い換えれば、素子の良好な動作
を確保するためには、キャパシタ面積が縮小されても、
最低の蓄積容量を確保しなければならない。しかし、上
述した従来のキャパシタ構造では、その十分な容量確保
が困難であった。
【０００８】この点に関して、蓄積電極ｅを２枚に重ね
た構造（通称、フィン構造）を形成して、電荷の蓄積容
量を稼ぐ等の提案もなされているが、逆に、この構造で
は、製造工程数の増加やマスク枚数の増加等の問題が新
たに生じている。
た構造（通称、フィン構造）を形成して、電荷の蓄積容
量を稼ぐ等の提案もなされているが、逆に、この構造で
は、製造工程数の増加やマスク枚数の増加等の問題が新
たに生じている。
【０００９】本発明は、かかる従来の問題点に鑑みてな
されたものであって、その目的とするところは、製造工
程の複雑化を引き起こすことなく、キャパシタ容量を増
加させることができる構造を備えた半導体素子の製造方
法の提供にある。
されたものであって、その目的とするところは、製造工
程の複雑化を引き起こすことなく、キャパシタ容量を増
加させることができる構造を備えた半導体素子の製造方
法の提供にある。
【００１０】
【課題を解決するための手段】この目的を達成するた
め、本発明の半導体素子の製造方法は、トランジスタと
キャパシタを組み合わせた記憶素子を有する半導体素子
の製造における積層型キャパシタの形成において、トラ
ンジスタのドレイン上の酸化膜をエッチングして基板と
のコンタクトホールを形成する際に、エッチングを等方
的に進行するような条件にて施して、コンタクトホール
を前記半導体基板と平行な横方向へ膨らませ、このコン
タクトホールの領域に蓄積電極を形成するようにしたこ
とを特徴とする。
め、本発明の半導体素子の製造方法は、トランジスタと
キャパシタを組み合わせた記憶素子を有する半導体素子
の製造における積層型キャパシタの形成において、トラ
ンジスタのドレイン上の酸化膜をエッチングして基板と
のコンタクトホールを形成する際に、エッチングを等方
的に進行するような条件にて施して、コンタクトホール
を前記半導体基板と平行な横方向へ膨らませ、このコン
タクトホールの領域に蓄積電極を形成するようにしたこ
とを特徴とする。
【００１１】
【作用】本発明の製造方法においては、横方向へコンタ
クトホールを膨らませる（湾曲させる）ような工夫を施
すことにより、蓄積電極を、コンタクトホールが膨らん
だ表面積分だけ横方向へ拡張して、キャパシタ面積を増
加させる。
クトホールを膨らませる（湾曲させる）ような工夫を施
すことにより、蓄積電極を、コンタクトホールが膨らん
だ表面積分だけ横方向へ拡張して、キャパシタ面積を増
加させる。
【００１２】これにより、従来方法の場合と比較して工
程数を３工程増加させるだけで、キャパシタ面積を増大
することが可能であり、２枚重ね型キャパシタと比較し
て、多結晶シリコン膜の堆積回数の増加およびエッチン
グ方法を複雑化することもなく、キャパシタ形成工程が
簡素かつ容易である。
程数を３工程増加させるだけで、キャパシタ面積を増大
することが可能であり、２枚重ね型キャパシタと比較し
て、多結晶シリコン膜の堆積回数の増加およびエッチン
グ方法を複雑化することもなく、キャパシタ形成工程が
簡素かつ容易である。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本発明に係る一実施例である半導体素子の基本構
成となるメモリセルの構造を示し、該メモリセルは１ト
ランジスタ・１キャパシタの２素子構造であり、具体的
には、スイッチング用のｎＭＯＳトランジスタＴｒとメ
モリ・キャパシタＣとからなる。
する。本発明に係る一実施例である半導体素子の基本構
成となるメモリセルの構造を示し、該メモリセルは１ト
ランジスタ・１キャパシタの２素子構造であり、具体的
には、スイッチング用のｎＭＯＳトランジスタＴｒとメ
モリ・キャパシタＣとからなる。
【００１４】ｎＭＯＳトランジスタＴｒは、ｐ型シリコ
ン基板１の表面にシリコン酸化膜（ゲート酸化膜）２を
介して、ゲート電極３が設けられており、その左右にソ
ース４とドレイン５が配置されている。
ン基板１の表面にシリコン酸化膜（ゲート酸化膜）２を
介して、ゲート電極３が設けられており、その左右にソ
ース４とドレイン５が配置されている。
【００１５】メモリ・キャパシタＣは積層型のもので、
上記ドレイン５の上側に設けられており、６はシリコン
酸化膜、７はＢＰＳＧ膜、８はシリコン酸化膜、９は蓄
積電極としての多結晶シリコン、１０は誘電膜としての
二層のシリコン窒化膜、１１は対向電極としてのシリコ
ン酸化膜である。
上記ドレイン５の上側に設けられており、６はシリコン
酸化膜、７はＢＰＳＧ膜、８はシリコン酸化膜、９は蓄
積電極としての多結晶シリコン、１０は誘電膜としての
二層のシリコン窒化膜、１１は対向電極としてのシリコ
ン酸化膜である。
【００１６】次に、以上のように構成されたメモリセル
のメモリ・キャパシタＣの形成方法について説明する。
従来周知の一般的方法により、シリコン基板１上にゲー
ト電極３を有するＬＤＤ構造のｎＭＯＳトランジスタＴ
ｒを形成した後に、シリコン酸化膜６をＣＶＤ法により
２０００Å堆積し、その上にＢＰＳＧ膜７をＣＶＤ法に
より２０００Å堆積する。さらに、その上にシリコン酸
化膜８をＣＶＤ法により２０００Å堆積する（図２
（Ａ）参照）。
のメモリ・キャパシタＣの形成方法について説明する。
従来周知の一般的方法により、シリコン基板１上にゲー
ト電極３を有するＬＤＤ構造のｎＭＯＳトランジスタＴ
ｒを形成した後に、シリコン酸化膜６をＣＶＤ法により
２０００Å堆積し、その上にＢＰＳＧ膜７をＣＶＤ法に
より２０００Å堆積する。さらに、その上にシリコン酸
化膜８をＣＶＤ法により２０００Å堆積する（図２
（Ａ）参照）。
【００１７】そして、フォトレジストを一面に塗布した
後パターニングしたレジスト層をマスクとして、上記ド
レイン５上のシリコン酸化膜８，ＢＰＳＧ膜７、シリコ
ン酸化膜６の一部を垂直にエッチングを施して、シリコ
ン基板１とのコンタクトを取るためのコンタクトホール
１２を形成する（図２（Ｂ）参照）。その後、上記レジ
スト層は除去する。
後パターニングしたレジスト層をマスクとして、上記ド
レイン５上のシリコン酸化膜８，ＢＰＳＧ膜７、シリコ
ン酸化膜６の一部を垂直にエッチングを施して、シリコ
ン基板１とのコンタクトを取るためのコンタクトホール
１２を形成する（図２（Ｂ）参照）。その後、上記レジ
スト層は除去する。
【００１８】次に、ＢＰＳＧ膜７のエッチングレート
が、シリコン酸化膜６および８のそれらよりも速く、か
つエッチングが等方的に進行するようなエッチング条件
にて、ＢＰＳＧ膜７のエッチングを行う。例えば、エッ
チャントとして、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：
１：５の割合の混合液を使用すれば、等方的で、ＢＰＳ
Ｇ膜７を１５倍速くエッチングできる。この時に、横方
向のコンタクトホールの膨らみ１３が形成される（図２
（Ｃ）参照）。
が、シリコン酸化膜６および８のそれらよりも速く、か
つエッチングが等方的に進行するようなエッチング条件
にて、ＢＰＳＧ膜７のエッチングを行う。例えば、エッ
チャントとして、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：
１：５の割合の混合液を使用すれば、等方的で、ＢＰＳ
Ｇ膜７を１５倍速くエッチングできる。この時に、横方
向のコンタクトホールの膨らみ１３が形成される（図２
（Ｃ）参照）。
【００１９】続いて、多結晶シリコン９をＣＶＤ法によ
り５００Å堆積する。その後、通常のリソグラフィー工
程およびエッチング工程を行い、蓄積電極を形成する。
その後、シリコン窒化膜１０をＣＶＤ法により８０Å堆
積し、その窒化膜１０を一部酸化する（酸化膜厚は２０
Å程度）。このようにして形成された二層膜を誘電膜と
して使用する。さらに、対向電極１１となる多結晶シリ
コンをＣＶＤ法により１５００Å堆積する（図２（Ｄ）
参照）。
り５００Å堆積する。その後、通常のリソグラフィー工
程およびエッチング工程を行い、蓄積電極を形成する。
その後、シリコン窒化膜１０をＣＶＤ法により８０Å堆
積し、その窒化膜１０を一部酸化する（酸化膜厚は２０
Å程度）。このようにして形成された二層膜を誘電膜と
して使用する。さらに、対向電極１１となる多結晶シリ
コンをＣＶＤ法により１５００Å堆積する（図２（Ｄ）
参照）。
【００２０】以上の工程により、図１に示す２素子構造
を備えたメモリセル（１トランジスタ＋１キャパシタ）
の形成を完了する。
を備えたメモリセル（１トランジスタ＋１キャパシタ）
の形成を完了する。
【００２１】しかして、以上のように構成された本発明
のキャパシタ構造（図１）は、図３に示す従来のキャパ
シタ構造に比較して、明らかにキャパシタ面積つまりキ
ャパシタ容積が大きいことが分かる。
のキャパシタ構造（図１）は、図３に示す従来のキャパ
シタ構造に比較して、明らかにキャパシタ面積つまりキ
ャパシタ容積が大きいことが分かる。
【００２２】例えば、セル面積（１キャパシタ＋１トラ
ンジスタ分の面積）が４．５μｍ2の半導体デバイスの
場合、従来のキャパシタ構造（図３）では、キャパシタ
容量が３０ｆＦである。これに対して、本発明のキャパ
シタ構造（図１）におけるキャパシタ容量は４３ｆＦで
あって、従来構造の約１．５倍の容量が確保でき、この
結果、従来よりデバイス動作のマージンが拡大すること
が判明している。
ンジスタ分の面積）が４．５μｍ2の半導体デバイスの
場合、従来のキャパシタ構造（図３）では、キャパシタ
容量が３０ｆＦである。これに対して、本発明のキャパ
シタ構造（図１）におけるキャパシタ容量は４３ｆＦで
あって、従来構造の約１．５倍の容量が確保でき、この
結果、従来よりデバイス動作のマージンが拡大すること
が判明している。
【００２３】
【発明の効果】以上詳述したように、本発明によれば、
横方向へコンタクトホールを膨らませる（湾曲させる）
ような工夫を施すことにより、蓄積電極を、コンタクト
ホールが膨らんだ表面積分だけ横方向へ拡張して、キャ
パシタ面積つまりキャパシタ容量を増加させたから、製
造工程の複雑化を引き起こすことなく、キャパシタ容量
を増加させることができる。
横方向へコンタクトホールを膨らませる（湾曲させる）
ような工夫を施すことにより、蓄積電極を、コンタクト
ホールが膨らんだ表面積分だけ横方向へ拡張して、キャ
パシタ面積つまりキャパシタ容量を増加させたから、製
造工程の複雑化を引き起こすことなく、キャパシタ容量
を増加させることができる。
【図１】本発明に係る一実施例である半導体素子の基本
構成となるメモリセルの構造を示す概略断面図である。
構成となるメモリセルの構造を示す概略断面図である。
【図２】同メモリセルにおけるキャパシタの形成工程を
説明するための概略断面図である。
説明するための概略断面図である。
【図３】従来の半導体素子の基本構成となるメモリセル
の構造を示す概略断面図である。
の構造を示す概略断面図である。
Ｔｒ ｎＭＯＳトランジスタ Ｃ キャパシタ １ ｐ型シリコン基板 ２ シリコン酸化膜（ゲート酸化膜） ３ ゲート電極 ４ トランジスタのソース ５ トランジスタのドレイン ６ シリコン酸化膜 ７ ＢＰＳＧ膜 ８ シリコン酸化膜 ９ 多結晶シリコン（蓄積電極） １０ シリコン窒化膜（誘電膜） １１ シリコン酸化膜（対向電極） １２ コンタクトホール １３ コンタクトホールの膨らみ
Claims (1)
- 【請求項１】 トランジスタとキャパシタを組み合わせ
た記憶素子を有する半導体素子の製造における積層型キ
ャパシタの形成において、トランジスタのドレイン上の
酸化膜をエッチングして基板とのコンタクトホールを形
成する際に、エッチングを等方的に進行するような条件
にて施して、コンタクトホールを前記半導体基板と平行
な横方向へ膨らませ、このコンタクトホールの領域に蓄
積電極を形成するようにしたことを特徴とする半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108517A JPH05283643A (ja) | 1992-03-31 | 1992-03-31 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108517A JPH05283643A (ja) | 1992-03-31 | 1992-03-31 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283643A true JPH05283643A (ja) | 1993-10-29 |
Family
ID=14486804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4108517A Pending JPH05283643A (ja) | 1992-03-31 | 1992-03-31 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283643A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789304A (en) * | 1995-05-12 | 1998-08-04 | Micron Technology, Inc. | Method of forming a capacitor |
| US5864154A (en) * | 1994-01-12 | 1999-01-26 | Lg Semicon Co., Ltd. | Semiconductor memory device and method for fabricating the same |
| KR100265359B1 (ko) * | 1997-06-30 | 2000-10-02 | 김영환 | 반도체메모리소자의전하저장전극형성방법 |
| KR100403328B1 (ko) * | 1999-11-03 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 자기정렬적인 콘택 형성방법 |
| KR100603929B1 (ko) * | 2002-03-04 | 2006-07-24 | 삼성전자주식회사 | 계단형 측벽을 갖는 실린더형 커패시터 및 그 제조방법 |
-
1992
- 1992-03-31 JP JP4108517A patent/JPH05283643A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864154A (en) * | 1994-01-12 | 1999-01-26 | Lg Semicon Co., Ltd. | Semiconductor memory device and method for fabricating the same |
| US5789304A (en) * | 1995-05-12 | 1998-08-04 | Micron Technology, Inc. | Method of forming a capacitor |
| US5962885A (en) * | 1995-05-12 | 1999-10-05 | Micron Technology, Inc. | Method of forming a capacitor and a capacitor construction |
| US6010941A (en) * | 1995-05-12 | 2000-01-04 | Micron Technology, Inc. | Method of forming a capacitor |
| KR100265359B1 (ko) * | 1997-06-30 | 2000-10-02 | 김영환 | 반도체메모리소자의전하저장전극형성방법 |
| KR100403328B1 (ko) * | 1999-11-03 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 자기정렬적인 콘택 형성방법 |
| KR100603929B1 (ko) * | 2002-03-04 | 2006-07-24 | 삼성전자주식회사 | 계단형 측벽을 갖는 실린더형 커패시터 및 그 제조방법 |
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