JPH04336464A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH04336464A JPH04336464A JP3107622A JP10762291A JPH04336464A JP H04336464 A JPH04336464 A JP H04336464A JP 3107622 A JP3107622 A JP 3107622A JP 10762291 A JP10762291 A JP 10762291A JP H04336464 A JPH04336464 A JP H04336464A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置の製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】近年、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）に代表される半導体記憶装置に
おいては、導電性膜となる多結晶シリコン膜を電荷蓄積
電極に用いるスタック型のメモリセル構造が採用されて
いるが、素子の高集積化が進むにつれて十分な蓄積容量
を得るために電荷蓄積電極の表面積を増大させる様々な
工夫がなされている。その一つの方法として、電荷蓄積
電極を三次元構造として表面積を増大させる方法が多数
提案されている。その一例に、従来の電荷蓄積電極の外
周にリング状の電荷蓄積電極を付加したものがある（Ｎ
．Ｓｈｉｎｍｕｒａ ，ｅｔａｌ． Ｅｘｔ Ａｂｓ．
２２ｎｄ ＳＳＤＭ，ｐ．８３３ ）。
ス・メモリ（ＤＲＡＭ）に代表される半導体記憶装置に
おいては、導電性膜となる多結晶シリコン膜を電荷蓄積
電極に用いるスタック型のメモリセル構造が採用されて
いるが、素子の高集積化が進むにつれて十分な蓄積容量
を得るために電荷蓄積電極の表面積を増大させる様々な
工夫がなされている。その一つの方法として、電荷蓄積
電極を三次元構造として表面積を増大させる方法が多数
提案されている。その一例に、従来の電荷蓄積電極の外
周にリング状の電荷蓄積電極を付加したものがある（Ｎ
．Ｓｈｉｎｍｕｒａ ，ｅｔａｌ． Ｅｘｔ Ａｂｓ．
２２ｎｄ ＳＳＤＭ，ｐ．８３３ ）。
【０００３】以下図面を参照しながら、上記した従来の
半導体記憶装置における電荷蓄積電極部分の製造方法の
一例について説明する。図８は従来の半導体記憶装置、
特に電荷蓄積電極部分の製造方法の工程断面図を示すも
のである。図８において、５１はシリコン基板、５２は
ＳｉＯ２ 膜、５３はＳｉＮ膜、５４は電荷蓄積電極用
の多結晶シリコン膜、５５はＳｉＯ２ 膜、５６はＣＶ
Ｄ・ＳｉＯ２ 膜、５７は電荷蓄積電極用の多結晶シリ
コン膜である。５８は電荷蓄積電極で、５９は多結晶ポ
リシリコン膜からなるプレート電極である。６０はシリ
コン基板５１に設けた溝である。容量絶縁膜の図示は省
略している。
半導体記憶装置における電荷蓄積電極部分の製造方法の
一例について説明する。図８は従来の半導体記憶装置、
特に電荷蓄積電極部分の製造方法の工程断面図を示すも
のである。図８において、５１はシリコン基板、５２は
ＳｉＯ２ 膜、５３はＳｉＮ膜、５４は電荷蓄積電極用
の多結晶シリコン膜、５５はＳｉＯ２ 膜、５６はＣＶ
Ｄ・ＳｉＯ２ 膜、５７は電荷蓄積電極用の多結晶シリ
コン膜である。５８は電荷蓄積電極で、５９は多結晶ポ
リシリコン膜からなるプレート電極である。６０はシリ
コン基板５１に設けた溝である。容量絶縁膜の図示は省
略している。
【０００４】まず、図８（ａ）に示すようにシリコン基
板１上にＳｉＯ２ 膜５２およびＳｉＮ膜５３を形成し
た後、コンタクト窓６０を開口する。つぎに、図８（ｂ
）に示すように電荷蓄積電極用の多結晶シリコン膜５４
およびＳｉＯ２ 膜５５を形成した後、ＳｉＯ２ 膜５
５をパターニングする。その後、図８（ｃ）に示すよう
にＳｉＯ２ 膜５５のパターンをマスクに多結晶シリコ
ン膜５４の一部をエッチングする。つぎに、ＣＶＤ・Ｓ
ｉＯ２ 膜５６を被着した後、図８（ｄ）のようにエッ
チバックして側壁にのみＣＶＤ・ＳｉＯ２ 膜５６を残
存させる。その後、電荷蓄積電極用の多結晶シリコン膜
５７を被着し、この後図８（ｅ）に示すように、エッチ
バックしてＳｉＮ膜５３を露出させる。その後、図８（
ｆ）に示すように、ＳｉＯ２ 膜５５およびＣＶＤ・Ｓ
ｉＯ２ 膜５６を除去して電荷蓄積電極５８が形成され
る。その後、電荷蓄積電極５８の表面に容量絶縁膜を形
成し、この後プレート電極５９を被着する。
板１上にＳｉＯ２ 膜５２およびＳｉＮ膜５３を形成し
た後、コンタクト窓６０を開口する。つぎに、図８（ｂ
）に示すように電荷蓄積電極用の多結晶シリコン膜５４
およびＳｉＯ２ 膜５５を形成した後、ＳｉＯ２ 膜５
５をパターニングする。その後、図８（ｃ）に示すよう
にＳｉＯ２ 膜５５のパターンをマスクに多結晶シリコ
ン膜５４の一部をエッチングする。つぎに、ＣＶＤ・Ｓ
ｉＯ２ 膜５６を被着した後、図８（ｄ）のようにエッ
チバックして側壁にのみＣＶＤ・ＳｉＯ２ 膜５６を残
存させる。その後、電荷蓄積電極用の多結晶シリコン膜
５７を被着し、この後図８（ｅ）に示すように、エッチ
バックしてＳｉＮ膜５３を露出させる。その後、図８（
ｆ）に示すように、ＳｉＯ２ 膜５５およびＣＶＤ・Ｓ
ｉＯ２ 膜５６を除去して電荷蓄積電極５８が形成され
る。その後、電荷蓄積電極５８の表面に容量絶縁膜を形
成し、この後プレート電極５９を被着する。
【０００５】
【発明が解決しようとする課題】上記のような構成では
、図８（ｃ）で示した多結晶シリコン膜５４のエッチン
グにおいて、薄い多結晶シリコン膜５４を残存させてエ
ッチングを止める必要があるが、このエッチングの制御
は極めて困難である。すなわち、終点判定装置が使用で
きないために、完全に時間で制御する他なくエッチング
レートのばらつきを厳密に管理しなければならないので
、プロセスマージンがきわめて狭いプロセスと言える。
、図８（ｃ）で示した多結晶シリコン膜５４のエッチン
グにおいて、薄い多結晶シリコン膜５４を残存させてエ
ッチングを止める必要があるが、このエッチングの制御
は極めて困難である。すなわち、終点判定装置が使用で
きないために、完全に時間で制御する他なくエッチング
レートのばらつきを厳密に管理しなければならないので
、プロセスマージンがきわめて狭いプロセスと言える。
【０００６】また図８に示すように、多結晶シリコン膜
５７は、被着後全面エッチバックによりパターニングす
るため、上部に鋭角部分６１が形成される（図８（ｆ）
参照）。このような鋭角部分６１を有するために、容量
絶縁膜のリーク電流が、多結晶シリコン膜５７からなる
環状部分を持たない通常の電荷蓄積電極と比べて増加し
て信頼性の面で劣ってしまうという問題点を有していた
。
５７は、被着後全面エッチバックによりパターニングす
るため、上部に鋭角部分６１が形成される（図８（ｆ）
参照）。このような鋭角部分６１を有するために、容量
絶縁膜のリーク電流が、多結晶シリコン膜５７からなる
環状部分を持たない通常の電荷蓄積電極と比べて増加し
て信頼性の面で劣ってしまうという問題点を有していた
。
【０００７】図９（ａ），（ｂ）に図８の従来例および
通常の電荷蓄積電極の容量絶縁膜リーク電流特性を示す
。Ｘ１ ，Ｘ２ は図８の従来例の特性をであり、Ｙ１
，Ｙ２ は環状部をもたない通常の電荷蓄積電極の特
性である。また、従来例ではコンタクト窓６０の形成方
法については触れていないが、微細化，高集積化が進む
つれて、プロセスマージンを確保するためにフォトリソ
工程の解像限界以下の微細なコンタクトパターンを形成
する必要がある。
通常の電荷蓄積電極の容量絶縁膜リーク電流特性を示す
。Ｘ１ ，Ｘ２ は図８の従来例の特性をであり、Ｙ１
，Ｙ２ は環状部をもたない通常の電荷蓄積電極の特
性である。また、従来例ではコンタクト窓６０の形成方
法については触れていないが、微細化，高集積化が進む
つれて、プロセスマージンを確保するためにフォトリソ
工程の解像限界以下の微細なコンタクトパターンを形成
する必要がある。
【０００８】したがって、この発明の目的は、容量絶縁
膜のリーク電流を低減し、容量絶縁膜の信頼性を向上さ
せることができる半導体記憶装置を得ることができ、電
荷蓄積電極用の多結晶シリコン膜のエッチングの終点の
制御を容易にして、きわめて安定に半導体記憶装置を得
ることができる半導体記憶装置の製造方法を提供し、さ
らにフォトリソ工程の解像限界以下の微細なコンタクト
窓を容易に形成することができる半導体記憶装置の製造
方法を提供することである。
膜のリーク電流を低減し、容量絶縁膜の信頼性を向上さ
せることができる半導体記憶装置を得ることができ、電
荷蓄積電極用の多結晶シリコン膜のエッチングの終点の
制御を容易にして、きわめて安定に半導体記憶装置を得
ることができる半導体記憶装置の製造方法を提供し、さ
らにフォトリソ工程の解像限界以下の微細なコンタクト
窓を容易に形成することができる半導体記憶装置の製造
方法を提供することである。
【０００９】
【課題を解決するための手段】また、請求項１の半導体
記憶装置の製造方法は、まず半導体基板（１）上に層間
絶縁膜（４），窒化珪素膜（６）および電荷蓄積電極（
１６）用の第１の多結晶シリコン膜（７）を順に被着す
る。つぎに、層間絶縁膜（４），窒化珪素膜（６）およ
び第１の多結晶シリコン膜（７）に半導体基板（１）へ
至るコンタクト窓（１１）を開口する。つぎに、第１の
多結晶シリコン膜（７）上およびコンタクト窓（１１）
内に電荷蓄積電極（１６）用の第２の多結晶シリコン膜
（１２）および第１の酸化珪素膜（１３）を順に被着し
た後、第１の酸化珪素膜（１３）をコンタクト窓（１１
）の直上部およびその周辺部を残した状態にパターニン
グする。つぎに、第２の多結晶シリコン膜（１２）およ
び残った第１の酸化珪素膜（１３）の上に電荷蓄積電極
（１６）用の第３の多結晶シリコン膜（１４）および第
２の酸化珪素膜（１５）を被着する。つぎに、第２の酸
化珪素膜（１５）を全面エッチバックして第１の酸化珪
素膜（１３）の外周部にのみ第２の酸化珪素膜（１５）
を残した後、第１および第２の酸化珪素膜（１３，１５
）をマスクとして第３，第２および第１の多結晶シリコ
ン膜（１４，１２，７）を、第１および第２の酸化珪素
膜（１３，１５）の間に存在した第３の多結晶シリコン
膜（１４）下の第１の多結晶シリコン膜（７）の一部を
残存させて窒化珪素膜（６）が露出するまでエッチング
を行う。つぎに、第１および第２の酸化珪素膜（１３，
１５）を選択的に除去する。つぎに、第１，第２および
第３の多結晶シリコン膜（７，１２，１４）上に容量絶
縁膜（１７）を形成する。つぎに、容量絶縁膜（１７）
上にプレート電極（１８）用の第４の多結晶シリコン膜
を形成する。
記憶装置の製造方法は、まず半導体基板（１）上に層間
絶縁膜（４），窒化珪素膜（６）および電荷蓄積電極（
１６）用の第１の多結晶シリコン膜（７）を順に被着す
る。つぎに、層間絶縁膜（４），窒化珪素膜（６）およ
び第１の多結晶シリコン膜（７）に半導体基板（１）へ
至るコンタクト窓（１１）を開口する。つぎに、第１の
多結晶シリコン膜（７）上およびコンタクト窓（１１）
内に電荷蓄積電極（１６）用の第２の多結晶シリコン膜
（１２）および第１の酸化珪素膜（１３）を順に被着し
た後、第１の酸化珪素膜（１３）をコンタクト窓（１１
）の直上部およびその周辺部を残した状態にパターニン
グする。つぎに、第２の多結晶シリコン膜（１２）およ
び残った第１の酸化珪素膜（１３）の上に電荷蓄積電極
（１６）用の第３の多結晶シリコン膜（１４）および第
２の酸化珪素膜（１５）を被着する。つぎに、第２の酸
化珪素膜（１５）を全面エッチバックして第１の酸化珪
素膜（１３）の外周部にのみ第２の酸化珪素膜（１５）
を残した後、第１および第２の酸化珪素膜（１３，１５
）をマスクとして第３，第２および第１の多結晶シリコ
ン膜（１４，１２，７）を、第１および第２の酸化珪素
膜（１３，１５）の間に存在した第３の多結晶シリコン
膜（１４）下の第１の多結晶シリコン膜（７）の一部を
残存させて窒化珪素膜（６）が露出するまでエッチング
を行う。つぎに、第１および第２の酸化珪素膜（１３，
１５）を選択的に除去する。つぎに、第１，第２および
第３の多結晶シリコン膜（７，１２，１４）上に容量絶
縁膜（１７）を形成する。つぎに、容量絶縁膜（１７）
上にプレート電極（１８）用の第４の多結晶シリコン膜
を形成する。
【００１０】請求項２記載の半導体記憶装置の製造方法
は、請求項１の半導体記憶装置の製造方法において、第
２の多結晶シリコン膜（１２）をコンタクト窓（１１）
の半径よりも薄く形成する。請求項３記載の半導体記憶
装置の製造方法は、まず半導体基板（１）上に層間絶縁
膜（４），窒化珪素膜（６），電荷蓄積電極（１６）用
の第１の多結晶シリコン膜（７）および第１の酸化珪素
膜（８）を被着する。つぎに、第１の酸化珪素膜（８）
上にマスクパターン（９）を形成し、コンタクト窓（１
１）形成領域およびその周辺領域の第１の酸化珪素膜（
８）をエッチングして除去する。つぎに、マスクパター
ン（９）を除去した後残った第１の酸化珪素膜（８）上
および第１の多結晶シリコン膜（７）上に第２の多結晶
シリコン膜（２１）を被着し、この後全面をエッチバッ
クして第１の酸化珪素膜（８）の側壁に被着した第２の
多結晶シリコン膜（２１）の下の第１の多結晶シリコン
膜（７）の全部が残存しかつ窒化珪素膜（６）が露出す
るまでエッチングする。つぎに、残存する第１の多結晶
シリコン膜（７）をマスクにして第１の酸化珪素膜（８
），窒化珪素膜（６）および層間絶縁膜（４）をエッチ
ングして半導体基板（１）へ至るコンタクト窓（１１）
を開口する。つぎに、残存する第１の多結晶シリコン膜
（７）上およびコンタクト窓（１１）内に電荷蓄積電極
（１６）用の第３の多結晶シリコン膜（１２）および第
２の酸化珪素膜（１３）を順に被着した後、第２の酸化
珪素膜（１３）をコンタクト窓（１１）の直上部および
その周辺部を残した状態にパターニングする。つぎに、
第３の多結晶シリコン膜（１２）および残った第２の酸
化珪素膜（１３）の上に電荷蓄積電極（１６）用の第４
の多結晶シリコン膜（１４）および第３の酸化珪素膜（
１５）を被着する。つぎに、第３の酸化珪素膜（１５）
を全面エッチバックして第２の酸化珪素膜（１３）の外
周部にのみ第３の酸化珪素膜（１５）を残した後、第２
および第３の酸化珪素膜（１３，１５）をマスクとして
第４，第３および第１の多結晶シリコン膜（１４，１２
，７）を、第２および第３の酸化珪素膜（１３，１５）
の間に存在した第４の多結晶シリコン膜（１４）下の第
１の多結晶シリコン膜（７）の一部を残存させて窒化珪
素膜（６）が露出するまでエッチングを行う。つぎに、
第２および第３の酸化珪素膜（１３，１５）を選択的に
除去する。つぎに、第１，第３および第４の多結晶シリ
コン膜（７，１２，１４）上に容量絶縁膜（１７）を形
成する。つぎに、容量絶縁膜（１７）上にプレート電極
（１８）用の第５の多結晶シリコン膜を形成する。
は、請求項１の半導体記憶装置の製造方法において、第
２の多結晶シリコン膜（１２）をコンタクト窓（１１）
の半径よりも薄く形成する。請求項３記載の半導体記憶
装置の製造方法は、まず半導体基板（１）上に層間絶縁
膜（４），窒化珪素膜（６），電荷蓄積電極（１６）用
の第１の多結晶シリコン膜（７）および第１の酸化珪素
膜（８）を被着する。つぎに、第１の酸化珪素膜（８）
上にマスクパターン（９）を形成し、コンタクト窓（１
１）形成領域およびその周辺領域の第１の酸化珪素膜（
８）をエッチングして除去する。つぎに、マスクパター
ン（９）を除去した後残った第１の酸化珪素膜（８）上
および第１の多結晶シリコン膜（７）上に第２の多結晶
シリコン膜（２１）を被着し、この後全面をエッチバッ
クして第１の酸化珪素膜（８）の側壁に被着した第２の
多結晶シリコン膜（２１）の下の第１の多結晶シリコン
膜（７）の全部が残存しかつ窒化珪素膜（６）が露出す
るまでエッチングする。つぎに、残存する第１の多結晶
シリコン膜（７）をマスクにして第１の酸化珪素膜（８
），窒化珪素膜（６）および層間絶縁膜（４）をエッチ
ングして半導体基板（１）へ至るコンタクト窓（１１）
を開口する。つぎに、残存する第１の多結晶シリコン膜
（７）上およびコンタクト窓（１１）内に電荷蓄積電極
（１６）用の第３の多結晶シリコン膜（１２）および第
２の酸化珪素膜（１３）を順に被着した後、第２の酸化
珪素膜（１３）をコンタクト窓（１１）の直上部および
その周辺部を残した状態にパターニングする。つぎに、
第３の多結晶シリコン膜（１２）および残った第２の酸
化珪素膜（１３）の上に電荷蓄積電極（１６）用の第４
の多結晶シリコン膜（１４）および第３の酸化珪素膜（
１５）を被着する。つぎに、第３の酸化珪素膜（１５）
を全面エッチバックして第２の酸化珪素膜（１３）の外
周部にのみ第３の酸化珪素膜（１５）を残した後、第２
および第３の酸化珪素膜（１３，１５）をマスクとして
第４，第３および第１の多結晶シリコン膜（１４，１２
，７）を、第２および第３の酸化珪素膜（１３，１５）
の間に存在した第４の多結晶シリコン膜（１４）下の第
１の多結晶シリコン膜（７）の一部を残存させて窒化珪
素膜（６）が露出するまでエッチングを行う。つぎに、
第２および第３の酸化珪素膜（１３，１５）を選択的に
除去する。つぎに、第１，第３および第４の多結晶シリ
コン膜（７，１２，１４）上に容量絶縁膜（１７）を形
成する。つぎに、容量絶縁膜（１７）上にプレート電極
（１８）用の第５の多結晶シリコン膜を形成する。
【００１１】請求項４記載の半導体記憶装置の製造方法
は、請求項３記載の半導体記憶装置の製造方法において
、第３の多結晶シリコン膜（１２）をコンタクト窓（１
１）の半径よりも薄く形成する。請求項５記載の半導体
記憶装置の製造方法は、まず半導体基板（１）上に層間
絶縁膜（４），窒化珪素膜（６），電荷蓄積電極（１６
）用の第１の多結晶シリコン膜（７）および第１の酸化
珪素膜（８）を被着する。つぎに、第１の酸化珪素膜（
８）上にマスクパターン（９）を形成し、コンタクト窓
（１１）形成領域およびその周辺領域の第１の酸化珪素
膜（８）をエッチングして除去する。つぎに、マスクパ
ターン（９）を除去した後残った第１の酸化珪素膜（８
）上および第１の多結晶シリコン膜（７）上に第２の多
結晶シリコン膜（２１）を被着し、この後全面をエッチ
バックして第１の酸化珪素膜（８）の側壁に被着した第
２の多結晶シリコン膜（２１）の下の第１の多結晶シリ
コン膜（７）の一部が残存しかつ窒化珪素膜（６）が露
出するまでエッチングする。つぎに、残存する第１の多
結晶シリコン膜（７）をマスクにして第１の酸化珪素膜
（８），窒化珪素膜（６）および層間絶縁膜（４）をエ
ッチングして半導体基板（１）へ至るコンタクト窓（１
１）を開口する。つぎに、残存する第１の多結晶シリコ
ン膜（７）上およびコンタクト窓（１１）内に電荷蓄積
電極（１６）用の第３の多結晶シリコン膜（１２）およ
び第２の酸化珪素膜（１３）を順に被着した後、第２の
酸化珪素膜（１３）をコンタクト窓（１１）の直上部お
よびその周辺部を残した状態にパターニングする。つぎ
に、第３の多結晶シリコン膜（１２）および残った第２
の酸化珪素膜（１３）の上に電荷蓄積電極（１６）用の
第４の多結晶シリコン膜（１４）および第３の酸化珪素
膜（１５）を被着する。つぎに、第３の酸化珪素膜（１
５）を全面エッチバックして第２の酸化珪素膜（１３）
の外周部にのみ第３の酸化珪素膜（１５）を残した後、
第２および第３の酸化珪素膜（１３，１５）をマスクと
して第４，第３および第１の多結晶シリコン膜（１４，
１２，７）を、第２および第３の酸化珪素膜（１３，１
５）の間に存在した第４の多結晶シリコン膜（１４）下
の第１の多結晶シリコン膜（７）の一部を残存させて窒
化珪素膜（６）が露出するまでエッチングを行う。つぎ
に、第２および第３の酸化珪素膜（１３，１５）を選択
的に除去する。つぎに、第１，第３および第４の多結晶
シリコン膜（７，１２，１４）上に容量絶縁膜（１７）
を形成する。つぎに、容量絶縁膜（１７）上にプレート
電極（１８）用の第５の多結晶シリコン膜を形成する。
は、請求項３記載の半導体記憶装置の製造方法において
、第３の多結晶シリコン膜（１２）をコンタクト窓（１
１）の半径よりも薄く形成する。請求項５記載の半導体
記憶装置の製造方法は、まず半導体基板（１）上に層間
絶縁膜（４），窒化珪素膜（６），電荷蓄積電極（１６
）用の第１の多結晶シリコン膜（７）および第１の酸化
珪素膜（８）を被着する。つぎに、第１の酸化珪素膜（
８）上にマスクパターン（９）を形成し、コンタクト窓
（１１）形成領域およびその周辺領域の第１の酸化珪素
膜（８）をエッチングして除去する。つぎに、マスクパ
ターン（９）を除去した後残った第１の酸化珪素膜（８
）上および第１の多結晶シリコン膜（７）上に第２の多
結晶シリコン膜（２１）を被着し、この後全面をエッチ
バックして第１の酸化珪素膜（８）の側壁に被着した第
２の多結晶シリコン膜（２１）の下の第１の多結晶シリ
コン膜（７）の一部が残存しかつ窒化珪素膜（６）が露
出するまでエッチングする。つぎに、残存する第１の多
結晶シリコン膜（７）をマスクにして第１の酸化珪素膜
（８），窒化珪素膜（６）および層間絶縁膜（４）をエ
ッチングして半導体基板（１）へ至るコンタクト窓（１
１）を開口する。つぎに、残存する第１の多結晶シリコ
ン膜（７）上およびコンタクト窓（１１）内に電荷蓄積
電極（１６）用の第３の多結晶シリコン膜（１２）およ
び第２の酸化珪素膜（１３）を順に被着した後、第２の
酸化珪素膜（１３）をコンタクト窓（１１）の直上部お
よびその周辺部を残した状態にパターニングする。つぎ
に、第３の多結晶シリコン膜（１２）および残った第２
の酸化珪素膜（１３）の上に電荷蓄積電極（１６）用の
第４の多結晶シリコン膜（１４）および第３の酸化珪素
膜（１５）を被着する。つぎに、第３の酸化珪素膜（１
５）を全面エッチバックして第２の酸化珪素膜（１３）
の外周部にのみ第３の酸化珪素膜（１５）を残した後、
第２および第３の酸化珪素膜（１３，１５）をマスクと
して第４，第３および第１の多結晶シリコン膜（１４，
１２，７）を、第２および第３の酸化珪素膜（１３，１
５）の間に存在した第４の多結晶シリコン膜（１４）下
の第１の多結晶シリコン膜（７）の一部を残存させて窒
化珪素膜（６）が露出するまでエッチングを行う。つぎ
に、第２および第３の酸化珪素膜（１３，１５）を選択
的に除去する。つぎに、第１，第３および第４の多結晶
シリコン膜（７，１２，１４）上に容量絶縁膜（１７）
を形成する。つぎに、容量絶縁膜（１７）上にプレート
電極（１８）用の第５の多結晶シリコン膜を形成する。
【００１２】請求項６記載の半導体記憶装置の製造方法
は、請求項５記載の半導体記憶装置の製造方法において
、第３の多結晶シリコン膜（１２）をコンタクト窓（１
１）の半径よりも薄く形成する。請求項７の半導体記憶
装置の製造方法は、まず半導体基板（１）上に層間絶縁
膜（４），窒化珪素膜（６），電荷蓄積電極（１６）用
の第１の多結晶シリコン膜（７）および第１の多結晶シ
リコン膜（７）より厚い第１の酸化珪素膜（８）を被着
する。つぎに、第１の酸化珪素膜（８）上にマスクパタ
ーン（９）を形成し、コンタクト窓（１１）形成領域お
よびその周辺領域の第１の酸化珪素膜（８）をエッチン
グして除去する。つぎに、マスクパターン（９）を除去
した後残った第１の酸化珪素膜（８）上および第１の多
結晶シリコン膜（７）上に第２の多結晶シリコン膜（２
１）を被着し、この後全面をエッチバックして第１の酸
化珪素膜（８）の側壁に被着した第２の多結晶シリコン
膜（２１）の一部が残存しかつ窒化珪素膜（６）が露出
するまでエッチングする。つぎに、残存する第１および
第２の多結晶シリコン膜（７，２１）をマスクにして第
１の酸化珪素膜（８），窒化珪素膜（６）および層間絶
縁膜（４）をエッチングして半導体基板（１）へ至るコ
ンタクト窓（１１）を開口する。つぎに、残存する第１
および第２の多結晶シリコン膜（７，２１）上およびコ
ンタクト窓（１１）内に電荷蓄積電極（１６）用の第３
の多結晶シリコン膜（１２）および第２の酸化珪素膜（
１３）を順に被着した後、第２の酸化珪素膜（１３）を
コンタクト窓（１１）の直上部およびその周辺部を残し
た状態にパターニングする。つぎに、第３の多結晶シリ
コン膜（１２）および残った第２の酸化珪素膜（１３）
の上に電荷蓄積電極（１６）用の第４の多結晶シリコン
膜（１４）および第３の酸化珪素膜（１５）を被着する
。つぎに、第３の酸化珪素膜（１５）を全面エッチバッ
クして第２の酸化珪素膜（１３）の外周部にのみ第３の
酸化珪素膜（１５）を残した後、第２および第３の酸化
珪素膜（１３，１５）をマスクとして第４，第３および
第１の多結晶シリコン膜（１４，１２，７）を、第２お
よび第３の酸化珪素膜（１３，１５）の間に存在した第
４の多結晶シリコン膜（１４）下の第１の多結晶シリコ
ン膜（７）の一部を残存させて窒化珪素膜（６）が露出
するまでエッチングを行う。つぎに、第２および第３の
酸化珪素膜（１３，１５）を選択的に除去する。つぎに
、第１，第２，第３および第４の多結晶シリコン膜（７
，２１，１２，１４）上に容量絶縁膜（１７）を形成す
る。つぎに、容量絶縁膜（１７）上にプレート電極（１
８）用の第５の多結晶シリコン膜を形成する。
は、請求項５記載の半導体記憶装置の製造方法において
、第３の多結晶シリコン膜（１２）をコンタクト窓（１
１）の半径よりも薄く形成する。請求項７の半導体記憶
装置の製造方法は、まず半導体基板（１）上に層間絶縁
膜（４），窒化珪素膜（６），電荷蓄積電極（１６）用
の第１の多結晶シリコン膜（７）および第１の多結晶シ
リコン膜（７）より厚い第１の酸化珪素膜（８）を被着
する。つぎに、第１の酸化珪素膜（８）上にマスクパタ
ーン（９）を形成し、コンタクト窓（１１）形成領域お
よびその周辺領域の第１の酸化珪素膜（８）をエッチン
グして除去する。つぎに、マスクパターン（９）を除去
した後残った第１の酸化珪素膜（８）上および第１の多
結晶シリコン膜（７）上に第２の多結晶シリコン膜（２
１）を被着し、この後全面をエッチバックして第１の酸
化珪素膜（８）の側壁に被着した第２の多結晶シリコン
膜（２１）の一部が残存しかつ窒化珪素膜（６）が露出
するまでエッチングする。つぎに、残存する第１および
第２の多結晶シリコン膜（７，２１）をマスクにして第
１の酸化珪素膜（８），窒化珪素膜（６）および層間絶
縁膜（４）をエッチングして半導体基板（１）へ至るコ
ンタクト窓（１１）を開口する。つぎに、残存する第１
および第２の多結晶シリコン膜（７，２１）上およびコ
ンタクト窓（１１）内に電荷蓄積電極（１６）用の第３
の多結晶シリコン膜（１２）および第２の酸化珪素膜（
１３）を順に被着した後、第２の酸化珪素膜（１３）を
コンタクト窓（１１）の直上部およびその周辺部を残し
た状態にパターニングする。つぎに、第３の多結晶シリ
コン膜（１２）および残った第２の酸化珪素膜（１３）
の上に電荷蓄積電極（１６）用の第４の多結晶シリコン
膜（１４）および第３の酸化珪素膜（１５）を被着する
。つぎに、第３の酸化珪素膜（１５）を全面エッチバッ
クして第２の酸化珪素膜（１３）の外周部にのみ第３の
酸化珪素膜（１５）を残した後、第２および第３の酸化
珪素膜（１３，１５）をマスクとして第４，第３および
第１の多結晶シリコン膜（１４，１２，７）を、第２お
よび第３の酸化珪素膜（１３，１５）の間に存在した第
４の多結晶シリコン膜（１４）下の第１の多結晶シリコ
ン膜（７）の一部を残存させて窒化珪素膜（６）が露出
するまでエッチングを行う。つぎに、第２および第３の
酸化珪素膜（１３，１５）を選択的に除去する。つぎに
、第１，第２，第３および第４の多結晶シリコン膜（７
，２１，１２，１４）上に容量絶縁膜（１７）を形成す
る。つぎに、容量絶縁膜（１７）上にプレート電極（１
８）用の第５の多結晶シリコン膜を形成する。
【００１３】請求項８記載の半導体記憶装置の製造方法
は、請求項７記載の半導体記憶装置の製造方法において
、第３の多結晶シリコン膜（１２）をコンタクト窓（１
１）の半径よりも薄く形成する。
は、請求項７記載の半導体記憶装置の製造方法において
、第３の多結晶シリコン膜（１２）をコンタクト窓（１
１）の半径よりも薄く形成する。
【００１４】
【作用】この発明の構成によれば、多結晶シリコン膜の
エッチングの終点は、窒化珪素膜が露出することにより
容易に判定できるため、第１の多結晶シリコン膜を残存
させる膜厚は判定される終点からのオーバーエッチング
の設定と、第１の酸化珪素膜の膜厚によって容易に制御
できる。
エッチングの終点は、窒化珪素膜が露出することにより
容易に判定できるため、第１の多結晶シリコン膜を残存
させる膜厚は判定される終点からのオーバーエッチング
の設定と、第１の酸化珪素膜の膜厚によって容易に制御
できる。
【００１５】また、この多結晶シリコンのエッチングは
、第１および第２の酸化珪素膜をマスクに行うため、そ
の上部に鋭角部分が形成されることはなく、鋭角部分を
持たない電荷蓄積電極の形成が可能となる。特に、請求
項３以降の構成によれば、コンタクト形成に関し、第２
の多結晶シリコン膜を残存させても、あるいは全てエッ
チングしても、第２の多結晶シリコン膜厚分だけコンタ
クトパターンは縮小され、フォトリソ工程の解像限界以
下のコンタクト窓の自己整合的な開口が可能となるばか
りか、第１の酸化珪素膜は、層間絶縁膜のエッチング時
に同時にエッチングされ、第１および第２の多結晶シリ
コン膜は電荷蓄積電極として使用するため無駄な工程の
増加はなしに容易に半導体記憶装置の製造を実現するこ
ととなる。
、第１および第２の酸化珪素膜をマスクに行うため、そ
の上部に鋭角部分が形成されることはなく、鋭角部分を
持たない電荷蓄積電極の形成が可能となる。特に、請求
項３以降の構成によれば、コンタクト形成に関し、第２
の多結晶シリコン膜を残存させても、あるいは全てエッ
チングしても、第２の多結晶シリコン膜厚分だけコンタ
クトパターンは縮小され、フォトリソ工程の解像限界以
下のコンタクト窓の自己整合的な開口が可能となるばか
りか、第１の酸化珪素膜は、層間絶縁膜のエッチング時
に同時にエッチングされ、第１および第２の多結晶シリ
コン膜は電荷蓄積電極として使用するため無駄な工程の
増加はなしに容易に半導体記憶装置の製造を実現するこ
ととなる。
【００１６】
【実施例】以下、この発明の実施例について、図面を参
照しながら説明する。 （第１の実施例）図１はこの発明の第１の実施例におけ
る半導体記憶装置の製造方法の工程断面図を示すもので
ある。以下、図１を用いて製造方法を説明する。
照しながら説明する。 （第１の実施例）図１はこの発明の第１の実施例におけ
る半導体記憶装置の製造方法の工程断面図を示すもので
ある。以下、図１を用いて製造方法を説明する。
【００１７】まず、図１（ａ）に示すように、ｐ型シリ
コン基板（半導体基板）１上にワード線２，ｎ＋ 拡散
層３，ビット線５，層間絶縁膜４を形成した上に、窒化
珪素膜６を３０ｎｍの厚さに、多結晶シリコン膜７を３
５０ｎｍの厚さに、酸化珪素膜として高温ＣＶＤ酸化珪
素膜（以下、ＨＴＯ膜と記す）８を４００ｎｍの厚さに
堆積した後、コンタクト窓形成のための直径０．５μｍ
のレジストパターン９を形成する。
コン基板（半導体基板）１上にワード線２，ｎ＋ 拡散
層３，ビット線５，層間絶縁膜４を形成した上に、窒化
珪素膜６を３０ｎｍの厚さに、多結晶シリコン膜７を３
５０ｎｍの厚さに、酸化珪素膜として高温ＣＶＤ酸化珪
素膜（以下、ＨＴＯ膜と記す）８を４００ｎｍの厚さに
堆積した後、コンタクト窓形成のための直径０．５μｍ
のレジストパターン９を形成する。
【００１８】つぎに、レジストパターンをマスクにＨＴ
Ｏ膜８をエッチングしてレジストパターン９を除去した
後、図１（ｂ）に示すように酸化珪素膜としてＨＴＯ膜
１０を１００ｎｍの厚さに被着し、全面エッチバックし
て図１（ｃ）のようにＨＴＯ膜１０はＨＴＯ膜８の側壁
部分だけに残す。このＨＴＯ膜８，１０をマスクとして
多結晶シリコン膜７をエッチングした後、全面エッチバ
ックにより、ＨＴＯ膜８，１０，窒化珪素膜６および層
間絶縁膜４をエッチングして図１（ｄ）のように直径０
．３μｍの電荷蓄積電極用のコンタクト窓１１を開口す
る。この時、多結晶シリコン膜７がエッチングストッパ
ーとなって自己整合的にコンタクト窓１１の開口が可能
となる。
Ｏ膜８をエッチングしてレジストパターン９を除去した
後、図１（ｂ）に示すように酸化珪素膜としてＨＴＯ膜
１０を１００ｎｍの厚さに被着し、全面エッチバックし
て図１（ｃ）のようにＨＴＯ膜１０はＨＴＯ膜８の側壁
部分だけに残す。このＨＴＯ膜８，１０をマスクとして
多結晶シリコン膜７をエッチングした後、全面エッチバ
ックにより、ＨＴＯ膜８，１０，窒化珪素膜６および層
間絶縁膜４をエッチングして図１（ｄ）のように直径０
．３μｍの電荷蓄積電極用のコンタクト窓１１を開口す
る。この時、多結晶シリコン膜７がエッチングストッパ
ーとなって自己整合的にコンタクト窓１１の開口が可能
となる。
【００１９】つぎに、図１（ｅ）に示すように、多結晶
シリコン膜１２を１５０ｎｍの厚さ（コンタクト窓１１
の半径より厚い）に、酸化珪素膜としてＨＴＯ膜１３を
４００ｎｍの厚さに被着し、このＨＴＯ膜１３をパター
ニングした後、さらに多結晶シリコン膜１４を５０ｎｍ
の厚さに、酸化珪素膜としてＨＴＯ膜１５を５０ｎｍの
厚さに被着する。その後、ＨＴＯ膜１５を全面エッチバ
ックして図１（ｆ）のように側壁にのみＨＴＯ膜１５を
残存させる。
シリコン膜１２を１５０ｎｍの厚さ（コンタクト窓１１
の半径より厚い）に、酸化珪素膜としてＨＴＯ膜１３を
４００ｎｍの厚さに被着し、このＨＴＯ膜１３をパター
ニングした後、さらに多結晶シリコン膜１４を５０ｎｍ
の厚さに、酸化珪素膜としてＨＴＯ膜１５を５０ｎｍの
厚さに被着する。その後、ＨＴＯ膜１５を全面エッチバ
ックして図１（ｆ）のように側壁にのみＨＴＯ膜１５を
残存させる。
【００２０】つぎに、ＨＴＯ膜１３およびＨＴＯ膜１５
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図１（ｇ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の４０％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４下の多結晶シリコン膜７を１００
ｎｍの厚さだけ残存させて容易に止めることができる。 その後、図１（ｈ）のように容量絶縁膜１７および多結
晶シリコン膜からなるプレート電極１８を形成してメモ
リセルを形成する。
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図１（ｇ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の４０％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４下の多結晶シリコン膜７を１００
ｎｍの厚さだけ残存させて容易に止めることができる。 その後、図１（ｈ）のように容量絶縁膜１７および多結
晶シリコン膜からなるプレート電極１８を形成してメモ
リセルを形成する。
【００２１】このようにこの実施例によれば、ＨＴＯ膜
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。
【００２２】図７に、通常のブロック型の電荷蓄積電極
とこの実施例で示したブロック内周に沿って溝が形成さ
れた電荷蓄積電極との蓄積容量の計算値を比較結果を示
す。図７において、直線Ｚ１ ，Ｚ２ は実施例の構造
における高さＨと蓄積容量との関係を示し、直線Ｚ３
は従来例の構造における高さＨと蓄積容量との関係を示
している。Ａ，Ｂ，Ｃは実施例の構造の各部の寸法であ
る。直線Ｚ１ は寸法Ａ，Ｂ，Ｃがそれぞれ０．０５μ
ｍ，０．０５μｍ，０．１０μｍのときの関係を示し、
直線Ｚ２ は寸法Ａ，Ｂ，Ｃがそれぞれ０．０５μｍ，
０．０５μｍ，０．２０μｍのときの関係を示している
。従来例の構造では、ブロックの幅Ｗが１．５５μｍで
奥行きＤが０．６μｍである。
とこの実施例で示したブロック内周に沿って溝が形成さ
れた電荷蓄積電極との蓄積容量の計算値を比較結果を示
す。図７において、直線Ｚ１ ，Ｚ２ は実施例の構造
における高さＨと蓄積容量との関係を示し、直線Ｚ３
は従来例の構造における高さＨと蓄積容量との関係を示
している。Ａ，Ｂ，Ｃは実施例の構造の各部の寸法であ
る。直線Ｚ１ は寸法Ａ，Ｂ，Ｃがそれぞれ０．０５μ
ｍ，０．０５μｍ，０．１０μｍのときの関係を示し、
直線Ｚ２ は寸法Ａ，Ｂ，Ｃがそれぞれ０．０５μｍ，
０．０５μｍ，０．２０μｍのときの関係を示している
。従来例の構造では、ブロックの幅Ｗが１．５５μｍで
奥行きＤが０．６μｍである。
【００２３】なお、容量絶縁膜は酸化珪素膜換算５ｎｍ
で計算している。通常のブロック型に比べて、この発明
の電荷蓄積電極では２倍以上の蓄積電荷が得られるため
、同じセル面積でも従来型より寸法Ｈを低くでき、後の
配線形成工程への負担を低減できる。 （第２の実施例）図２はこの発明の第２の実施例におけ
る半導体記憶装置の製造方法の工程断面図を示すもので
ある。以下、図２を用いて製造方法を説明する。
で計算している。通常のブロック型に比べて、この発明
の電荷蓄積電極では２倍以上の蓄積電荷が得られるため
、同じセル面積でも従来型より寸法Ｈを低くでき、後の
配線形成工程への負担を低減できる。 （第２の実施例）図２はこの発明の第２の実施例におけ
る半導体記憶装置の製造方法の工程断面図を示すもので
ある。以下、図２を用いて製造方法を説明する。
【００２４】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１上にワード線２，ｎ＋ 拡散層３，ビット線
５および層間絶縁膜４を形成した上に、窒化珪素膜６を
３０ｎｍの厚さに、多結晶シリコン膜７を４５０ｎｍの
厚さに、酸化珪素膜として高温ＣＶＤ酸化珪素膜（ＨＴ
Ｏ膜）８を５４０ｎｍの厚さに堆積した後、コンタクト
窓形成のための直径０．５μｍのレジストパターン９を
形成する。
コン基板１上にワード線２，ｎ＋ 拡散層３，ビット線
５および層間絶縁膜４を形成した上に、窒化珪素膜６を
３０ｎｍの厚さに、多結晶シリコン膜７を４５０ｎｍの
厚さに、酸化珪素膜として高温ＣＶＤ酸化珪素膜（ＨＴ
Ｏ膜）８を５４０ｎｍの厚さに堆積した後、コンタクト
窓形成のための直径０．５μｍのレジストパターン９を
形成する。
【００２５】つぎに、レジストパターンをマスクにＨＴ
Ｏ膜８をエッチングしてレジストパターン９を除去した
後、図２（ｂ）に示すように多結晶シリコン膜２１を１
００ｎｍの厚さに被着し、全面エッチバックして図２（
ｃ）のように窒化珪素膜６を露出させる。この時、窒化
珪素膜６が露出した時点をエッチングの終点と判定し、
それまでのエッチング時間の２０％のオーバーエッチン
グを施すことにより多結晶シリコン膜２１は完全に除去
される。
Ｏ膜８をエッチングしてレジストパターン９を除去した
後、図２（ｂ）に示すように多結晶シリコン膜２１を１
００ｎｍの厚さに被着し、全面エッチバックして図２（
ｃ）のように窒化珪素膜６を露出させる。この時、窒化
珪素膜６が露出した時点をエッチングの終点と判定し、
それまでのエッチング時間の２０％のオーバーエッチン
グを施すことにより多結晶シリコン膜２１は完全に除去
される。
【００２６】つぎに、全面エッチバックによりＨＴＯ膜
８，窒化珪素膜６および層間絶縁膜４をエッチングして
図２（ｄ）のように直径０．３ｎｍの電荷蓄積電極用の
コンタクト窓１１を開口する。この時、多結晶シリコン
膜７がエッチングストッパーとなって自己整合的にコン
タクト窓１１の開口が可能となる。つぎに、図２（ｅ）
に示すように、多結晶シリコン膜１２を５０ｎｍの厚さ
（コンタクト窓の半径より薄い）に、酸化珪素膜として
ＨＴＯ膜１３を４００ｎｍの厚さに被着し、このＨＴＯ
膜１３をパターニングした後、さらに多結晶シリコン膜
１４を５０ｎｍの厚さに、酸化珪素膜としてＨＴＯ膜１
５を５０ｎｍの厚さに被着する。その後、ＨＴＯ膜１５
を全面エッチバックして図２（ｆ）のようにＨＴＯ膜１
３の側壁にのみＨＴＯ膜１５を残存させる。
８，窒化珪素膜６および層間絶縁膜４をエッチングして
図２（ｄ）のように直径０．３ｎｍの電荷蓄積電極用の
コンタクト窓１１を開口する。この時、多結晶シリコン
膜７がエッチングストッパーとなって自己整合的にコン
タクト窓１１の開口が可能となる。つぎに、図２（ｅ）
に示すように、多結晶シリコン膜１２を５０ｎｍの厚さ
（コンタクト窓の半径より薄い）に、酸化珪素膜として
ＨＴＯ膜１３を４００ｎｍの厚さに被着し、このＨＴＯ
膜１３をパターニングした後、さらに多結晶シリコン膜
１４を５０ｎｍの厚さに、酸化珪素膜としてＨＴＯ膜１
５を５０ｎｍの厚さに被着する。その後、ＨＴＯ膜１５
を全面エッチバックして図２（ｆ）のようにＨＴＯ膜１
３の側壁にのみＨＴＯ膜１５を残存させる。
【００２７】つぎに、ＨＴＯ膜１３およびＨＴＯ膜１５
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図２（ｇ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の４０％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４下の多結晶シリコン膜７を１００
ｎｍの厚さに残存させて容易に止めることができる。
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図２（ｇ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の４０％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４下の多結晶シリコン膜７を１００
ｎｍの厚さに残存させて容易に止めることができる。
【００２８】その後、図２（ｈ）のように容量絶縁膜１
７および多結晶シリコン膜からなるプレート電極１８を
形成してメモリーセルを形成する。このようにこの実施
例によれば、ＨＴＯ膜１３，１５をエッチングマスクと
して多結晶シリコン膜７，１２，１４をエッチングする
ためその上部はほぼ直角となり、鋭角部分が形成されな
い。また、多結晶シリコン膜のエッチング終点を容易に
判定できるため、多結晶シリコン膜の残し膜厚を容易に
制御可能である。さらに、コンタクト窓内部に凹部が形
成されて、この部分も電荷蓄積電極として有効であるた
めに、第１の実施例よりさらに蓄積容量は増加させるこ
とができる。
７および多結晶シリコン膜からなるプレート電極１８を
形成してメモリーセルを形成する。このようにこの実施
例によれば、ＨＴＯ膜１３，１５をエッチングマスクと
して多結晶シリコン膜７，１２，１４をエッチングする
ためその上部はほぼ直角となり、鋭角部分が形成されな
い。また、多結晶シリコン膜のエッチング終点を容易に
判定できるため、多結晶シリコン膜の残し膜厚を容易に
制御可能である。さらに、コンタクト窓内部に凹部が形
成されて、この部分も電荷蓄積電極として有効であるた
めに、第１の実施例よりさらに蓄積容量は増加させるこ
とができる。
【００２９】（第３の実施例）図３はこの発明の第３の
実施例における半導体記憶装置の製造方法の工程断面図
を示すものである。以下、図３を用いて製造方法を説明
する。まず、図３（ａ）に示すように、ｐ型シリコン基
板１上にワード線２，ｎ＋ 拡散層３，ビット線５，層
間絶縁膜４を形成した上に、窒化珪素膜６を３０ｎｍの
厚さに、多結晶シリコン膜７を４５０ｎｍの厚さに、酸
化珪素膜として高温ＣＶＤ酸化珪素膜（ＨＴＯ膜）８を
４００ｎｍの厚さに堆積した後、コンタクト窓形成のた
めの直径０．５μｍのレジストパターン９を形成する。
実施例における半導体記憶装置の製造方法の工程断面図
を示すものである。以下、図３を用いて製造方法を説明
する。まず、図３（ａ）に示すように、ｐ型シリコン基
板１上にワード線２，ｎ＋ 拡散層３，ビット線５，層
間絶縁膜４を形成した上に、窒化珪素膜６を３０ｎｍの
厚さに、多結晶シリコン膜７を４５０ｎｍの厚さに、酸
化珪素膜として高温ＣＶＤ酸化珪素膜（ＨＴＯ膜）８を
４００ｎｍの厚さに堆積した後、コンタクト窓形成のた
めの直径０．５μｍのレジストパターン９を形成する。
【００３０】つぎに、レジストパターン９をマスクにＨ
ＴＯ膜８をエッチングしてレジストパターン９を除去し
た後、図３（ｂ）に示すように多結晶シリコン膜２１を
１００ｎｍの厚さに被着し、全面エッチバックして図３
（ｃ）のように窒化珪素膜６を露出させる。この時、窒
化珪素膜６が露出した時点をエッチングの終点と判定し
、それまでのエッチング時間の６０％のオーバーエッチ
ングを施すことにより第１のＨＴＯ膜８の側壁の多結晶
シリコン膜２１下の多結晶シリコン膜７が１８０ｎｍの
厚さだけ残存した状態にエッチングされる。
ＴＯ膜８をエッチングしてレジストパターン９を除去し
た後、図３（ｂ）に示すように多結晶シリコン膜２１を
１００ｎｍの厚さに被着し、全面エッチバックして図３
（ｃ）のように窒化珪素膜６を露出させる。この時、窒
化珪素膜６が露出した時点をエッチングの終点と判定し
、それまでのエッチング時間の６０％のオーバーエッチ
ングを施すことにより第１のＨＴＯ膜８の側壁の多結晶
シリコン膜２１下の多結晶シリコン膜７が１８０ｎｍの
厚さだけ残存した状態にエッチングされる。
【００３１】つぎに、全面エッチバックによりＨＴＯ膜
８，窒化珪素膜６および層間絶縁膜４をエッチングして
図３（ｄ）のように直径０．３ｎｍの電荷蓄積電極用の
コンタクト窓１１を開口する。この時、多結晶シリコン
膜７がエッチングストッパーとなって自己整合的にコン
タクト窓１１の開口が可能となる。つぎに、図３（ｅ）
に示すように、多結晶シリコン膜１２を５０ｎｍの厚さ
（コンタクト窓の半径より薄い）、酸化珪素膜としてＨ
ＴＯ膜１３を４００ｎｍの厚さに被着し、このＨＴＯ膜
１３をパターニングした後、さらに多結晶シリコン膜１
４を５０ｎｍの厚さに、酸化珪素膜としてＨＴＯ膜１５
を５０ｎｍの厚さに被着する。その後、ＨＴＯ膜１５を
全面エッチバックしてＨＴＯ膜１３の側壁にのみ第４の
ＨＴＯ膜１５を残存させる。
８，窒化珪素膜６および層間絶縁膜４をエッチングして
図３（ｄ）のように直径０．３ｎｍの電荷蓄積電極用の
コンタクト窓１１を開口する。この時、多結晶シリコン
膜７がエッチングストッパーとなって自己整合的にコン
タクト窓１１の開口が可能となる。つぎに、図３（ｅ）
に示すように、多結晶シリコン膜１２を５０ｎｍの厚さ
（コンタクト窓の半径より薄い）、酸化珪素膜としてＨ
ＴＯ膜１３を４００ｎｍの厚さに被着し、このＨＴＯ膜
１３をパターニングした後、さらに多結晶シリコン膜１
４を５０ｎｍの厚さに、酸化珪素膜としてＨＴＯ膜１５
を５０ｎｍの厚さに被着する。その後、ＨＴＯ膜１５を
全面エッチバックしてＨＴＯ膜１３の側壁にのみ第４の
ＨＴＯ膜１５を残存させる。
【００３２】つぎに、ＨＴＯ膜１３およびＨＴＯ膜１５
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図３（ｆ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の４０％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４下の多結晶シリコン膜７を１００
ｎｍ厚さだけ残存させて容易に止めることができる。そ
の後、図３（ｇ）のように、容量絶縁膜１７および多結
晶シリコン膜からなるプレート電極１８を形成してメモ
リーセルを形成する。
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図３（ｆ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の４０％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４下の多結晶シリコン膜７を１００
ｎｍ厚さだけ残存させて容易に止めることができる。そ
の後、図３（ｇ）のように、容量絶縁膜１７および多結
晶シリコン膜からなるプレート電極１８を形成してメモ
リーセルを形成する。
【００３３】このようにこの実施例によれば、ＨＴＯ膜
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。さらに、コンタクト窓１１
の内部に凹部が形成される上に、コンタクト窓１１の上
部が広がっているため、第２の実施例よりさらに電荷蓄
積電極の表面積は大きくなり、蓄積容量をさらに増加さ
せることができる。
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。さらに、コンタクト窓１１
の内部に凹部が形成される上に、コンタクト窓１１の上
部が広がっているため、第２の実施例よりさらに電荷蓄
積電極の表面積は大きくなり、蓄積容量をさらに増加さ
せることができる。
【００３４】（第４の実施例）図４はこの発明の第４の
実施例における半導体記憶装置の製造方法の工程断面図
を示すものである。以下、図４を用いて製造方法を説明
する。まず、第３の実施例と同様に（図３（ａ）〜（ｄ
）参照）、電荷蓄積電極用のコンタクト窓１１を開口し
た後、図４（ａ）に示すように多結晶シリコン膜１２を
１５０ｎｍの厚さ（コンタクト窓１１の半径より厚い）
に、酸化珪素膜としてＨＴＯ膜１３を４００ｎｍの厚さ
に被着し、このＨＴＯ膜１３をパターニングした後、さ
らに多結晶シリコン膜１４を５０ｎｍの厚さに、酸化珪
素膜としてＨＴＯ膜１５を５０ｎｍの厚さに被着し、そ
の後、ＨＴＯ膜１５を全面エッチバックしてＨＴＯ膜１
３の側壁にのみＨＴＯ膜１５を残存させる。
実施例における半導体記憶装置の製造方法の工程断面図
を示すものである。以下、図４を用いて製造方法を説明
する。まず、第３の実施例と同様に（図３（ａ）〜（ｄ
）参照）、電荷蓄積電極用のコンタクト窓１１を開口し
た後、図４（ａ）に示すように多結晶シリコン膜１２を
１５０ｎｍの厚さ（コンタクト窓１１の半径より厚い）
に、酸化珪素膜としてＨＴＯ膜１３を４００ｎｍの厚さ
に被着し、このＨＴＯ膜１３をパターニングした後、さ
らに多結晶シリコン膜１４を５０ｎｍの厚さに、酸化珪
素膜としてＨＴＯ膜１５を５０ｎｍの厚さに被着し、そ
の後、ＨＴＯ膜１５を全面エッチバックしてＨＴＯ膜１
３の側壁にのみＨＴＯ膜１５を残存させる。
【００３５】つぎに、ＨＴＯ膜１３およびＨＴＯ膜１５
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図４（ｂ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の１７％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４下の多結晶シリコン膜７を１００
ｎｍの厚さだけ残存させて容易に止めることができる。 その後、図４（ｃ）のように容量絶縁膜１７および多結
晶シリコン膜からなるプレート電極１８を形成してメモ
リーセルを形成する。
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図４（ｂ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の１７％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４下の多結晶シリコン膜７を１００
ｎｍの厚さだけ残存させて容易に止めることができる。 その後、図４（ｃ）のように容量絶縁膜１７および多結
晶シリコン膜からなるプレート電極１８を形成してメモ
リーセルを形成する。
【００３６】このようにこの実施例によれば、ＨＴＯ膜
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。さらに、コンタクト部上部
に凹部が形成されるため、第１の実施例より電荷蓄積電
極の表面積は大きくなり、蓄積容量をさらに増加させる
ことができる。
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。さらに、コンタクト部上部
に凹部が形成されるため、第１の実施例より電荷蓄積電
極の表面積は大きくなり、蓄積容量をさらに増加させる
ことができる。
【００３７】（第５の実施例）図５はこの発明の第５の
実施例における半導体記憶装置の製造方法の工程断面図
を示すものである。以下、図５を用いて製造方法を説明
する。まず、図５（ａ）に示すように、ｐ型シリコン基
板１上にワード線２，ｎ＋ 拡散層３，ビット線５およ
び層間絶縁膜４を形成した上に、窒化珪素膜６を３０ｎ
ｍの厚さに、多結晶シリコン膜７を４５０ｎｍの厚さに
、酸化珪素膜として高温ＣＶＤ酸化珪素膜（ＨＴＯ膜）
８を８００ｎｍの厚さに堆積した後、コンタクト窓形成
のための直径０．５μｍのレジストパターン９を形成し
、このレジストパターン９をマスクにＨＴＯ膜８をエッ
チングしてレジストパターン９を除去した後、多結晶シ
リコン膜２１を１００ｎｍの厚さに被着する。その後、
全面エッチバックして図５（ｂ）のように窒化珪素膜６
を露出させる。この時、窒化珪素膜６が露出した時点を
エッチングの終点と判定し、それまでのエッチング時間
の２０％のオーバーエッチングを施すことにより、ＨＴ
Ｏ膜１３の側壁の多結晶シリコン膜１２が１４０ｎｍの
厚さだけ残存してエッチングされる。
実施例における半導体記憶装置の製造方法の工程断面図
を示すものである。以下、図５を用いて製造方法を説明
する。まず、図５（ａ）に示すように、ｐ型シリコン基
板１上にワード線２，ｎ＋ 拡散層３，ビット線５およ
び層間絶縁膜４を形成した上に、窒化珪素膜６を３０ｎ
ｍの厚さに、多結晶シリコン膜７を４５０ｎｍの厚さに
、酸化珪素膜として高温ＣＶＤ酸化珪素膜（ＨＴＯ膜）
８を８００ｎｍの厚さに堆積した後、コンタクト窓形成
のための直径０．５μｍのレジストパターン９を形成し
、このレジストパターン９をマスクにＨＴＯ膜８をエッ
チングしてレジストパターン９を除去した後、多結晶シ
リコン膜２１を１００ｎｍの厚さに被着する。その後、
全面エッチバックして図５（ｂ）のように窒化珪素膜６
を露出させる。この時、窒化珪素膜６が露出した時点を
エッチングの終点と判定し、それまでのエッチング時間
の２０％のオーバーエッチングを施すことにより、ＨＴ
Ｏ膜１３の側壁の多結晶シリコン膜１２が１４０ｎｍの
厚さだけ残存してエッチングされる。
【００３８】つぎに、全面エッチバックにより第１のＨ
ＴＯ膜８，窒化珪素膜６および層間絶縁膜４をエッチン
グして図５（ｃ）のように直径０．３ｎｍの電荷蓄積電
極用のコンタクト窓１１を開口する。この時、多結晶シ
リコン膜７および多結晶シリコン膜１２がエッチングス
トッパーとなって自己整合的にコンタクト窓１１の開口
が可能となる。
ＴＯ膜８，窒化珪素膜６および層間絶縁膜４をエッチン
グして図５（ｃ）のように直径０．３ｎｍの電荷蓄積電
極用のコンタクト窓１１を開口する。この時、多結晶シ
リコン膜７および多結晶シリコン膜１２がエッチングス
トッパーとなって自己整合的にコンタクト窓１１の開口
が可能となる。
【００３９】つぎに、図５（ｄ）に示すように、多結晶
シリコン膜１２を５０ｎｍの厚さ（コンタクト窓の半径
より小さい）に、酸化珪素膜としてＨＴＯ膜１３を４０
０ｎｍの厚さに被着し、このＨＴＯ膜１３をパターニン
グした後、さらに多結晶シリコン膜１４を５０ｎｍの厚
さに、酸化珪素膜としてＨＴＯ膜１５を５０ｎｍの厚さ
に被着した後、ＨＴＯ膜１５を全面エッチバックしてＨ
ＴＯ膜１３の側壁にのみＨＴＯ膜１５を残存させる。
シリコン膜１２を５０ｎｍの厚さ（コンタクト窓の半径
より小さい）に、酸化珪素膜としてＨＴＯ膜１３を４０
０ｎｍの厚さに被着し、このＨＴＯ膜１３をパターニン
グした後、さらに多結晶シリコン膜１４を５０ｎｍの厚
さに、酸化珪素膜としてＨＴＯ膜１５を５０ｎｍの厚さ
に被着した後、ＨＴＯ膜１５を全面エッチバックしてＨ
ＴＯ膜１３の側壁にのみＨＴＯ膜１５を残存させる。
【００４０】つぎに、ＨＴＯ膜１３およびＨＴＯ膜１５
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図５（ｅ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜のエッチングは、窒化珪素
膜６の露出する時点で終点を判定し、それまでのエッチ
ング時間の４０％のオーバーエッチングを施すことによ
り、ＨＴＯ膜１３，１５の間に存在した多結晶シリコン
膜１４下の多結晶シリコン膜７を１００ｎｍの厚さだけ
残存させて容易に止めることができる。その後、図５（
ｆ）のように容量絶縁膜１７および多結晶シリコン膜か
らなるプレート電極１８を形成してメモリーセルを形成
する。
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図５（ｅ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜のエッチングは、窒化珪素
膜６の露出する時点で終点を判定し、それまでのエッチ
ング時間の４０％のオーバーエッチングを施すことによ
り、ＨＴＯ膜１３，１５の間に存在した多結晶シリコン
膜１４下の多結晶シリコン膜７を１００ｎｍの厚さだけ
残存させて容易に止めることができる。その後、図５（
ｆ）のように容量絶縁膜１７および多結晶シリコン膜か
らなるプレート電極１８を形成してメモリーセルを形成
する。
【００４１】このようにこの実施例によれば、ＨＴＯ膜
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。さらに、コンタクト窓上部
に凸部が形成される上に、コンタクト窓内部にも溝部が
形成されるため、第２の実施例よりさらに電荷蓄積電極
の表面積は大きくなり、蓄積容量をさらに増加させるこ
とができる。
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。さらに、コンタクト窓上部
に凸部が形成される上に、コンタクト窓内部にも溝部が
形成されるため、第２の実施例よりさらに電荷蓄積電極
の表面積は大きくなり、蓄積容量をさらに増加させるこ
とができる。
【００４２】（第６の実施例）図６はこの発明の第６の
実施例における半導体記憶装置の製造方法の工程断面図
を示すものである。以下、図６を用いて製造方法を説明
する。まず第５の実施例と同様に電荷蓄積電極コンタク
ト窓を開口した後（図５（ａ）〜（ｃ）参照）、図６（
ａ）に示すように第３の多結晶シリコン膜１２を１５０
ｎｍの厚さ（コンタクト窓１１の半径より厚い）に、酸
化珪素膜としてＨＴＯ膜１３を４００ｎｍの厚さに被着
し、このＨＴＯ膜１３をパターニングした後、さらに多
結晶シリコン膜１４を５０ｎｍの厚さに、酸化珪素膜と
してＨＴＯ膜１５を５０ｎｍの厚さに被着し、その後、
ＨＴＯ膜１５を全面エッチバックしてＨＴＯ膜１３の側
壁にのみＨＴＯ膜１５を残存させる。
実施例における半導体記憶装置の製造方法の工程断面図
を示すものである。以下、図６を用いて製造方法を説明
する。まず第５の実施例と同様に電荷蓄積電極コンタク
ト窓を開口した後（図５（ａ）〜（ｃ）参照）、図６（
ａ）に示すように第３の多結晶シリコン膜１２を１５０
ｎｍの厚さ（コンタクト窓１１の半径より厚い）に、酸
化珪素膜としてＨＴＯ膜１３を４００ｎｍの厚さに被着
し、このＨＴＯ膜１３をパターニングした後、さらに多
結晶シリコン膜１４を５０ｎｍの厚さに、酸化珪素膜と
してＨＴＯ膜１５を５０ｎｍの厚さに被着し、その後、
ＨＴＯ膜１５を全面エッチバックしてＨＴＯ膜１３の側
壁にのみＨＴＯ膜１５を残存させる。
【００４３】つぎに、ＨＴＯ膜１３およびＨＴＯ膜１５
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図６（ｂ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の１７％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４の下の多結晶シリコン膜７を１０
０ｎｍの厚さだけ残存させて容易に止めることができる
。その後、図６（ｃ）のように、容量絶縁膜１７および
多結晶シリコン膜からなるプレート電極１８を形成して
メモリーセルを形成する。
をマスクとして多結晶シリコン膜７，１２，１４の全面
エッチバックを行った後、ＨＴＯ膜１３，１５を除去し
、図６（ｂ）のように電荷蓄積電極１６を形成する。 なお、上記多結晶シリコン膜７，１２，１４のエッチン
グは、窒化珪素膜６の露出する時点で終点を判定し、そ
れまでのエッチング時間の１７％のオーバーエッチング
を施すことにより、ＨＴＯ膜１３，１５の間に存在した
多結晶シリコン膜１４の下の多結晶シリコン膜７を１０
０ｎｍの厚さだけ残存させて容易に止めることができる
。その後、図６（ｃ）のように、容量絶縁膜１７および
多結晶シリコン膜からなるプレート電極１８を形成して
メモリーセルを形成する。
【００４４】このようにこの実施例によれば、ＨＴＯ膜
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。さらに、コンタクト部上部
に凸部が形成されるため、第１の実施例より電荷蓄積電
極の表面積は大きくなり、蓄積容量をさらに増加させる
ことができる。
１３，１５をエッチングマスクとして多結晶シリコン膜
７，１２，１４をエッチングするため、その上部はほぼ
直角となり、鋭角部分が形成されない。また、多結晶シ
リコン膜７，１２，１４のエッチング終点を容易に判定
できるため、多結晶シリコン膜７，１２，１４の残し膜
厚を容易に制御可能である。さらに、コンタクト部上部
に凸部が形成されるため、第１の実施例より電荷蓄積電
極の表面積は大きくなり、蓄積容量をさらに増加させる
ことができる。
【００４５】なお、第１の実施例において、電荷蓄積電
極のコンタクト窓１１の開口は、ＨＴＯ膜１０のサイド
ウォールを用いてパターンを縮小する工程を用いたが、
第２の実施例で用いた多結晶シリコン膜２１のサイドウ
ォールでパターンを縮小する工程を用いてもよい。また
、第２の実施例では、電荷蓄積電極のコンタクト窓１１
の開口は、多結晶シリコン膜２１のサイドウォールでパ
ターンを縮小する工程を用いたが、第１の実施例で用い
たＨＴＯ膜１０のサイドウォールを用いてパターンを縮
小する工程を用いてもよい。
極のコンタクト窓１１の開口は、ＨＴＯ膜１０のサイド
ウォールを用いてパターンを縮小する工程を用いたが、
第２の実施例で用いた多結晶シリコン膜２１のサイドウ
ォールでパターンを縮小する工程を用いてもよい。また
、第２の実施例では、電荷蓄積電極のコンタクト窓１１
の開口は、多結晶シリコン膜２１のサイドウォールでパ
ターンを縮小する工程を用いたが、第１の実施例で用い
たＨＴＯ膜１０のサイドウォールを用いてパターンを縮
小する工程を用いてもよい。
【００４６】
【発明の効果】この発明の半導体記憶装置の製造方法に
よれば、半導体基板上の層間絶縁膜，窒化珪素膜および
第１の多結晶シリコン膜に半導体基板へ至るコンタクト
窓を開口し、第１の多結晶シリコン膜上およびコンタク
ト窓内に電荷蓄積電極用の第２の多結晶シリコン膜およ
び第１の酸化珪素膜を順に被着した後、第１の酸化珪素
膜をコンタクト窓の直上部およびその周辺部を残した状
態にパターニングし、第２の多結晶シリコン膜および残
った第１の酸化珪素膜の上に電荷蓄積電極用の第３の多
結晶シリコン膜および第２の酸化珪素膜を被着し、第２
の酸化珪素膜を全面エッチバックして第１の酸化珪素膜
の外周部にのみ第２の酸化珪素膜を残した後、第１およ
び第２の酸化珪素膜をマスクとして第３，第２および第
１の多結晶シリコン膜を、第１および第２の酸化珪素膜
の間に存在した第３の多結晶シリコン膜下の第１の多結
晶シリコン膜の一部を残存させて窒化珪素膜が露出する
までエッチングを行うので、窒化珪素膜の露出をエッチ
ングの終了判定の基準とすることができ、多結晶シリコ
ン膜のエッチングの終点の制御を容易にし、きわめて安
定に所望の半導体記憶装置を製造することができる。
よれば、半導体基板上の層間絶縁膜，窒化珪素膜および
第１の多結晶シリコン膜に半導体基板へ至るコンタクト
窓を開口し、第１の多結晶シリコン膜上およびコンタク
ト窓内に電荷蓄積電極用の第２の多結晶シリコン膜およ
び第１の酸化珪素膜を順に被着した後、第１の酸化珪素
膜をコンタクト窓の直上部およびその周辺部を残した状
態にパターニングし、第２の多結晶シリコン膜および残
った第１の酸化珪素膜の上に電荷蓄積電極用の第３の多
結晶シリコン膜および第２の酸化珪素膜を被着し、第２
の酸化珪素膜を全面エッチバックして第１の酸化珪素膜
の外周部にのみ第２の酸化珪素膜を残した後、第１およ
び第２の酸化珪素膜をマスクとして第３，第２および第
１の多結晶シリコン膜を、第１および第２の酸化珪素膜
の間に存在した第３の多結晶シリコン膜下の第１の多結
晶シリコン膜の一部を残存させて窒化珪素膜が露出する
までエッチングを行うので、窒化珪素膜の露出をエッチ
ングの終了判定の基準とすることができ、多結晶シリコ
ン膜のエッチングの終点の制御を容易にし、きわめて安
定に所望の半導体記憶装置を製造することができる。
【００４７】また、この発明の方法で得られる半導体記
憶装置は、電荷蓄積電極に鋭角部分を持たないため、電
界集中による容量絶縁膜の信頼性低下を避けることがで
きる。さらに、コンタクト窓形成に関しては、半導体基
板上に層間絶縁膜，窒化珪素膜，電荷蓄積電極用の第１
の多結晶シリコン膜および第１の酸化珪素膜を被着し、
第１の酸化珪素膜上にマスクパターンを形成し、コンタ
クト窓形成領域およびその周辺領域の第１の酸化珪素膜
をエッチングして除去し、マスクパターンを除去した後
残った第１の酸化珪素膜上および第１の多結晶シリコン
膜上に第２の多結晶シリコン膜を被着し、この後全面を
エッチバックして第１の酸化珪素膜の側壁に被着した第
２の多結晶シリコン膜の下の第１の多結晶シリコン膜の
一部または全部あるいは第２の多結晶シリコン膜の一部
が残存しかつ窒化珪素膜が露出するまでエッチングし、
残存する第１の多結晶シリコン膜をマスクにして第１の
酸化珪素膜，窒化珪素膜および層間絶縁膜をエッチング
して半導体基板へ至るコンタクト窓を開口するので、電
荷蓄積電極の一部を用いて自己整合的にコンタクト窓を
容易に形成でき、フォトリソ工程の解像限界以下の微細
なコンタクト窓を容易に形成することができる。
憶装置は、電荷蓄積電極に鋭角部分を持たないため、電
界集中による容量絶縁膜の信頼性低下を避けることがで
きる。さらに、コンタクト窓形成に関しては、半導体基
板上に層間絶縁膜，窒化珪素膜，電荷蓄積電極用の第１
の多結晶シリコン膜および第１の酸化珪素膜を被着し、
第１の酸化珪素膜上にマスクパターンを形成し、コンタ
クト窓形成領域およびその周辺領域の第１の酸化珪素膜
をエッチングして除去し、マスクパターンを除去した後
残った第１の酸化珪素膜上および第１の多結晶シリコン
膜上に第２の多結晶シリコン膜を被着し、この後全面を
エッチバックして第１の酸化珪素膜の側壁に被着した第
２の多結晶シリコン膜の下の第１の多結晶シリコン膜の
一部または全部あるいは第２の多結晶シリコン膜の一部
が残存しかつ窒化珪素膜が露出するまでエッチングし、
残存する第１の多結晶シリコン膜をマスクにして第１の
酸化珪素膜，窒化珪素膜および層間絶縁膜をエッチング
して半導体基板へ至るコンタクト窓を開口するので、電
荷蓄積電極の一部を用いて自己整合的にコンタクト窓を
容易に形成でき、フォトリソ工程の解像限界以下の微細
なコンタクト窓を容易に形成することができる。
【図１】この発明の第１の実施例の半導体記憶装置の製
造方法における工程断面図である。
造方法における工程断面図である。
【図２】この発明の第２の実施例の半導体記憶装置の製
造方法における工程断面図である。
造方法における工程断面図である。
【図３】この発明の第３の実施例の半導体記憶装置の製
造方法における工程断面図である。
造方法における工程断面図である。
【図４】この発明の第４の実施例の半導体記憶装置の製
造方法における工程断面図である。
造方法における工程断面図である。
【図５】この発明の第５の実施例の半導体記憶装置の製
造方法における工程断面図である。
造方法における工程断面図である。
【図６】この発明の第６の実施例の半導体記憶装置の製
造方法における工程断面図である。
造方法における工程断面図である。
【図７】この発明の第１の実施例における蓄積容量増加
効果を示した特性図である。
効果を示した特性図である。
【図８】従来の半導体記憶装置の製造方法の一例の工程
断面図である。
断面図である。
【図９】従来の半導体記憶装置の製造方法で作成した半
導体記憶装置の一例の容量絶縁膜のリーク電流特性図で
ある。
導体記憶装置の一例の容量絶縁膜のリーク電流特性図で
ある。
１ ｐ型シリコン基板
２ ワード線
３ ｎ＋ 拡散層
４ 層間絶縁膜
５ ビット線
６ 窒化珪素膜
７ 多結晶シリコン膜
８ ＨＴＯ膜
９ レジストパターン
１０ ＨＴＯ膜
１１ コンタクト窓
１２ 多結晶シリコン膜
１３ ＨＴＯ膜
１４ 多結晶シリコン膜
１５ ＨＴＯ膜
１６ 電荷蓄積電極
１７ 容量絶縁膜
１８ プレート電極
２１ 多結晶シリコン膜
Claims (8)
- 【請求項１】 半導体基板（１）上に層間絶縁膜（４
），窒化珪素膜（６）および電荷蓄積電極（１６）用の
第１の多結晶シリコン膜（７）を順に被着する工程と、
前記層間絶縁膜（４），窒化珪素膜（６）および第１の
多結晶シリコン膜（７）に前記半導体基板（１）へ至る
コンタクト窓（１１）を開口する工程と、前記第１の多
結晶シリコン膜（７）上および前記コンタクト窓（１１
）内に電荷蓄積電極（１６）用の第２の多結晶シリコン
膜（１２）および第１の酸化珪素膜（１３）を順に被着
した後、前記第１の酸化珪素膜（１３）を前記コンタク
ト窓（１１）の直上部およびその周辺部を残した状態に
パターニングする工程と、前記第２の多結晶シリコン膜
（１２）および残った第１の酸化珪素膜（１３）の上に
電荷蓄積電極（１６）用の第３の多結晶シリコン膜（１
４）および第２の酸化珪素膜（１５）を被着する工程と
、前記第２の酸化珪素膜（１５）を全面エッチバックし
て前記第１の酸化珪素膜（１３）の外周部にのみ前記第
２の酸化珪素膜（１５）を残した後、前記第１および第
２の酸化珪素膜（１３，１５）をマスクとして前記第３
，第２および第１の多結晶シリコン膜（１４，１２，７
）を、前記第１および第２の酸化珪素膜（１３，１５）
の間に存在した前記第３の多結晶シリコン膜（１４）下
の前記第１の多結晶シリコン膜（７）の一部を残存させ
て窒化珪素膜（６）が露出するまでエッチングを行う工
程と、その後前記第１および第２の酸化珪素膜（１３，
１５）を選択的に除去する工程と、その後前記第１，第
２および第３の多結晶シリコン膜（７，１２，１４）上
に容量絶縁膜（１７）を形成する工程と、前記容量絶縁
膜（１７）上にプレート電極（１８）用の第４の多結晶
シリコン膜を形成する工程とを含む半導体記憶装置の製
造方法。 - 【請求項２】 第２の多結晶シリコン膜（１２）はコ
ンタクト窓（１１）の半径よりも薄く形成する請求項１
記載の半導体記憶装置の製造方法。 - 【請求項３】 半導体基板（１）上に層間絶縁膜（４
），窒化珪素膜（６），電荷蓄積電極（１６）用の第１
の多結晶シリコン膜（７）および第１の酸化珪素膜（８
）を被着する工程と、前記第１の酸化珪素膜（８）上に
マスクパターン（９）を形成し、コンタクト窓（１１）
形成領域およびその周辺領域の前記第１の酸化珪素膜（
８）をエッチングして除去する工程と、前記マスクパタ
ーン（９）を除去した後残った前記第１の酸化珪素膜（
８）上および第１の多結晶シリコン膜（７）上に第２の
多結晶シリコン膜（２１）を被着し、この後全面をエッ
チバックして前記第１の酸化珪素膜（８）の側壁に被着
した前記第２の多結晶シリコン膜（２１）の下の前記第
１の多結晶シリコン膜（７）の全部が残存しかつ前記窒
化珪素膜（６）が露出するまでエッチングする工程と、
前記残存する前記第１の多結晶シリコン膜（７）をマス
クにして前記第１の酸化珪素膜（８），前記窒化珪素膜
（６）および前記層間絶縁膜（４）をエッチングして前
記半導体基板（１）へ至るコンタクト窓（１１）を開口
する工程と、前記残存する前記第１の多結晶シリコン膜
（７）上および前記コンタクト窓（１１）内に電荷蓄積
電極（１６）用の第３の多結晶シリコン膜（１２）およ
び第２の酸化珪素膜（１３）を順に被着した後、前記第
２の酸化珪素膜（１３）を前記コンタクト窓（１１）の
直上部およびその周辺部を残した状態にパターニングす
る工程と、前記第３の多結晶シリコン膜（１２）および
残った第２の酸化珪素膜（１３）の上に電荷蓄積電極（
１６）用の第４の多結晶シリコン膜（１４）および第３
の酸化珪素膜（１５）を被着する工程と、前記第３の酸
化珪素膜（１５）を全面エッチバックして前記第２の酸
化珪素膜（１３）の外周部にのみ前記第３の酸化珪素膜
（１５）を残した後、前記第２および第３の酸化珪素膜
（１３，１５）をマスクとして前記第４，第３および第
１の多結晶シリコン膜（１４，１２，７）を、前記第２
および第３の酸化珪素膜（１３，１５）の間に存在した
前記第４の多結晶シリコン膜（１４）下の前記第１の多
結晶シリコン膜（７）の一部を残存させて窒化珪素膜（
６）が露出するまでエッチングを行う工程と、その後前
記第２および第３の酸化珪素膜（１３，１５）を選択的
に除去する工程と、その後前記第１，第３および第４の
多結晶シリコン膜（７，１２，１４）上に容量絶縁膜（
１７）を形成する工程と、前記容量絶縁膜（１７）上に
プレート電極（１８）用の第５の多結晶シリコン膜を形
成する工程とを含む半導体記憶装置の製造方法。 - 【請求項４】 第３の多結晶シリコン膜（１２）はコ
ンタクト窓（１１）の半径よりも薄く形成する請求項３
記載の半導体記憶装置の製造方法。 - 【請求項５】 半導体基板（１）上に層間絶縁膜（４
），窒化珪素膜（６），電荷蓄積電極（１６）用の第１
の多結晶シリコン膜（７）および第１の酸化珪素膜（８
）を被着する工程と、前記第１の酸化珪素膜（８）上に
マスクパターン（９）を形成し、コンタクト窓（１１）
形成領域およびその周辺領域の前記第１の酸化珪素膜（
８）をエッチングして除去する工程と、前記マスクパタ
ーン（９）を除去した後残った前記第１の酸化珪素膜（
８）上および第１の多結晶シリコン膜（７）上に第２の
多結晶シリコン膜（２１）を被着し、この後全面をエッ
チバックして前記第１の酸化珪素膜（８）の側壁に被着
した前記第２の多結晶シリコン膜（２１）の下の前記第
１の多結晶シリコン膜（７）の一部が残存しかつ前記窒
化珪素膜（６）が露出するまでエッチングする工程と、
前記残存する前記第１の多結晶シリコン膜（７）をマス
クにして前記第１の酸化珪素膜（８），前記窒化珪素膜
（６）および前記層間絶縁膜（４）をエッチングして前
記半導体基板（１）へ至るコンタクト窓（１１）を開口
する工程と、前記残存する前記第１の多結晶シリコン膜
（７）上および前記コンタクト窓（１１）内に電荷蓄積
電極（１６）用の第３の多結晶シリコン膜（１２）およ
び第２の酸化珪素膜（１３）を順に被着した後、前記第
２の酸化珪素膜（１３）を前記コンタクト窓（１１）の
直上部およびその周辺部を残した状態にパターニングす
る工程と、前記第３の多結晶シリコン膜（１２）および
残った第２の酸化珪素膜（１３）の上に電荷蓄積電極（
１６）用の第４の多結晶シリコン膜（１４）および第３
の酸化珪素膜（１５）を被着する工程と、前記第３の酸
化珪素膜（１５）を全面エッチバックして前記第２の酸
化珪素膜（１３）の外周部にのみ前記第３の酸化珪素膜
（１５）を残した後、前記第２および第３の酸化珪素膜
（１３，１５）をマスクとして前記第４，第３および第
１の多結晶シリコン膜（１４，１２，７）を、前記第２
および第３の酸化珪素膜（１３，１５）の間に存在した
前記第４の多結晶シリコン膜（１４）下の前記第１の多
結晶シリコン膜（７）の一部を残存させて窒化珪素膜（
６）が露出するまでエッチングを行う工程と、その後前
記第２および第３の酸化珪素膜（１３，１５）を選択的
に除去する工程と、その後前記第１，第３および第４の
多結晶シリコン膜（７，１２，１４）上に容量絶縁膜（
１７）を形成する工程と、前記容量絶縁膜（１７）上に
プレート電極（１８）用の第５の多結晶シリコン膜を形
成する工程とを含む半導体記憶装置の製造方法。 - 【請求項６】 第３の多結晶シリコン膜（１２）はコ
ンタクト窓（１１）の半径よりも薄く形成する請求項５
記載の半導体記憶装置の製造方法。 - 【請求項７】 半導体基板（１）上に層間絶縁膜（４
），窒化珪素膜（６），電荷蓄積電極（１６）用の第１
の多結晶シリコン膜（７）および前記第１の多結晶シリ
コン膜（７）より厚い第１の酸化珪素膜（８）を被着す
る工程と、前記第１の酸化珪素膜（８）上にマスクパタ
ーン（９）を形成し、コンタクト窓（１１）形成領域お
よびその周辺領域の前記第１の酸化珪素膜（８）をエッ
チングして除去する工程と、前記マスクパターン（９）
を除去した後残った前記第１の酸化珪素膜（８）上およ
び第１の多結晶シリコン膜（７）上に第２の多結晶シリ
コン膜（２１）を被着し、この後全面をエッチバックし
て前記第１の酸化珪素膜（８）の側壁に被着した前記第
２の多結晶シリコン膜（２１）の一部が残存しかつ前記
窒化珪素膜（６）が露出するまでエッチングする工程と
、前記残存する前記第１および第２の多結晶シリコン膜
（７，２１）をマスクにして前記第１の酸化珪素膜（８
），前記窒化珪素膜（６）および前記層間絶縁膜（４）
をエッチングして前記半導体基板（１）へ至るコンタク
ト窓（１１）を開口する工程と、前記残存する前記第１
および第２の多結晶シリコン膜（７，２１）上および前
記コンタクト窓（１１）内に電荷蓄積電極（１６）用の
第３の多結晶シリコン膜（１２）および第２の酸化珪素
膜（１３）を順に被着した後、前記第２の酸化珪素膜（
１３）を前記コンタクト窓（１１）の直上部およびその
周辺部を残した状態にパターニングする工程と、前記第
３の多結晶シリコン膜（１２）および残った第２の酸化
珪素膜（１３）の上に電荷蓄積電極（１６）用の第４の
多結晶シリコン膜（１４）および第３の酸化珪素膜（１
５）を被着する工程と、前記第３の酸化珪素膜（１５）
を全面エッチバックして前記第２の酸化珪素膜（１３）
の外周部にのみ前記第３の酸化珪素膜（１５）を残した
後、前記第２および第３の酸化珪素膜（１３，１５）を
マスクとして前記第４，第３および第１の多結晶シリコ
ン膜（１４，１２，７）を、前記第２および第３の酸化
珪素膜（１３，１５）の間に存在した前記第４の多結晶
シリコン膜（１４）下の前記第１の多結晶シリコン膜（
７）の一部を残存させて窒化珪素膜（６）が露出するま
でエッチングを行う工程と、その後前記第２および第３
の酸化珪素膜（１３，１５）を選択的に除去する工程と
、その後前記第１，第２，第３および第４の多結晶シリ
コン膜（７，２１，１２，１４）上に容量絶縁膜（１７
）を形成する工程と、前記容量絶縁膜（１７）上にプレ
ート電極（１８）用の第５の多結晶シリコン膜を形成す
る工程とを含む半導体記憶装置の製造方法。 - 【請求項８】 第３の多結晶シリコン膜（１２）はコ
ンタクト窓（１１）の半径よりも薄く形成する請求項７
記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107622A JPH04336464A (ja) | 1991-05-13 | 1991-05-13 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107622A JPH04336464A (ja) | 1991-05-13 | 1991-05-13 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336464A true JPH04336464A (ja) | 1992-11-24 |
Family
ID=14463853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107622A Pending JPH04336464A (ja) | 1991-05-13 | 1991-05-13 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336464A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260442A (ja) * | 1992-11-27 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0729994A (ja) * | 1993-07-07 | 1995-01-31 | Nec Corp | 半導体装置の製造方法 |
| JPH08195384A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 半導体装置の製造方法 |
| US6964899B2 (en) | 2003-04-07 | 2005-11-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100532393B1 (ko) * | 1998-09-03 | 2006-04-21 | 삼성전자주식회사 | 다층의 절연막을 동시에 식각하는 공정을 포함하는 반도체 메모리장치의 제조방법 |
| JP2010161166A (ja) * | 2009-01-07 | 2010-07-22 | Fujitsu Semiconductor Ltd | 配線の形成方法 |
-
1991
- 1991-05-13 JP JP3107622A patent/JPH04336464A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6586329B1 (en) | 1992-11-27 | 2003-07-01 | Mitsubishi Denki Kabshiki Kaisha | Semiconductor device and a method of manufacturing thereof |
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