JP2612837B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、矩形状チップ面を備えた半導体メモリであ
って、その半導体メモリがデコーダブロックと、周辺回
路ブロックと、ワードラインおよびビットラインを有す
るセル領域と、このセル領域から独立した面とを含み、
セル領域が矩形状セル領域ブロックに纏められ、デコー
ダブロックが各２個のセル領域ブロックの互いに対向し
て位置する縁部にそれぞれ配置され、周辺回路ブロック
がセル領域から独立した面の内部に配置され、接続パッ
ドが半導体メモリをケースの接続部に結合するために設
けられた半導体メモリに関する。
って、その半導体メモリがデコーダブロックと、周辺回
路ブロックと、ワードラインおよびビットラインを有す
るセル領域と、このセル領域から独立した面とを含み、
セル領域が矩形状セル領域ブロックに纏められ、デコー
ダブロックが各２個のセル領域ブロックの互いに対向し
て位置する縁部にそれぞれ配置され、周辺回路ブロック
がセル領域から独立した面の内部に配置され、接続パッ
ドが半導体メモリをケースの接続部に結合するために設
けられた半導体メモリに関する。
半導体メモリの開発は最近の何年かは絶えず進んでい
る。数年前までは256kビットチップが従来技術であった
が、今日では既に4Mビットチップまたは16Mビットチッ
プが提供されている。半導体メモリの各世代交代はメモ
リ容量の四倍化を意味しており、チップ面は大抵最大1.
5倍しか大きくならない。このことは、半導体メモリの
構造が小さくなり、レイアウト設定において以下に述べ
る条件が守られなければならないことを意味する。
る。数年前までは256kビットチップが従来技術であった
が、今日では既に4Mビットチップまたは16Mビットチッ
プが提供されている。半導体メモリの各世代交代はメモ
リ容量の四倍化を意味しており、チップ面は大抵最大1.
5倍しか大きくならない。このことは、半導体メモリの
構造が小さくなり、レイアウト設定において以下に述べ
る条件が守られなければならないことを意味する。
例えばダイナミック半導体メモリのメモリセルはセル
領域においてワードラインとビットラインとの交点に配
置される。各メモリセルはスイッチングトランジスタと
コンデンサとから構成される。各トランジスタのゲート
端子はワードラインに結合されている。メモリセルのコ
ンデンサはスイッチングトランジスタの負荷区間を介し
てそれぞれ１つのビットラインに結合されている。ワー
ドラインを介してセル領域の列が選択される。このよう
にしてこの列に所属するビットラインにはこの列の応答
したセルのそれぞれの容量が接続される。従って、第１
の条件は、付加されたライン容量に起因する寄生効果を
回避するために、ビットラインを出来る限り短くするこ
とである。このことは、セル容量とスイッチングトラン
ジスタのジャンクション容量を加算したビットライン容
量との比が出来る限り大きくなければならないことを意
味する。このことはビットラインが短い場合に保証され
る。
領域においてワードラインとビットラインとの交点に配
置される。各メモリセルはスイッチングトランジスタと
コンデンサとから構成される。各トランジスタのゲート
端子はワードラインに結合されている。メモリセルのコ
ンデンサはスイッチングトランジスタの負荷区間を介し
てそれぞれ１つのビットラインに結合されている。ワー
ドラインを介してセル領域の列が選択される。このよう
にしてこの列に所属するビットラインにはこの列の応答
したセルのそれぞれの容量が接続される。従って、第１
の条件は、付加されたライン容量に起因する寄生効果を
回避するために、ビットラインを出来る限り短くするこ
とである。このことは、セル容量とスイッチングトラン
ジスタのジャンクション容量を加算したビットライン容
量との比が出来る限り大きくなければならないことを意
味する。このことはビットラインが短い場合に保証され
る。
ビットライン容量の影響を低減させることは、個々の
セル領域間にドライバー段を接続することで可能であ
る。しかしながら、チップ面の大きさがケースの大きさ
によって制限されるので、かかるドライバー段は任意の
個数を使用することができない。第２の条件は、メモリ
チップがマウント可能でなければならず、しかもケース
接続部にメモリチップを接続するためのパッド位置がボ
ンディング条件を満たさなければならないことである。
セル領域間にドライバー段を接続することで可能であ
る。しかしながら、チップ面の大きさがケースの大きさ
によって制限されるので、かかるドライバー段は任意の
個数を使用することができない。第２の条件は、メモリ
チップがマウント可能でなければならず、しかもケース
接続部にメモリチップを接続するためのパッド位置がボ
ンディング条件を満たさなければならないことである。
1989年開催のIEEE国際固体回路会議（IEEE INTERNAT
IONAL Sol・id−State Circuits Conference 198
9）（第246頁〜第249頁および第352頁〜第355頁）によ
れば、パッドがチップの縁部に位置し、セル領域が４個
の単一セル領域ブロック内に矩形状に配置され、デコー
ダブロックが対向するデコーダブロックの間において各
２個の単一セル領域ブロックの互いに対向して位置する
縁部に配置され、周辺回路ブロックが対向して位置する
デコーダブロック間の独立面の内部においてチップ短手
側辺に対して平行にかつチップ面の縁部に配置されてい
るレイアウトを形成する高集積16Mビットチップが公知
である。
IONAL Sol・id−State Circuits Conference 198
9）（第246頁〜第249頁および第352頁〜第355頁）によ
れば、パッドがチップの縁部に位置し、セル領域が４個
の単一セル領域ブロック内に矩形状に配置され、デコー
ダブロックが対向するデコーダブロックの間において各
２個の単一セル領域ブロックの互いに対向して位置する
縁部に配置され、周辺回路ブロックが対向して位置する
デコーダブロック間の独立面の内部においてチップ短手
側辺に対して平行にかつチップ面の縁部に配置されてい
るレイアウトを形成する高集積16Mビットチップが公知
である。
第３図には従来技術による16Mビット半導体メモリの
平面図が示されている。矩形状チップ面１上ではセル領
域７が４個の単一セル領域ブロック８内に矩形状に配置
されている。単一セル領域ブロック８の短手側辺に対し
て平行にセル領域７間にドライバー段６が配置されてい
る。各２個の単一セル領域ブロック８の互いに対向して
位置する縁部にはデコーダブロック２、３が配置されて
いる。単一セル領域ブロック８の短手側辺にはビットデ
コーダ３が設けられ、単一セル領域ブロック８の長手側
辺にはワードデコーダ２が設けられている。各２個の単
一セル領域ブロック８の間に位置するワードデコーダ２
はこの例では１個の結合したブロックを形成しており、
それに対してビットデコーダ３間の独立面４と、チップ
縁部において単一セル領域ブロック８の周囲にある残り
の独立面４とは周辺回路のために使用され得る。チップ
の長手側辺の両縁部には接続パッド５が配置されてい
る。
平面図が示されている。矩形状チップ面１上ではセル領
域７が４個の単一セル領域ブロック８内に矩形状に配置
されている。単一セル領域ブロック８の短手側辺に対し
て平行にセル領域７間にドライバー段６が配置されてい
る。各２個の単一セル領域ブロック８の互いに対向して
位置する縁部にはデコーダブロック２、３が配置されて
いる。単一セル領域ブロック８の短手側辺にはビットデ
コーダ３が設けられ、単一セル領域ブロック８の長手側
辺にはワードデコーダ２が設けられている。各２個の単
一セル領域ブロック８の間に位置するワードデコーダ２
はこの例では１個の結合したブロックを形成しており、
それに対してビットデコーダ３間の独立面４と、チップ
縁部において単一セル領域ブロック８の周囲にある残り
の独立面４とは周辺回路のために使用され得る。チップ
の長手側辺の両縁部には接続パッド５が配置されてい
る。
このような配置は、周辺回路または接続パッド５およ
び他の回路ブロックへ結合するためのラインが非常に長
くなるという欠点を有する。さらに、高集積を行う際ワ
ードラインの長さは長いワードライン通過時間への限界
範囲に来る可能性がある。
び他の回路ブロックへ結合するためのラインが非常に長
くなるという欠点を有する。さらに、高集積を行う際ワ
ードラインの長さは長いワードライン通過時間への限界
範囲に来る可能性がある。
そこで、本発明は、ワードライン通過時間を出来る限
り短くすると共に、出来る限りコンパクトな構成と最小
のチップ面積を保証する半導体メモリを開発することを
課題とする。
り短くすると共に、出来る限りコンパクトな構成と最小
のチップ面積を保証する半導体メモリを開発することを
課題とする。
このような課題は、本発明によれば、 セル領域ブロックが４個の組合わせセル領域ブロック
に纏められ、 ４個の組合わせセル領域ブロックがチップ面のコーナ
ーに配置され、 セル領域から独立した面が対向して位置するデコーダ
ブロック間に設けられ、 接続パッドはセル領域から独立した面の内部に配置さ
れる ことによって解決される。
に纏められ、 ４個の組合わせセル領域ブロックがチップ面のコーナ
ーに配置され、 セル領域から独立した面が対向して位置するデコーダ
ブロック間に設けられ、 接続パッドはセル領域から独立した面の内部に配置さ
れる ことによって解決される。
本発明の構成は請求項２以下に記載されている。
次に、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図には本発明による半導体メモリチップの第１の
実施例の平面図が図示されている。この第１図において
は、半導体メモリチップはチップ面１のコーナーに４個
の組合わせセル領域ブロック10が配置されている64Mビ
ット半導体メモリチップである。組合わせセル領域ブロ
ック10の内部には４個の単一セル領域ブロック８が矩形
状に配置されており、その場合これらの各単一セル領域
ブロック８は第３図において説明した16Mビット半導体
メモリチップのセル領域ブロック８に相当している。組
合わせセル領域ブロック10の内部にはその長手側辺に対
して平行に各２個の単一セル領域ブロック８間にドライ
バー段９が配置されている。このドライバー段９は単一
セル領域ブロック８のワードラインの信号を増幅する増
幅器回路として形成されている。各２個の組合わせセル
領域ブロック10の対向して位置する縁部にはさらにデコ
ーダブロック２、３が配置されており、その場合ワード
デコーダブロック２は結合したブロックを形成していな
い。周辺回路ブロックのために利用できる独立面４はこ
の実施例においてはデコーダブロック２、３間にのみ位
置している。接続パッド５はワードデコーダブロック２
に対して平行に、および（または）、ビットデコーダブ
ロック３に対して平行にこの独立面４の内部に配置され
ている。
実施例の平面図が図示されている。この第１図において
は、半導体メモリチップはチップ面１のコーナーに４個
の組合わせセル領域ブロック10が配置されている64Mビ
ット半導体メモリチップである。組合わせセル領域ブロ
ック10の内部には４個の単一セル領域ブロック８が矩形
状に配置されており、その場合これらの各単一セル領域
ブロック８は第３図において説明した16Mビット半導体
メモリチップのセル領域ブロック８に相当している。組
合わせセル領域ブロック10の内部にはその長手側辺に対
して平行に各２個の単一セル領域ブロック８間にドライ
バー段９が配置されている。このドライバー段９は単一
セル領域ブロック８のワードラインの信号を増幅する増
幅器回路として形成されている。各２個の組合わせセル
領域ブロック10の対向して位置する縁部にはさらにデコ
ーダブロック２、３が配置されており、その場合ワード
デコーダブロック２は結合したブロックを形成していな
い。周辺回路ブロックのために利用できる独立面４はこ
の実施例においてはデコーダブロック２、３間にのみ位
置している。接続パッド５はワードデコーダブロック２
に対して平行に、および（または）、ビットデコーダブ
ロック３に対して平行にこの独立面４の内部に配置され
ている。
第２図には本発明の第２の実施例の平面図が示されて
いる。この第２の実施例はほぼ第１図に示された半導体
メモリチップと同様に構成される。同様に４個の組合わ
せセル領域ブロック10が設けられており、その場合同様
に組合わせセル領域ブロック10は第３図から公知である
４個の単一セル領域ブロック８を含んでいる。これらの
単一セル領域ブロック８はこの実施例においては並んで
配置されており、しかも第３図および第１図に図示され
た単一セル領域ブロック８に比較して90゜回転されてい
る。組合わせセル領域ブロック10とデコーダブロック
２、３との配置は、第１図に示された実施例と基本的に
は同じであるが、この第２図に示された実施例において
はビットデコーダブロック３が組合わせられたセル領域
ブロック10の長手側辺に対して平行に位置している点が
相違している。ワードデコーダブロック２は従って組合
わせセル領域ブロック10の短手側辺に対して平行に位置
している。各組合わせセル領域ブロック10において左側
の２個の単一セル領域ブロック８間および右側の２個の
単一セル領域ブロック８間にはそれぞれ１個のワードラ
イン信号用ドライバー段９即ちワードラインの信号を増
幅する増幅器回路が設けられている。独立面４と接続パ
ッド５の配置とは第１図に示された実施例と同じであ
る。
いる。この第２の実施例はほぼ第１図に示された半導体
メモリチップと同様に構成される。同様に４個の組合わ
せセル領域ブロック10が設けられており、その場合同様
に組合わせセル領域ブロック10は第３図から公知である
４個の単一セル領域ブロック８を含んでいる。これらの
単一セル領域ブロック８はこの実施例においては並んで
配置されており、しかも第３図および第１図に図示され
た単一セル領域ブロック８に比較して90゜回転されてい
る。組合わせセル領域ブロック10とデコーダブロック
２、３との配置は、第１図に示された実施例と基本的に
は同じであるが、この第２図に示された実施例において
はビットデコーダブロック３が組合わせられたセル領域
ブロック10の長手側辺に対して平行に位置している点が
相違している。ワードデコーダブロック２は従って組合
わせセル領域ブロック10の短手側辺に対して平行に位置
している。各組合わせセル領域ブロック10において左側
の２個の単一セル領域ブロック８間および右側の２個の
単一セル領域ブロック８間にはそれぞれ１個のワードラ
イン信号用ドライバー段９即ちワードラインの信号を増
幅する増幅器回路が設けられている。独立面４と接続パ
ッド５の配置とは第１図に示された実施例と同じであ
る。
第１図および第２図に示された配置は接続パッド５と
種々の回路ブロックとの間の結合を短縮することを保証
する。スイッチング時間へのワードライン長の影響はド
ライバー段９によって低減される。本発明による配置は
64MビットDRAMメモリへの使用に限定されない。
種々の回路ブロックとの間の結合を短縮することを保証
する。スイッチング時間へのワードライン長の影響はド
ライバー段９によって低減される。本発明による配置は
64MビットDRAMメモリへの使用に限定されない。
第１図は本発明による半導体メモリの第１実施例を示す
平面図、第２図は本発明による半導体メモリの第２実施
例を示す平面図、第３図は従来の16Mビット半導体メモ
リチップを示す平面図である。 １……チップ面 ２……ワードデコーダブロック ３……ビットデコーダブロック ４……独立面 ５……接続パッド ６……ドライバー段 ７……セル領域 ８……セル領域ブロック ９……ドライバー段 10……組合わせセル領域ブロック
平面図、第２図は本発明による半導体メモリの第２実施
例を示す平面図、第３図は従来の16Mビット半導体メモ
リチップを示す平面図である。 １……チップ面 ２……ワードデコーダブロック ３……ビットデコーダブロック ４……独立面 ５……接続パッド ６……ドライバー段 ７……セル領域 ８……セル領域ブロック ９……ドライバー段 10……組合わせセル領域ブロック
Claims (4)
- 【請求項１】矩形状チップ面（１）を備えた半導体メモ
リであって、 前記半導体メモリはデコーダブロック（2,3）と、周辺
回路ブロックと、ワードラインおよびビットラインを有
するセル領域（７）と、このセル領域から独立した面
（４）とを含み、 前記セル領域（７）は矩形状セル領域ブロック（８）に
纏められ、 前記デコーダブロック（２、３）は各２個のセル領域ブ
ロックの互いに対向して位置する縁部にそれぞれ配置さ
れ、 前記周辺回路ブロックは前記セル領域から独立した面
（４）の内部に配置され、 接続パッド（５）が前記半導体メモリをケースの接続部
に結合するために設けられた半導体メモリにおいて、 前記セル領域ブロックは４個の組合わせセル領域ブロッ
ク（10）に纏められ、 前記４個の組合わせセル領域ブロック（10）は前記チッ
プ面（１）のコーナーに配置され、 前記セル領域から独立した面（４）は対向して位置する
デコーダブロック（２、３）間に設けられ、 前記接続パッド（５）は前記セル領域から独立した面
（４）の内部に配置される ことを特徴とする半導体メモリ。 - 【請求項２】前記セル領域（７）のビットライン信号を
増幅する増幅器回路として形成されたドライバー段
（６）が前記セル領域（７）間に配置されることを特徴
とする請求項１記載の半導体メモリ。 - 【請求項３】前記セル領域（７）のワードライン信号を
増幅する増幅器回路として形成されたドライバー段
（９）が前記セル領域ブロック（８）間に配置されるこ
とを特徴とする請求項１記載の半導体メモリ。 - 【請求項４】前記セル領域（７）のビットライン信号を
増幅する増幅器回路として形成されたドライバー段
（６）が前記セル領域ブロック（８）間に配置されるこ
とを特徴とする請求項１記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89121736.6 | 1989-11-24 | ||
| EP89121736A EP0428785B1 (de) | 1989-11-24 | 1989-11-24 | Halbleiterspeicher |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03173173A JPH03173173A (ja) | 1991-07-26 |
| JP2612837B2 true JP2612837B2 (ja) | 1997-05-21 |
Family
ID=8202158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315274A Expired - Lifetime JP2612837B2 (ja) | 1989-11-24 | 1990-11-19 | 半導体メモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5109265A (ja) |
| EP (1) | EP0428785B1 (ja) |
| JP (1) | JP2612837B2 (ja) |
| KR (1) | KR100253988B1 (ja) |
| AT (1) | ATE101746T1 (ja) |
| DE (1) | DE58907014D1 (ja) |
| HK (1) | HK167695A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111971B2 (ja) * | 1989-10-11 | 1995-11-29 | 三菱電機株式会社 | 集積回路装置の製造方法 |
| KR940006164B1 (ko) * | 1991-05-11 | 1994-07-08 | 금성일렉트론 주식회사 | 반도체 패키지 및 그 제조방법 |
| JP3299342B2 (ja) * | 1993-06-11 | 2002-07-08 | 株式会社日立製作所 | 半導体メモリモジュール |
| JP3135795B2 (ja) * | 1994-09-22 | 2001-02-19 | 東芝マイクロエレクトロニクス株式会社 | ダイナミック型メモリ |
| JP3160480B2 (ja) * | 1994-11-10 | 2001-04-25 | 株式会社東芝 | 半導体記憶装置 |
| US5659189A (en) * | 1995-06-07 | 1997-08-19 | Lsi Logic Corporation | Layout configuration for an integrated circuit gate array |
| KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
| KR0172426B1 (ko) * | 1995-12-21 | 1999-03-30 | 김광호 | 반도체 메모리장치 |
| KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
| US5936877A (en) * | 1998-02-13 | 1999-08-10 | Micron Technology, Inc. | Die architecture accommodating high-speed semiconductor devices |
| JP2954165B1 (ja) * | 1998-05-20 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| TW457485B (en) * | 1998-09-08 | 2001-10-01 | Siemens Ag | Integrated semiconductor-memory |
| DE19952258A1 (de) | 1999-10-29 | 2001-05-10 | Infineon Technologies Ag | Integrierter Speicher |
| JP3990125B2 (ja) * | 2001-08-29 | 2007-10-10 | 株式会社東芝 | 半導体メモリチップおよび半導体メモリ |
| KR100488544B1 (ko) | 2002-11-11 | 2005-05-11 | 삼성전자주식회사 | 반도체 메모리장치의 블록선택정보를 이용한 뱅크전압제어장치 및 그 제어방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPS62192086A (ja) * | 1986-02-18 | 1987-08-22 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4864381A (en) * | 1986-06-23 | 1989-09-05 | Harris Corporation | Hierarchical variable die size gate array architecture |
| JPH02246149A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体集積回路装置とその欠陥救済法 |
| JP2937363B2 (ja) * | 1989-09-29 | 1999-08-23 | 株式会社日立製作所 | 半導体記憶装置 |
-
1989
- 1989-11-24 EP EP89121736A patent/EP0428785B1/de not_active Expired - Lifetime
- 1989-11-24 DE DE89121736T patent/DE58907014D1/de not_active Expired - Lifetime
- 1989-11-24 AT AT89121736T patent/ATE101746T1/de not_active IP Right Cessation
-
1990
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