KR910000623B1 - 반도체 장치 - Google Patents

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KR910000623B1
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요시유끼 수에히로
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

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Description

반도체 장치
제1도는 종래의 반도체 직접회로 장치의 평면도.
제2도는 본 발명에 따른 일예의 반도체 직접회로 장치의 평면도.
제3a 및 3b도는 각각 제2도에 도시된 반도체 장치에 적용된 출력버퍼를 형성하는 I/O 셀의 회로도 및 그의 등가 회로도.
제4a도는 제3a도에서 일부 출력버퍼의 직접회로 패턴들의 평면도.
제4b도는 제2도의 반도체 장치의 내부 셀 영역에 배열된 기본 셀의 평면도.
제5도는 제2도의 반도체 장치의 내부 셀 영역에 배열된 기본 셀의 평면도.
제6a 및 6b도는 각각 제2도의 반도체 장치에 적용된 입력버퍼를 형성한 I/O셀의 회로도 및 그의 등가 회로도.
제7a 및 7b도는 각각 제2도의 반도체 장치에 적용된 또다른 입력버퍼를 형성한 I/O셀의 회로도 및 그의 등가 회로도.
제8a 및 8b도는 각각 제2도의 반도체 장치에 적용된 양방향성 버퍼를 형성하는 I/O 셀의 회로도 및 그의 등가 회로도.
제9도는 제2도에서 반도체 장치의 칩코너 부분의 평면도.
제10도는 본 발명에 따른 반도체 장치의 또다른 예의 평면도.
본 발명은 보통 반도체 장치에 관한 것이며, 최종 상호 연결 공정을 제외하고는 통상의 공정에 의하여 제작되는 칩들을 바람직하게 상호 연결함으로써 많은 종류의 로직 회로를 제공할 수 있는 마스터 슬라이스형 집적회로 장치에 관한 것이다. 본 발명은 특히 상보 금속산화 반도체 게이트 어레이 등의 마스터 슬라이스형 집적회로 장치에서 칩들상에 형성된 입력/출력 셀들을 개선하는 것이다.
이러한 형의 반도체 직접회로 장치들은 칩상에 매트릭스처럼 배열되는 기본 셀들 뿐만아니라 기본 셀들 둘레에 배열된 입력/출력 셀들이 형성되어 있는 그 칩을 갖는다. 각 기본 셀은 다수의 트랜지스터들로 구성되어 있다. 최종 상호 연결 공정은 아직 기본 셀들에 대하여 수행하지 않았다. 그러므로, 바람직한 로직 회로가 기본 셀에 포함된 트랜지스터들을 상호 연결하므로써 형성될 수 있다. 회로로부터 칩상의 로직회로에 신호를 공급하고/또는 외부회로들에 로직회로의 출력 신호를 공급하는 입력/출력 셀들(이후에는 I/O 셀들로서 언급함)은 칩상의 주변 영역들에 배열된다. 하나의 I/O 셀은 일반적으로 정전 방전으로 인한 과잉 전압을 흡수하는 보호회로, 입력버퍼와/또는 출력버퍼의 로직기능을 갖는 로직회로 및 결합 패드로 이루어져 있다.
그러나 후에 상세히 서술되어지는 바와 같이 전기 언급한 반도체 장치들은 칩 주변 영역들에 배열될 수 있는 I/O 셀들의 수가 어느 정도 제한되고 수요자의 요구에 만족하지 못한다는 단점을 갖는다. 이것은 I/O 셀들을 형성하는 모든 성분들이 칩상의 주변 영역들에 배열되어져 각 I/O 셀의 크기가 상대적으로 크기 때문이다. 또한, 칩상의 영역들에 I/O 셀들을 칩 코너들에 매우 가깝게 배열하는 것이 어렵기 때문에 칩 코너 영역들을 효율적으로 이용하는 것이 어렵다. 이것은 결합 패드들을 관련 리드 패턴들과 연결하는 결합 공정의 정확도를 떨어 뜨린다.
따라서 상기 서술한 문제점들을 갖지 아니하고 기발하며 유용한 반도체 장치를 제공하는 것이 본 발명의 목적이다.
각 I/O 셀의 두 개의 로직회로로 분리되고 칩 주변 영역들에 위치하는 하나와 기본 셀에 의하여 형성되는 다른 하나가 내부셀 영역에 배열되는 반도체 장치를 제공하는 것이 본 발명의 또 다르고 특별한 목적이다. 즉, 본 발명에 따른 반도체 장치는 직접회로 칩상의 내부 셀 영역에 형성된 기본 셀들; 입력/출력 셀들에 대한 것으로서 칩상의 주변 영역에 있는 패드들 ; 그의 각각이 각 입력/출력 셀의 일부분인 상대적으로 큰 구동력을 지닌 트랜지스터들에 의하여 형성되는 로직회로들을 포함하는 상기 입력/출력 셀들의 각각에 대하여 갖추어져 있고, 주변 영역에 위치되는 첫번째 회로수단 및 그의 각각의 각 입력/출력 셀들의 잔류 로직회로들을 포함하는 상기 입력/출력 셀들의 각각에 대하여 갖추어져 있고 상기 입력/출력 셀들의 각각이 첫번째 및 두번째 로직회로 수단의 조합과 상기 패드에 의하여 형성되도록 하기 위하여 상기 내부 셀 영역에 형성된 기본 셀들에 의하여 형성되는 두번째 로직회로로 이루어진다.
본 발명의 다른 목적 및 다른 구성도는 도면을 참조하여 상세히 서술되어질 설명에서 명백해질 것이다.
후에 상세히 서술되어질 본 발명을 쉽게 이해하기 위하여 우선 종래의 반도체 직접회로 장치부터 서술하여 나갈 것이다.
제1도를 참조하면, 패키지 100의 다이 스테이지 10상에 설치된 집적회로 칩 11은 칩 11상의 주변 영역에 배열되는 I/O 셀들 121, 122, …, 12i을 갖는다. 각 I/O 셀은 정전 방전으로 인한 과잉 전압을 흡수하는 보호회로, 입력버퍼 및/또는 출력버퍼의 로직기능을 갖는 로직회로(도시되어 있지 않음) 및 결합 패드들 131, 132, …, 13i로 구성된다. I/O 셀들 121, 122, …, 12i의 배열에 의하여 둘러싸이는 칩 11상의 내부 영역에서, 기본 셀 컬럼들 151, 152, …, 15j가 배열되고, 그 각각은 미리 정해진 방향에 기본 셀들을 배열함으로써 형성된다. 각 기본 셀은 트랜지스터 등의 소자로 구성된다. 기본 셀들에 대한 상호 연결 공정은 NAND 게이트들, 플립-플롭들 및 그외 동등의 요구한 로직회로를 형성하기 위하여 수요자 요구에 따라 행한다. I/O 셀들 121, 122, …, 12i는 선들 14에 의하여 각각의 기본 셀들에 각각 연결되어 있다. 결합 패드들 131, 132, …, 13i는 결합 배선들 171, 172, …와 함께 관련 리드 패턴들 161, 162, …에 연결된다.
그러나, 상기 종래의 반도체 장치는 전기 언급한 단점을 갖는다. 즉 I/O 셀들 121, 122, …, 12i의 수는 각각의 I/O 셀의 크기가 필연적으로 작지 않기 때문에 제한한다. 이것은 하나의 I/O 셀을 형성하는 모든 소자들이 칩 주변영역들에 위치되어 지기 때문이다. 따라서 I/O 셀들 121과 12i가 제1도의 각 위치보다 칩 코너 11a에 더 가까운 위치에 위치하도록 하는 것은 불가능하다. 이것은 네 개의 칩 코너영역 11a가 쓸모없이 남아 있는 것을 의미한다. 이렇게 종래의 반도체 장치는 I/O 셀들의 수에 응하는 I/O 셀 핀들의 수를 수요자의 요구에 만족시킬 수 없다. 또한, 칩에 대하여 결합 배선들의 길이 및 결합 배선들의 입사각은 결합 배선들이 너무 길 때 결합 배선들의 디프(dip)로 인하여 결합의 신뢰성이 저하되기 때문에 결합 실패를 방지하는데 제한을 둔다. 제1도에 도시된 구성도에서, I/O 셀들 121및 12I는 관련 상호 연결 패턴들 161및 162로부터 떨어져 있으며, 따라서 배선들 171및 172를 길게 늘어 뜨린다. 따라서, 이들 결합 배선들을 짧게하고, 결합의 용이함과 신뢰도의 관점에서 입사각을 둔각으로 만드는 것이 바람직하다.
본 발명은 주로 상기 언급한 문제점들을 갖지 아니하는 반도체 장치를 제공하는 것이다.
반도체 장치의 평면도인 제2도를 참조하여 본 발명에 따른 반도체 장치의 일예를 서술하여 나갈 것이다.
반도체 장치 200의 플래트포옴(platform) 20상에 설치된 집적회로의 칩 21상의 주변 영역들에서, 결합 패드들 221, 222, …, 22n의 첫번째 로직회로들 231, 232, …, 23n이 제공된다. 결합 패드들 221, 222, …, 22n이 결합 배선들 271, 272, …에 의하여 관련 상호 연결 패턴들 261, 262…에 연결된다. 각 첫번째 로직회로는 하나의 I/O 셀을 형성하는 모든 소자들의 일부와 정전 방전으로 인한 과잉전압을 흡수하는 보호회로로 구성된다. 보호회로는 특히 출력버퍼에서 꼭 필요한 것은 아니다. 결합 패드들 221, 222, …, 22n은 관련 첫번째 로직회로들 231, 232, …, 23n으로 배열된다. 예를 들면, 패드 221은 Y 방향에서 첫번째 로직회로 231과 배열되어 있다. 첫번째 로직회로들에 의하여 둘러싸이는 내부 셀 영역에서, X 방향에 직접 배열된 기본 셀 컬럼들 241, 242, …, 24m이 형성된다. 기본 셀 컬럼들 241, 242, …, 24m은 첫번째 로직회로들 231, 232, …, 23n의 각각에 포함된 하나의 I/O 셀의 소자들 이외의 나머지 소자들로 구성되는 두번째 로직회로들 251, 252, …, 25n을 포함한다. 즉, 각 두번째 로직회로는 기본 셀들에 의하여 형성된다. 두번째 로직회로들 251, 252, …, 25n은 각각의 첫번째 로직회로들 231, 232, …, 23n에 각각 연결된다.
이미 서술한 바와 같이, 하나의 I/O 셀을 형성하는 회로는 두부분, 즉 칩 주변 영역들에 위치한 첫번째 로직회로 및 기본 셀 또는 기본 셀 컬럼들에 있는 기본 셀에 의하여 형성되는 두번째 로직회로로 나누어진다. 후에 상세히 서술되어지는 바와 같이, 이 배열은 칩상에 설치된 I/O 셀의 수를 증가시키고, 결합의 실패를 효과적으로 감소시켜 준다.
제3a 및 3b도는 각각 본 발명에 따른 반도체 장치에서 출력버퍼를 형성하는 I/O 셀의 회로도 및 그의 등가회로도이다. 출력버퍼 30은 금속산화 반도체(이후에는 MOS로서 언급함)에 의하여 형성되는 두 개의 단의 종속 연결 구성으로 이루어졌다. 상세하게, 각 단은 한쌍의 상보 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터를 포함한다. 최종 단에서 한쌍의 상보 MOS 트랜지스터는 I/O 셀의 첫번째 로직회로 23n을 형성한다. 최종단에 뒤따르는 한쌍의 상보 MOS 트랜지스터들은 두번째 로직회로 25n을 형성한다. 첫번째 단의 입력단자 31은 기본 셀 컬럼에서 로직회로에 연결되고 최종단의 출력단자는 패드 22n에 연결된다.
일반적으로, 최종단에는 트랜지스터의 전력 능력은 전 단들에서의 트랜지스터들의 전력능력보다 훨신 크다. 이것은 반도체 장치의 출력단자들(리드 프레임들)에서의 캐패시턴스가 인쇄회로기판 또는 그와 같은 것의 외부회로 커패시턴스로부터 오는 60pF-100pF이기 때문이다. 따라서 기본 셀 컬럼들에서 기본 셀들의 트랜지스터들의 수단에 의하여 고 구동능력의 트랜지스터를 형성하기 어렵다. 일반적으로, 출력버퍼의 최종단 트랜지스터들의 상호 컨덕턴스(gm)은 거의 기본 셀의 트랜지스터의 상호 컨덕턴스의 10-20배 정도로 크다. 칩의 물리적인 크기의 관점에 있어서, 기본 셀의 트랜지스터의 차원은 수십 미크론인 반면에, 최종단에서의 트랜지스터의 차원은 수백 미크론이다. 따라서 기본 셀의 트랜지스터들로 최종단 트랜지스터를 형성하는 것은 어려울 뿐만아니라 NAND 게이트들, 플립플롭들 및 그외 등등의 많은 종류의 로직회로들을 형성하기 위해 필요한 기본 트랜지스터들의 수를 감소시키는 것도 어렵다. 이러한 점들을 고려하여, 본 발명은 하나의 I/O 셀 회로를 두 부분으로 나누려고 한다. 즉, 칩 주변 영역에 하나의 결합패드와 함께 위치한 첫번째 로직회로와, 내부 셀 영역에 기본 셀들에 의하여 형성된 두번째 로직회로로 나눈다.
제4a 및 4b도는 제2도에서 설명한 칩의 일부를 확대한 평면도이다. 첫번째 로직회로 23n은 드레인/소오스가 형성되어 있는 n-채널 MOS 트랜지스터 영역 32와, 드레인/소오스가 형성되어 있는 p-채널 MOS 트랜지스터 영역 33을 포함한다. 게이트 전극들 34는 n-채널 영역 및 p-채널 영역 위에 설치된다. CH 문자기호는 실선에 의하여 지시된 첫번째 금속화 층과, 소오스/드레인 영역들 32 및 33과의 사이에 콘텍트들을 형성하는 콘텍트 호울을 가리킨다. 또한 TH 문자기호는 첫번째 금속화 층과 점선으로 지시된 두번째 금속화 층과의 사이에 콘텍트들을 형성하는 관통 호울을 가리킨다. 제4도에서 언급한 바와 같이, 첫번째 로직회로 23n은 n-채널 영역 32 및 p-채널 영역 33에서 게이트 전극들 34가 서로 연결되고 드레인들이 공통으로 연결됨으로써 형성된다. n-채널 영역 32와 p-채널 영역 33의 각각의 영역에서 다수의 트랜지스터(예를 들면 6개)은 콘텍트 호울 CH, 관통 호울 TH, 첫번째 금속화 층 및 두번째 금속화 층에 대한 마스크를 사용함으로써 수행된다. 즉, 제3a도에서의 출력버퍼의 최종단에서 한쌍의 n-채널 및 p-채널 트랜지스터들은 병렬 연결된 다수의 n-채널 트랜지스터와 병렬 연결된 다수의 p-채널 트랜지스터들과의 조합에 의하여 형성된다. 각 I/O 셀에 대한 몇 개 n-채널 및 p-채널 트랜지스터를 준비하고 이들 트랜지스터 몇 개 또는 모두를 병렬로 서로 연결하는 것이 매우 효과적이다. 이것은 부하를 구동하는 I/O 셀의 능력이 향상되고 I/O 셀의 설계가 자유분방해지기 때문이다. 물론 n-채널 트랜지스터 영역 32에서 상대적으로 높은 구동능력을 지닌 하나의 n-채널 트랜지스터와 p-트랜지스터 영역 33에서 상대적으로 높은 구동능력을 지닌 하나의 p-채널 트랜지스터들을 배열하는 것이 가능하다.
I/O 셀의 두번째 로직회로 25n은 제4b도에 도시된 바와 같이 형성된다. 하나의 기본 셀은 n-채널 영역 35, p-채널 영역 36 및 이들 영역들 전역에 놓여 있는 게이트 전극들 37을 포함한다. 이러한 예에 있어서, 하나의 기본 셀은 두 개의 n-채널 트랜지스터와 두 개의 p-채널 트랜지스터와의 조합에 의하여 형성된다.
다시 제4a도로 돌아와서, 보호회로 영역 38은 대체로 정방형의 결합패드 22n과 n-채널 트랜지스터 영역 32와의 사이에 있다. 제3a도에 도시된 출력버퍼 30은 정전 방전으로 인한 과잉 전압을 흡수하는 보호회로를 갖지 아니 하지만, 보호회로 영역 38에서 각 I/O 셀에 대한 보호회로를 제공하는 것이 좋다. 이것은 제4a도에 도시된 구조가 출력버퍼 뿐만아니라 입력버퍼 또는 후에 서술되어질 입력/출력버퍼에도 적용할 수 있는 이유이다. 보호회로를 사용하면, 첫번째 로직회로 23n은 보호회로와 출력버퍼 30의 최종 단에서의 트랜지스터들로 구성된다.
제5도는 제3a도에서의 보호회로 영역 38에 형성된 보호회로에 대한 회로도의 일예이다. 보호회로는 접지와 전원공급(도시되어 있지 않음)과의 사이에서 직렬 연결된 다이오드 D1및 D2에 의하여 형성된다. 즉 다이오드 D2의 애노드와 다이오드 D1의 캐소드가 각각 접지와 전원에 연결된다. 보호회로가 제3a도에서의 출력버퍼로 사용된다면, 다이오드 D1의 애노드와 다이오드 D2의 캐소드는 각각 패드 22n및 첫번째 로직회로 23n에 연결된다.
제6a 및 6b도는 각각 제2도에서의 반도체 장치에서 입력버퍼를 형성하는 I/O 셀의 회로도와 그의 등가 회로도이다. 입력버퍼 60은 MOS 트랜지스터들로 4단 종속 연결한 것이다. 입력버퍼 60의 각단은 한쌍의 p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터로 구성된다. 입력버퍼 60의 첫번째 로직 회로 23n이 패트 22n과 최종단(네번째 단)의 트랜지스터 로직회로 63으로 구성되는 반면에, 두번째 로직회로 25n은 첫번째, 두번째 및 세 번째 단의 트랜지스터 로직회로 64a, 64b 및 64c로 구성된다. 최종단의 출력단자 71은 플립플롭들 등의 로직회로(도시되어 있지 않음)에 연결된다.
제6a도의 입력버퍼 60은 기본 셀 컬럼들에서 기본 셀들에 의하여 형성되는 플립플롭들을 구동시키는 클록(clock) 입력버퍼이다. 일반적으로, 하나의 클록 입력버퍼는 클록신호를 가진 약 50-100개의 플립플롭을 제공한다. 따라서 클롭 입력버퍼의 최종단 트랜지스터의 부하는 매우 높아서 상대적으로 높은 구동 능력을 지닌 트랜지스터를 사용하게 된다. 예를 들면, 최종단 트랜지스터들의 상호 컨덕턴스는 첫번째 단의 트랜지스터들의 거의 10-20배 정도이다. 따라서 최종단 트랜지스터를 기본 셀의 조합으로 형성하기 어렵다. 또한 이것은 수요자의 요구에 따른 NAND 게이트, 플립플롭, 그외 등등의 많은 종류의 로직회로를 형성하는 기본 셀들의 수는 감소된다. 따라서 본 발명에 의하면, 보호회로 62 및 트랜지스터 회로 63으로 구성되는 첫번째 로직회로 23n이 칩 주변영역에 배열되는 반면에, 트랜지스터 회로 64a, 64b 및 64c로 구성되는 두번째 로직회로 25n은 기본 셀 컬럼 24m의 첫번째 내지 세 번째 단에 위치된다.
입력버퍼 60의 최종단에서 트랜지스터의 회로 63을 제4a도에서 도시된 최종단 트랜지스터 회로에서와 마찬가지 방법으로 형성시킨다. 즉, 제6a도에서 트랜지스터 회로 63의 n-채널 및 p-채널 트랜지스터들은 각각 병렬 연결된 다수의 n-채널 트랜지스터와 병렬 연결된 다수의 p-채널 트랜지스터를 형성한다. 물론, 하나의 n-채널 트랜지스터 및 하나의 p-채널 트랜지스터가 사용된다. 그러나, 병렬 연결 트랜지스터들이 최종단을 형성하는데 사용되는 반도체 장치의 자유스런 설계성이 각 채널에 대한 하나의 트랜지스터를 사용한 반도체 장치의 설계성 보다 더 자유스럽다. 보호회로 62는 제5도의 보호회로와 동일 회로 구조를 갖는다.
또한, 최종단에서 트랜지스터 회로 64a는 레벨 쉬프터로서 작동하고, 트랜지스터 회로 64b 및 64c는 증폭회로로서 작동한다. 각각의 트랜지스터 회로 64a, 64b 및 64c는 제4b도에 도시된 기본 셀 또는 그들의 조합에 의하여 형성될지 모른다. 특히, 세 번째 단에서의 트랜지스터 회로 64c는 트랜지스터 회로 64c가 최종단 트랜지스터 회로 63을 구동시키기 때문에 첫번째 또는 두번째 단보다 더 많은 구동력을 지닌 트랜지스터를 요구한다. 따라서 트랜지스터 회로 64c는 병렬 연결된 기본 셀들의 조합에 의하여 형성되는 것이 좋다.
제7a 및 7b도는 각각 제2도의 반도체 장치에서 사용된 또다른 입력버퍼를 형성하는 I/O 셀의 회로도 및 그의 등가 회로도이다. 입력버퍼 70은 상대적으로 낮은 구동능력을 지닌 입력버퍼이다. 따라서 보호회로 72만이 첫번째 로직회로 23n으로서 형성되는 반면에, 두단 종속 연결의 트랜지스터 회로는 두번째 로직회로 25n으로서 형성된다. 보호회로 72의 입력단자는 첫번째 단의 입력단자에 연결되고, 첫번째 단의 출력단자 71은 기본 셀 컬럼들 241, 242, …, 24m에서 로직회로들(도시되어 있지 않음)에 연결된다.
제8a 및 8b도는 각각 제2도의 반도체 장치에서 입력/출력버퍼(양방향성 버퍼)를 형성하는 I/O 셀의 회로도 및 그의 등가 회로도이다. 입력/출력버퍼 80은 입력버퍼 80A와 출력버퍼 80B로 구성된다. 칩주변 영역들에 위치된 첫번째 로직회로 23n은 출력버퍼 80B의 첫번째 단의 트랜지스터 회로 82와 보호회로 83으로 구성된다. 두번째 로직회로 25n은 첫번째 로직회로 24n에 포함된 트랜지스터 회로 82 이외의 출력 버퍼 80B의 나머지 트랜지스터 회로 뿐만아니라 입력버퍼 80A를 형성하는 모든 트랜지스터 회로로 구성된다. 문자 IN은 입력버퍼 80A의 입력단자를, OUT는 출력버퍼 80B의 출력단자를 지시하고 CONT는 출력버퍼 80B의 두 상태들 또는 고 임피이던스 상태(디스에이블 상태)와 저 임피이던스 상태(인에이블 상태)중의 한 상태를 선택하는 제어신호에 대한 단자를 지시한다. 트랜지스터 회로 82와 보호회로 83으로 구성한 첫번째 로직회로 23n은 제4a도에서 설명한 바와 같은 유사한 방법으로 형성되는 반면에, 두번째 로직회로 25n은 제4b도에서 설명한 기본 셀의 조합에 의하여 형성될 수 있다.
전기에서 언급한 배열에서, 하나의 I/O 셀은 다음의 장점을 제공하는 두 로직회로들로 분리된다.
제9도를 참조하면, 제9도는 제2도에 도시된 반도체 장치의 하나의 칩 코너 부분의 확대 평면도이며, 칩 주변 영역들에 배열된 첫번째 로직회로 23n은 상대적으로 높은 구동 능력을 지닌 트랜지스터들과 보호회로로 구성되어 있다. 따라서, 본 발명에 의하면, 칩 주변 영역들에 배열된 I/O 셀들의 크기를 감소시킬 수 있다.
상세하게 I/O 셀 231의 폭 W와 길이 l은 I/O 셀 121과 비교하여 작게 만들 수 있다. 따라서, 칩상에 더 많은 I/O 셀들은 배열하는 것이 가능하다. 다시 말하면, 본 발명은 칩 코너 영역들에서 I/O 셀들의 위치가 칩 코너들에 더 가까운 위치에 놓이도록 할 수 있다. 이것은 칩 코너 영역 21a의 영역 S2가 칩 코너 영역 11a의 영역 S1보다 더 작게 만들 수 있다. 이렇게, 칩 코너 영역들 21a를 효과적으로 이용하는 것이 가능하다. 더욱이, 상기 배열들은 칩 코너 영역 21a에서 I/O 셀의 패드 221과 관련 상호 연결 패턴 261과의 사이에서 확장하는 결합 배선 271의 길이(제1도)를 종래의 I/O 셀의 배열과 비교하여 짧게 할 수 있다. 즉, 결합배선의 입사각을 감소시킬 수 있고 결합 공정의 정확도를 개선할 수 있다. 결합 공정에서의 정확도의 개선은 상호 연결 구조를 제외하고는 같은 구조를 갖는 칩을 사용함으로써 많은 종류의 로직회로들을 제공할 수 있는 마스터 슬라이스형 반도체 장치에 매우 중요하다.
제10도는 제2도에서 설명한 반도체 장치를 변화시킨 평면도이다. 이 변화의 기본적인 특징중의 하나는 칩코너 영역들 21a 및 그의 근처에서의 패드들만을 제2도의 배열보다 약간 더 칩 코너들에 가깝게 위치하도록 하는 것이다. 예를 들면, 제10도의 패드 221은 제2도의 패드 221보다 칩 코너에 더 가깝도록 위치되어 있다. 그러나, 패드 221에 응하는 I/O 셀의 첫번째 로직회로 231은 제2도에 도시된 그의 본래 위치에 남아 있다. 제10도의 배열은 제2도의 배열과 비교하여 결합공정의 정확성을 더 개선하게 만든다. 물론, 그 변화는 제2도에서의 구성도에 의하여 제공되는 기본 구성의 모든 것을 포함한다.
본 발명에 따른 실시예들은 상세히 서술하여 왔었다. 전기 실시예들에서, 첫번째 로직회로 23n은 상대적으로 높은 구동력을 지닌 트랜지스터들과 필요하다면 보호회로 등으로 구성된다. 그러나, 본 발명이 I/O 셀들에서 풀-업/-다운 저항들을 갖는 반도체 장치에 적용될 때, 칩 주변 영역들에 위치한 첫번째 로직회로에서 그들을 포함하는 것이 좋다. 이것은 이들 저항들이 기본 셀들보다 상당히 크기 때문이다.
본 발명은 본 실시예들에 제한을 두지 않고 본 발명의 범위내에서 다양한 변화와 수정을 행할 수 있다.

Claims (8)

  1. 집적회로 칩상의 내부셀 영역에 형성된 기본 셀들, 상기 칩상의 주변 영역들에 배열되고, 입력/출력 셀들에 대한 패드들 그의 각각이 상기 각 입력/출력 셀들의 일부에 있는 상대적으로 높은 구동력을 지닌 트랜지스터들에 의하여 형성되는 로직회로들을 포함하는 상기 입력/출력 셀들의 각각에 대하여 제공되고, 상기 주변 영역들에 위치하는 첫번째 로직회로 수단 및 그의 각각이 상기 각 입력/출력 셀들의 잔여 로직회로들을 포함하는 상기 입력/출력 셀의 각각에 대하여 제공되고, 상기 입력/출력 셀들의 각각이 하나의 패드 및 상기 첫번째와 두번째 로직회로 수단의 조합에 의하여 형성되도록 상기 내부 셀 영역에 형성된 상기 기본 셀에 의하여 형성된 두번째 로직회로 수단으로 구성되는 반도체 장치.
  2. 청구범위 제1항에 있어서, 상기 첫번째 로직회로 수단에 포함된 상기 로직회로들을 형성하는 트랜지스터들의 상호 컨덕턴스가 상기 두번째 로직회로에 포함된 상기 로직회로들을 형성하는 트랜지스터들의 상호 컨덕턴스보다 약 10-20배 더 큰 반도체 장치.
  3. 청구범위 제1항에 있어서, 상기 첫번째 로직회로 각각이 정전하 방출로 인한 과잉 전압으로부터 상기 첫번째 및 두번째 로직회로를 보호하기 위한 보호회로를 포함하는 반도체 장치.
  4. 청구범위 제1항에 있어서, 상기 첫번째 로직회로에 포함된 상기 트랜지스터들이 병렬로 연결된 트랜지스터들의 조합에 의하여 형성되는 반도체 장치.
  5. 청구범위 제1항에 있어서, 상기 첫번째 로직회로 수단 및 각 입력/출력 셀에 대한 상기 관련 패드가 나란히 배열되어지는 반도체 장치.
  6. 청구범위 제1항에 있어서, 상기 칩의 코너 근처에 위치된 상기 패드들의 일부가 상기 관련 첫번째 로직회로 수단의 위치들 보다 상기 칩 코너들에 더 가까운 위치에 위치되는 반도체 장치.
  7. 집적회로 칩상의 내부 셀 영역에 형성된 기본 셀들, 상기 칩상의 주변 영역들에 배열되고 종속 연결된 트랜지스터들의 입력버퍼 셀들에 대한 패드들, 그의 각각이 상기 각 입력버퍼 셀들의 최종단에서 트랜지스터회로 뿐만아니라 상기 각 입력버퍼 셀들을 보호하기 위한 상기 관련 패드에 연결된 보호회로를 포함하는 상기 입력버퍼 셀들의 각각에 대하여 제공되고, 상기 주변 영역들에 위치하는 첫번째 로직회로 수단 및 그의 각각이 상기 각 입력버퍼 셀들의 잔여 트랜지스터 회로들을 포함하는 상기 입력버퍼 셀들의 각각에 대하여 제공되고 상기 내부 셀 영역들에 형성된 상기 기본 셀들에 의하여 형성되며, 상기 입력/출력 셀들의 각각이 하나의 패드 및 첫번째와 두 번재 로직회로 수단의 조합에 의하여 형성되도록 두번째 로직회로 수단의 출력이 상기 첫번째 로직회로 수단의 입력에 연결된 두번째 로직회로 수단으로 구성되는 반도체 장치.
  8. 청구범위 제7항에 있어서, 상기 첫번째 로직회로 수단의 각각에서 상기 최종단을 형성하는 상기 트랜지스터들이 병렬로 연결된 트랜지스터에 의하여 형성되는 반도체 장치.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162893A (en) * 1988-05-23 1992-11-10 Fujitsu Limited Semiconductor integrated circuit device with an enlarged internal logic circuit area
US5300796A (en) * 1988-06-29 1994-04-05 Hitachi, Ltd. Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells
JP2710953B2 (ja) * 1988-06-29 1998-02-10 株式会社日立製作所 半導体装置
US5208782A (en) * 1989-02-09 1993-05-04 Hitachi, Ltd. Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement
JPH0770601B2 (ja) * 1989-06-13 1995-07-31 株式会社東芝 マスタースライス方式の半導体装置
JPH0369141A (ja) * 1989-08-08 1991-03-25 Nec Corp セミカスタム半導体集積回路
US5055716A (en) * 1990-05-15 1991-10-08 Siarc Basic cell for bicmos gate array
US5289021A (en) * 1990-05-15 1994-02-22 Siarc Basic cell architecture for mask programmable gate array with 3 or more size transistors
JP3199808B2 (ja) * 1991-05-14 2001-08-20 セイコーインスツルメンツ株式会社 半導体集積回路装置
WO1993012540A1 (en) * 1991-12-10 1993-06-24 Vlsi Technology, Inc. Integrated circuit with variable pad pitch
US5535084A (en) * 1992-07-24 1996-07-09 Kawasaki Steel Corporation Semiconductor integrated circuit having protection circuits
JP2718345B2 (ja) * 1993-07-30 1998-02-25 日本電気株式会社 半導体装置
FR2715504B1 (fr) * 1994-01-25 1996-04-05 Sgs Thomson Microelectronics Circuit intégré incorporant une protection contre les décharges électrostatiques.
JP2912174B2 (ja) * 1994-12-27 1999-06-28 日本電気株式会社 ライブラリ群及びそれを用いた半導体集積回路
US6172590B1 (en) 1996-01-22 2001-01-09 Surgx Corporation Over-voltage protection device and method for making same
US5760428A (en) * 1996-01-25 1998-06-02 Lsi Logic Corporation Variable width low profile gate array input/output architecture
US5721658A (en) * 1996-04-01 1998-02-24 Micron Technology, Inc. Input/output electrostatic discharge protection for devices with multiple individual power groups
US5870408A (en) * 1996-04-30 1999-02-09 Sun Microsystems, Inc. Method and apparatus for on die testing
US5744870A (en) * 1996-06-07 1998-04-28 Micron Technology, Inc. Memory device with multiple input/output connections
US6064094A (en) * 1998-03-10 2000-05-16 Oryx Technology Corporation Over-voltage protection system for integrated circuits using the bonding pads and passivation layer
US6130459A (en) 1998-03-10 2000-10-10 Oryx Technology Corporation Over-voltage protection device for integrated circuits
US6114731A (en) * 1998-03-27 2000-09-05 Adaptec, Inc. Low capacitance ESD structure having a source inside a well and the bottom portion of the drain inside a substrate
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
JP3914649B2 (ja) * 1999-02-10 2007-05-16 株式会社東芝 半導体装置
JP2001053155A (ja) * 1999-06-04 2001-02-23 Seiko Epson Corp 半導体集積回路装置
US6427079B1 (en) 1999-08-09 2002-07-30 Cormedica Corporation Position and orientation measuring with magnetic fields
US6496058B1 (en) 2001-07-24 2002-12-17 Virtual Ip Group Method for designing an integrated circuit containing multiple integrated circuit designs and an integrated circuit so designed
DE10241086B4 (de) * 2001-09-06 2016-02-18 Fuji Electric Co., Ltd Zusammengesetztes integriertes Halbleiterbauteil
US7948725B2 (en) * 2001-09-06 2011-05-24 Fuji Electric Systems Co., Ltd. Composite integrated semiconductor device
JP3680040B2 (ja) * 2002-04-22 2005-08-10 三菱電機株式会社 ヒートパイプ
JP4146290B2 (ja) * 2003-06-06 2008-09-10 株式会社ルネサステクノロジ 半導体装置
JP2005268245A (ja) * 2004-03-16 2005-09-29 Nec Electronics Corp 半導体装置の製造方法
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
JP4671739B2 (ja) * 2005-04-05 2011-04-20 パナソニック株式会社 半導体集積回路装置及びこれに備えるｉ／ｏセル
JP5147234B2 (ja) 2006-12-28 2013-02-20 パナソニック株式会社 半導体集積回路装置
JP5530439B2 (ja) * 2009-11-30 2014-06-25 パナソニック株式会社 半導体集積回路
KR101255289B1 (ko) * 2009-12-31 2013-04-15 엘지디스플레이 주식회사 액정표시장치
JP5896682B2 (ja) 2011-10-18 2016-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US9288905B2 (en) * 2013-11-11 2016-03-15 Seagate Technology Llc Shaped internal leads for a printed circuit substrate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS593950A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd ゲ−トアレイチツプ
JPS5958840A (ja) * 1982-09-28 1984-04-04 Mitsubishi Electric Corp 相補形ｍｏｓゲ−トアレイ形半導体集積回路装置
JPS59115540A (ja) * 1982-12-23 1984-07-04 Nec Corp マスタスライス方式半導体集積回路装置
JPS59220948A (ja) * 1983-05-31 1984-12-12 Toshiba Corp 半導体装置
JPS6027145A (ja) * 1983-07-25 1985-02-12 Hitachi Ltd 半導体集積回路装置
JPS6035532A (ja) * 1983-07-29 1985-02-23 Fujitsu Ltd マスタスライス集積回路装置
JPS6074644A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd Ｃｍｏｓゲ−トアレ−
JPS60251643A (ja) * 1984-05-28 1985-12-12 Sharp Corp 半導体ゲ−トアレイ装置
JPS6112042A (ja) * 1984-06-27 1986-01-20 Toshiba Corp マスタ−スライス型半導体装置
JPH0626234B2 (ja) * 1985-01-31 1994-04-06 株式会社日立製作所 半導体集積回路装置
JPS61225845A (ja) * 1985-03-30 1986-10-07 Toshiba Corp 半導体装置
JPS624343A (ja) * 1985-07-01 1987-01-10 Nec Corp マスタ−スライス型半導体集積回路装置

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Publication number Publication date
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DE3750770T2 (de) 1995-05-18

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