JPS5958840A - 相補形ｍｏｓゲ−トアレイ形半導体集積回路装置 - Google Patents
相補形ｍｏｓゲ−トアレイ形半導体集積回路装置Info
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- JPS5958840A JPS5958840A JP57171413A JP17141382A JPS5958840A JP S5958840 A JPS5958840 A JP S5958840A JP 57171413 A JP57171413 A JP 57171413A JP 17141382 A JP17141382 A JP 17141382A JP S5958840 A JPS5958840 A JP S5958840A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置、特にマスタスライス方
式相補形ＭＯＢ（０ＭＯ８）ゲートアレイ形半導体集積
回路装置のバッファ部分の構成に関するものである。
式相補形ＭＯＢ（０ＭＯ８）ゲートアレイ形半導体集積
回路装置のバッファ部分の構成に関するものである。
半導体集積回路装置のバッファ部分としては、入カパツ
ファ、出カバン７ア、３−ステートバッファ、双方向バ
ッファ等がよく用いられている。
ファ、出カバン７ア、３−ステートバッファ、双方向バ
ッファ等がよく用いられている。
第１図は入力バッファの一例を示す回路図で、（１）は
パッケージの導電性の脚部分と金属細線等で電気的に接
続するためのポンディングパッド（以下「バッド」と略
称する。）、（２ａ）、 （３ａ）はｐチャネル形ＭＯ
８）ランジスタ（ｐ−ＭＯ８Ｔ）、（２１））Ｉ （３
ｂ）はｎチャネル形ＭＯ８トランジスタ（ｎ−ＭＯ８Ｔ
ダイオードである０入力バッファは以上のように構成さ
れ、外部からの電気信号の波形整形すると働きをする。
パッケージの導電性の脚部分と金属細線等で電気的に接
続するためのポンディングパッド（以下「バッド」と略
称する。）、（２ａ）、 （３ａ）はｐチャネル形ＭＯ
８）ランジスタ（ｐ−ＭＯ８Ｔ）、（２１））Ｉ （３
ｂ）はｎチャネル形ＭＯ８トランジスタ（ｎ−ＭＯ８Ｔ
ダイオードである０入力バッファは以上のように構成さ
れ、外部からの電気信号の波形整形すると働きをする。
第２図は出力バッファの一例を示す回路図で、２３ａ）
、 （２３ｂ）は出力保護用ダイオードでこの場合パッ
ド（１）は外部への出力端子を構成する０図のように端
子Ｑ’ｉニー＼得られる電気信号はインバータを構成す
るｐ−ＭＯ６’１（５ａ）、ｎ−ＭＯ８Ｔ（５’ｂ）の
ゲートに、供給され、ｐ−ＭＯ８Ｔ（５ａ）、ｎ−ＭＯ
８Ｔ（５ｂ）のドレインからの出力は、インバータを構
成するｐ−１，ｉ０ｓ’ｌ’（４ａ）、 ｎ−λ−ＯＳ
Ｔ （４ｂ）のゲートへ供給され更にｐ−ＭＯ８Ｔ（
４，ａ）、ｎ−ＭＯ６Ｔ（４ｂ）のドレインからの出力
はパッドｆ１１へ接続され、この点に出力保磯用ダイオ
ードＣｔ４ ＬＪ ａ ）＋ （２３ｂ ）が接経され
ている。
、 （２３ｂ）は出力保護用ダイオードでこの場合パッ
ド（１）は外部への出力端子を構成する０図のように端
子Ｑ’ｉニー＼得られる電気信号はインバータを構成す
るｐ−ＭＯ６’１（５ａ）、ｎ−ＭＯ８Ｔ（５’ｂ）の
ゲートに、供給され、ｐ−ＭＯ８Ｔ（５ａ）、ｎ−ＭＯ
８Ｔ（５ｂ）のドレインからの出力は、インバータを構
成するｐ−１，ｉ０ｓ’ｌ’（４ａ）、 ｎ−λ−ＯＳ
Ｔ （４ｂ）のゲートへ供給され更にｐ−ＭＯ８Ｔ（
４，ａ）、ｎ−ＭＯ６Ｔ（４ｂ）のドレインからの出力
はパッドｆ１１へ接続され、この点に出力保磯用ダイオ
ードＣｔ４ ＬＪ ａ ）＋ （２３ｂ ）が接経され
ている。
以上のようにこの出力バッフ７“け構成され、電気的駆
動能力の小さい内部回路からの電気信号を入力し、装置
外部の大きな覚妬的負荷を十分駆動でさるように電力増
幅するとともに、外部のサージノイズから集積回路製置
を保かすする。
動能力の小さい内部回路からの電気信号を入力し、装置
外部の大きな覚妬的負荷を十分駆動でさるように電力増
幅するとともに、外部のサージノイズから集積回路製置
を保かすする。
−第３図は３−ステートバッファの一例を示す回路図で
、（６ａ）、 （’７ａ）、 （８ａ）ｌ （９ａ）は
ｐ−ＭＯ８Ｔ、（６ｂ）＋ （’７ｂ）、 （８ｂ）、
（９ｂ）はｎ −Ｍ ＯＥＩ Ｔ −、（１３）はこ
の３−ステートバッファの動作を制御する信号を入力す
る制御端子である（、ｐ−ＭＯ８Ｔ（６ａ）、（７ａ）
およびｎ−Ｍ ＯＳ Ｔ （６ｂ）、 （ツｂ）でＮＡ
ＮＤ回路が構成され、ｐ−Ｍ ＯＳ Ｔ （８ａ）、
（９ａ）およびｎ −Ｍ ＯＳ Ｔ （８ｂ）、 （９
ｂ）でＮＯＲ回路が構成されている。制御端子（１３）
へ制御信号Ｃが、入力端子（１２）へ信号Ａが入力され
たときのパッド（１）への信号を０ＴｊＴ、 ｐ−ＭＯ
８Ｔ（４ａ）のゲート端子の信号をＤＰ、ｎ−ＭＯ８Ｔ
（４ｂ）のゲート端子の信号をＮＰとして、この回路の
動作真理値表を次表に示す。但し、高電位を管、低電位
をヒ。
、（６ａ）、 （’７ａ）、 （８ａ）ｌ （９ａ）は
ｐ−ＭＯ８Ｔ、（６ｂ）＋ （’７ｂ）、 （８ｂ）、
（９ｂ）はｎ −Ｍ ＯＥＩ Ｔ −、（１３）はこ
の３−ステートバッファの動作を制御する信号を入力す
る制御端子である（、ｐ−ＭＯ８Ｔ（６ａ）、（７ａ）
およびｎ−Ｍ ＯＳ Ｔ （６ｂ）、 （ツｂ）でＮＡ
ＮＤ回路が構成され、ｐ−Ｍ ＯＳ Ｔ （８ａ）、
（９ａ）およびｎ −Ｍ ＯＳ Ｔ （８ｂ）、 （９
ｂ）でＮＯＲ回路が構成されている。制御端子（１３）
へ制御信号Ｃが、入力端子（１２）へ信号Ａが入力され
たときのパッド（１）への信号を０ＴｊＴ、 ｐ−ＭＯ
８Ｔ（４ａ）のゲート端子の信号をＤＰ、ｎ−ＭＯ８Ｔ
（４ｂ）のゲート端子の信号をＮＰとして、この回路の
動作真理値表を次表に示す。但し、高電位を管、低電位
をヒ。
高インピーダンス状態をｚ２で表す。
３−ステートバッファは上述のように、制御信号Ｃが゛
「のときは第２図の出カッｑツファと同様に、入力端子
（１２１への内部回路からの電気信号を電力増幅してパ
ッドｆｉ＋から外部回路へ出力し、また、外部のサージ
ノイズ１Ｊ）ら半導体集積回路を係挿する働きをする。
「のときは第２図の出カッｑツファと同様に、入力端子
（１２１への内部回路からの電気信号を電力増幅してパ
ッドｆｉ＋から外部回路へ出力し、また、外部のサージ
ノイズ１Ｊ）ら半導体集積回路を係挿する働きをする。
しかし、制御信号Ｃがゝざのときは、パッド＋１１は尚
インピーダンス状態にすることによって、これと同様の
３−ステートバッファ、または他の半導体ｉｔｔの３−
ステートバッファの出方用端子と直接接続して動作させ
得るように考慮されている。
インピーダンス状態にすることによって、これと同様の
３−ステートバッファ、または他の半導体ｉｔｔの３−
ステートバッファの出方用端子と直接接続して動作させ
得るように考慮されている。
第４図は双方向バッファの一例を示す回路図で、第１図
に示した入力バッファと第３図に示した３−ステート出
カバソファとをパッド（１１を共通にして組み合わせた
もので、制御端子（Ｉ３１への制御信号Ｃがｄｎ’−レ
ベルの場合は入力バッファとしての機能を有し ｌ＋
、、ｙレベルのときは出力バッファと入カバッツファと
の機能を有している。従って、３−ステートバッファド
同様に他の３−ステートバッファ、双方向バッファまた
は他の半導体装置の３−ステートバッファ、双方向バッ
ファのパッドと直接電気的に結合可能で、バス構成の回
路構成のとき広く用いられている。
に示した入力バッファと第３図に示した３−ステート出
カバソファとをパッド（１１を共通にして組み合わせた
もので、制御端子（Ｉ３１への制御信号Ｃがｄｎ’−レ
ベルの場合は入力バッファとしての機能を有し ｌ＋
、、ｙレベルのときは出力バッファと入カバッツファと
の機能を有している。従って、３−ステートバッファド
同様に他の３−ステートバッファ、双方向バッファまた
は他の半導体装置の３−ステートバッファ、双方向バッ
ファのパッドと直接電気的に結合可能で、バス構成の回
路構成のとき広く用いられている。
ところで、マスタスライス方式のゲートアレイ形半導体
集積回路装置（以下ｒＬｓ工Ｊという。）は一般によく
知られているように、その製造工程の途中までを共通パ
ターンで製造しくマスク工程）、アルミニウム等による
配線工程（スライス工程）に変化をもたせることによっ
て、種々の論理機能を有する各種ＬＳＩを実現している
。従って、マスク工程に相当する部分の設計の際には、
各入出力ヒンがとのタイプのバッファにも割り邑てられ
るようにＪ ！’、 （、て、すべてのタイプのバッフ
ァか実現可能なマスク構成にしている。
集積回路装置（以下ｒＬｓ工Ｊという。）は一般によく
知られているように、その製造工程の途中までを共通パ
ターンで製造しくマスク工程）、アルミニウム等による
配線工程（スライス工程）に変化をもたせることによっ
て、種々の論理機能を有する各種ＬＳＩを実現している
。従って、マスク工程に相当する部分の設計の際には、
各入出力ヒンがとのタイプのバッファにも割り邑てられ
るようにＪ ！’、 （、て、すべてのタイプのバッフ
ァか実現可能なマスク構成にしている。
第５図は従来のマスタスライス方式ＬＳＩのバッファ部
分のマスク構成の回路図で、−述および以下の各図とも
同等部分は１ｒＩｌ−符号’１：ｙ基し、その説ＦＪＪ
Ｉの１抱を避ける。このマスク構成イ１）は上述の各槙
バッファを構成するに必要なＭ ＯＳ Ｔ 、クイオー
ド、抵ＩＩシ、端子およびパッドをすべて具イ１ｉｆｉ
シている。
分のマスク構成の回路図で、−述および以下の各図とも
同等部分は１ｒＩｌ−符号’１：ｙ基し、その説ＦＪＪ
Ｉの１抱を避ける。このマスク構成イ１）は上述の各槙
バッファを構成するに必要なＭ ＯＳ Ｔ 、クイオー
ド、抵ＩＩシ、端子およびパッドをすべて具イ１ｉｆｉ
シている。
この従来のマスク構成（ｓ＋７にＦｌｒ要の配線を施し
て勢、現される各裡バッファの配線図は次の通りである
。第６図は人力バッファ、第７図は出力バッファ、絹、
８図は３−ステートバッファ、第９図は双方向性バッフ
ァの回路構成図である。このようにスライス工程で配線
パターンを変えるだけで４種力膚のバッファが実現可能
であることが判る。
て勢、現される各裡バッファの配線図は次の通りである
。第６図は人力バッファ、第７図は出力バッファ、絹、
８図は３−ステートバッファ、第９図は双方向性バッフ
ァの回路構成図である。このようにスライス工程で配線
パターンを変えるだけで４種力膚のバッファが実現可能
であることが判る。
しかし、上述の従来のマスク構成では、例えば第６図の
ように入力バッファを構成する場合には６個のｐ−ＭＯ
８Ｔ、６個のｎ−ＭＯ８Ｔ、及び２個のダイオードが不
使用となるなど、無駄が多く、一般ニバッファ領域の占
める割合の大きいマスタスライス方式ＬＳＩのチップ面
積の増大を招き、ひいてはチップコストが高くなるとい
う欠点があった。
ように入力バッファを構成する場合には６個のｐ−ＭＯ
８Ｔ、６個のｎ−ＭＯ８Ｔ、及び２個のダイオードが不
使用となるなど、無駄が多く、一般ニバッファ領域の占
める割合の大きいマスタスライス方式ＬＳＩのチップ面
積の増大を招き、ひいてはチップコストが高くなるとい
う欠点があった。
この発明は以上のような点に鑑みてなされたもので、バ
ッファ領域に配置せざるを得ない最小限の部分のみをマ
スク構成とし、それ以外のトランジスタはＬＳＩ内部の
ゲート領域のトランジスタで代用させることによって、
バッファ領域の面積を小さくシ、ＬＳＩのチップ面積を
小さくし、安価なＬＳＩを提供することを目的としてい
る。
ッファ領域に配置せざるを得ない最小限の部分のみをマ
スク構成とし、それ以外のトランジスタはＬＳＩ内部の
ゲート領域のトランジスタで代用させることによって、
バッファ領域の面積を小さくシ、ＬＳＩのチップ面積を
小さくし、安価なＬＳＩを提供することを目的としてい
る。
第１０図はこの発明の一実施例であるＬＳＩのバッファ
部分のマスク構成の回路図で、このマスク構成（３Ｊに
は保護ダイオード、入力バッファを構成するＭＯＥＩＴ
、出力バッファの最終段のチャネル幅の大きなｐ−ＭＯ
８Ｔ、およびｎ−ＭＯ６Ｔなどバッファ領域に配置せざ
るを得ない素子のみを含んでいるＯ ｆ＋４１はｎ−Ｍ
Ｏ８Ｔ（４ｂ）のゲート端子に、θ６）はｐ−ＭＯ８Ｔ
（４ａ）のゲート端子に内部からの電気信号を伝えるた
めの接続端子である。
部分のマスク構成の回路図で、このマスク構成（３Ｊに
は保護ダイオード、入力バッファを構成するＭＯＥＩＴ
、出力バッファの最終段のチャネル幅の大きなｐ−ＭＯ
８Ｔ、およびｎ−ＭＯ６Ｔなどバッファ領域に配置せざ
るを得ない素子のみを含んでいるＯ ｆ＋４１はｎ−Ｍ
Ｏ８Ｔ（４ｂ）のゲート端子に、θ６）はｐ−ＭＯ８Ｔ
（４ａ）のゲート端子に内部からの電気信号を伝えるた
めの接続端子である。
次に、この実施例のマスタ構成（３２Ｉに配線を施して
各種バッファを実現する方式について説明する。
各種バッファを実現する方式について説明する。
第１１図はこの実施例のマスク構成に配線を施して形成
した出カバソファの回路構成図で、ＬＳＩの内部ゲート
領域のトランジスタで構成された論理インバータ０（１
）の出力を端子（Ｉ６）および０４）を経由してそれぞ
れｐ−ＭＯＥＩＴ（４ａ）およびｎ−ＭＯ８Ｔ（４ｂ）
のゲート入力端子に接続することによって、第２図と等
価な出力バッファを得ている。
した出カバソファの回路構成図で、ＬＳＩの内部ゲート
領域のトランジスタで構成された論理インバータ０（１
）の出力を端子（Ｉ６）および０４）を経由してそれぞ
れｐ−ＭＯＥＩＴ（４ａ）およびｎ−ＭＯ８Ｔ（４ｂ）
のゲート入力端子に接続することによって、第２図と等
価な出力バッファを得ている。
第１２図はこの実施例のマスク構成に配線を施して形成
した３−ステートバッファの回路構成図で、これもＬＳ
Ｉの内部ゲート領域のトランジスタを用いて、論理イン
バータ（４１）ｌ論理２入力ＮＯＲゲート（４２）及び
論理２人力ＮＡＮＤケート（４３）を構成し、３−ステ
ート制御信号用配線を論理インバータ（４１）の入力と
論理２人力ＮＯＲゲート（４２）の一方の入力とに接続
し、論理インバータ（４１）の出力は論理２人力ＮＡＮ
Ｄゲート（４３）の一方の入力へ接続し、データ入力信
号用配線を論理２人力ＮＯＲゲート（４２）および論理
２人力ＮＡＮＤケート（４３）の他方の入力に接続し、
そして論理２人力ＮＡＮＤゲー） （４３’）の出力は
端子（１６）を経由してｐ−ＭＯ８Ｔ（４ａ）のケート
に接続し、論理２人力ＮＯＲケート（４２）の出力は端
子（１４）を経由してｎ−ＭＯ８Ｔ（４１））のゲート
に接続することによって第３図と等価な３−ステートバ
ッファを得ている。
した３−ステートバッファの回路構成図で、これもＬＳ
Ｉの内部ゲート領域のトランジスタを用いて、論理イン
バータ（４１）ｌ論理２入力ＮＯＲゲート（４２）及び
論理２人力ＮＡＮＤケート（４３）を構成し、３−ステ
ート制御信号用配線を論理インバータ（４１）の入力と
論理２人力ＮＯＲゲート（４２）の一方の入力とに接続
し、論理インバータ（４１）の出力は論理２人力ＮＡＮ
Ｄゲート（４３）の一方の入力へ接続し、データ入力信
号用配線を論理２人力ＮＯＲゲート（４２）および論理
２人力ＮＡＮＤケート（４３）の他方の入力に接続し、
そして論理２人力ＮＡＮＤゲー） （４３’）の出力は
端子（１６）を経由してｐ−ＭＯ８Ｔ（４ａ）のケート
に接続し、論理２人力ＮＯＲケート（４２）の出力は端
子（１４）を経由してｎ−ＭＯ８Ｔ（４１））のゲート
に接続することによって第３図と等価な３−ステートバ
ッファを得ている。
また、第１図と等価な入力バッファは第６図と同様の配
線を施すことによって実現でき、これと第１２図の３−
ステートバッファとを組み合わせることによって第４図
と等価な双方向バッファが実現できることは容易に理解
できるので、図示およびこれ以上の説明は省略する。
線を施すことによって実現でき、これと第１２図の３−
ステートバッファとを組み合わせることによって第４図
と等価な双方向バッファが実現できることは容易に理解
できるので、図示およびこれ以上の説明は省略する。
上記実施例において、入力バッファを構成するＭＯ８Ｔ
、および出力バッファの最終段のＭＯ６Ｔをバッファ領
域のマスク構成内に含め、これを内部ゲート領域のトラ
ンジスタで代用しなかった理由は、入力バッファでは入
力レベルを決定するため初段のインバータは内部ゲート
のインバータと異なるベータレシオを持たせたり、異な
るしきい値電圧をもたせる場合が多重ためと、次段まで
の配線長が決定できず、過渡特性が大きく変化し、入力
レベルが安定しないことなどが予想されるからであり、
出力バッファの最終段はｐ−ＭＯ８Ｔとｎ−ＭＯ８Ｔと
のドレイン拡散領域が保護回路を通してバット（りに直
接電気的につながっており、内部ゲート領域のトランジ
スタで代用すると、外来のサージノイズに対して弱くな
るおそれがあるのと、内部ゲート領域の電源配線にスパ
イクノイズがのり易くなるからである。
、および出力バッファの最終段のＭＯ６Ｔをバッファ領
域のマスク構成内に含め、これを内部ゲート領域のトラ
ンジスタで代用しなかった理由は、入力バッファでは入
力レベルを決定するため初段のインバータは内部ゲート
のインバータと異なるベータレシオを持たせたり、異な
るしきい値電圧をもたせる場合が多重ためと、次段まで
の配線長が決定できず、過渡特性が大きく変化し、入力
レベルが安定しないことなどが予想されるからであり、
出力バッファの最終段はｐ−ＭＯ８Ｔとｎ−ＭＯ８Ｔと
のドレイン拡散領域が保護回路を通してバット（りに直
接電気的につながっており、内部ゲート領域のトランジ
スタで代用すると、外来のサージノイズに対して弱くな
るおそれがあるのと、内部ゲート領域の電源配線にスパ
イクノイズがのり易くなるからである。
上記実施例では入力バッファも構成できる形式のものを
示したが、入力バッファは含まず、出力バラ７７と３−
ステートバッファとのみ実現できるようにしてもよい。
示したが、入力バッファは含まず、出力バラ７７と３−
ステートバッファとのみ実現できるようにしてもよい。
以上詳述したように、この発明になるマスタスライス方
式ＬＳＩのバッファ領域に出力バッファを構成する素子
としては当該出力バッファによって駆動する外部の負荷
に直接つながるＭＯ８Ｔのみを設け、ぞのＭＯ８Ｔへの
入力信号の処理回路は内部のゲート領域のトランジスタ
で構成するようにしたので、トランジスタの使用効率を
上けることができ、半導体ナツプの面積を小さくシ、ひ
いてはチップコストの低減が可能となる。
式ＬＳＩのバッファ領域に出力バッファを構成する素子
としては当該出力バッファによって駆動する外部の負荷
に直接つながるＭＯ８Ｔのみを設け、ぞのＭＯ８Ｔへの
入力信号の処理回路は内部のゲート領域のトランジスタ
で構成するようにしたので、トランジスタの使用効率を
上けることができ、半導体ナツプの面積を小さくシ、ひ
いてはチップコストの低減が可能となる。
第１図、第２図、第３図および第４図はそれぞれ人カバ
ソファ、出力バツファ、３−ステートバッファおよび双
方向バッファの一例を示す回路図、第５図は従来のマス
タスライス方式ＬＳＩのバッファ部分のマスタ構成の回
路図、第６図、第７図。 第８図および第９図はこの従来のマスク構成を用いてそ
れぞれスライス工程を経て得られる入カバツファ、出力
バツファ、３−ステートノ・ソファおよび双方向バッフ
ァの回路構成図、ｉｌｏ図はこの発明の一実施例になる
ＬＳＩのバッファ部分のマスク構成の回路図、第１１図
および第１２図はこの実施例のマスク構成を用いてそれ
ぞれスライス工程を経て得られる出力バッファおよび３
−ステートバッファの回路構成図である０ 図において、いカはバッファ領域のマスク構成、（４ａ
）および（４ｂ）はそれぞれそのマスク構成（財）の出
力用のｐ−ＭＯ８Ｔおよびｎ −Ｍ ＯＳ Ｔ、 （４
ｆｌｊ 、 （４１）。 （４２）Ｉ （４３）はこの出力用Ｍ ＯＳ Ｔ （４
ａ ）、 （４ｂ）を駆動するために内部ゲート領域の
トランジスタで構成した論理素子である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛 野 信 −（外１名） 第１図 第４図 Ｌ―■−−−一−■ｖ−−−−−―■−一−−■−一−
−−□轡−−−−□−−−−−□」第６図 第８図 第１０図 り一−−−−−−−−−−−−−−−−一−一−一−−
一第１２図 手続補正書（自発） ２１発明の名称 相補形ＭＯＳゲートアレイ形牛導
体集槓回路装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄、並びに図面の第３図 ６、補正の内容 ｆｉｌ 明細書の特許請求の範囲を添付別紙のとおり
に訂正する。 （２） 明細書の第１Ｏ頁第１８行のｒ −−−シて
もよい。」の次に「更に、上記実施例ではバッファ領域
に外部の負荷へ直接つながるＭＯ８Ｔのみを設けるよう
にしたが、この出力ＭＯ８Ｔにそれぞれ内部ゲート領域
からの信号を伝える手段をもバッファ領域に設けてもよ
い。」を挿入する。 （３） 明細書の第１１頁第２行にｒ ＭＯ８Ｔのみ
を」とあるのをｒ ＭＯ８ＴおよびこれらのＭＯ８Ｔゲ
ートへそれぞれ信号を伝達する手段のみを」と訂正する
。 （４）図面の第３図を硯付図面に未配したように訂正す
る。 ７、添付書類の目録 （１）訂正後の特許請求の範囲を示す書面 １通（２１
図面の紀３図の引止置所を示す図面 １通特許請求の範
囲 ｉｌ＋ マスタスライス方式で形成され内部ゲート領
域とバッファ領域とを有するものにおいて、上記バッフ
ァ領域に出力バッファを構成するトランジスタ素子とし
ては当該出力バッファによって駆動する外部の負荷に直
接つながる出力用ｐチャネル形およびｎチャネル形のＭ
ＯＳ ）ランジスタ、並びにこれらのＭＯＳ ）ランジ
スタのゲートに上記内部ゲート領域からの信号をそれぞ
れ独立に伝える路は上記内部ゲート領域のトランジスタ
で構成するようにしたことを特徴とする相補形ＭＯ８ゲ
ートアレイ形半形半導体回路装置。 （２） 内部ゲート領域からの信号を伝える伝送手段
は伝送用配線のみであることを特徴とする特許請求の範
囲第１項記載の相補形ＭＯＳゲートアレイ形半導体′３
Ｊ＠回路装置。 （３）内部ケート領域からの信号を伝える伝送手段は半
導体回路をし宮むことを特徴とする特許請求の範囲第１
項記載の相補形ＭＯＳゲートアレイ形半導体集積回路装
置。
ソファ、出力バツファ、３−ステートバッファおよび双
方向バッファの一例を示す回路図、第５図は従来のマス
タスライス方式ＬＳＩのバッファ部分のマスタ構成の回
路図、第６図、第７図。 第８図および第９図はこの従来のマスク構成を用いてそ
れぞれスライス工程を経て得られる入カバツファ、出力
バツファ、３−ステートノ・ソファおよび双方向バッフ
ァの回路構成図、ｉｌｏ図はこの発明の一実施例になる
ＬＳＩのバッファ部分のマスク構成の回路図、第１１図
および第１２図はこの実施例のマスク構成を用いてそれ
ぞれスライス工程を経て得られる出力バッファおよび３
−ステートバッファの回路構成図である０ 図において、いカはバッファ領域のマスク構成、（４ａ
）および（４ｂ）はそれぞれそのマスク構成（財）の出
力用のｐ−ＭＯ８Ｔおよびｎ −Ｍ ＯＳ Ｔ、 （４
ｆｌｊ 、 （４１）。 （４２）Ｉ （４３）はこの出力用Ｍ ＯＳ Ｔ （４
ａ ）、 （４ｂ）を駆動するために内部ゲート領域の
トランジスタで構成した論理素子である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛 野 信 −（外１名） 第１図 第４図 Ｌ―■−−−一−■ｖ−−−−−―■−一−−■−一−
−−□轡−−−−□−−−−−□」第６図 第８図 第１０図 り一−−−−−−−−−−−−−−−−一−一−一−−
一第１２図 手続補正書（自発） ２１発明の名称 相補形ＭＯＳゲートアレイ形牛導
体集槓回路装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄、並びに図面の第３図 ６、補正の内容 ｆｉｌ 明細書の特許請求の範囲を添付別紙のとおり
に訂正する。 （２） 明細書の第１Ｏ頁第１８行のｒ −−−シて
もよい。」の次に「更に、上記実施例ではバッファ領域
に外部の負荷へ直接つながるＭＯ８Ｔのみを設けるよう
にしたが、この出力ＭＯ８Ｔにそれぞれ内部ゲート領域
からの信号を伝える手段をもバッファ領域に設けてもよ
い。」を挿入する。 （３） 明細書の第１１頁第２行にｒ ＭＯ８Ｔのみ
を」とあるのをｒ ＭＯ８ＴおよびこれらのＭＯ８Ｔゲ
ートへそれぞれ信号を伝達する手段のみを」と訂正する
。 （４）図面の第３図を硯付図面に未配したように訂正す
る。 ７、添付書類の目録 （１）訂正後の特許請求の範囲を示す書面 １通（２１
図面の紀３図の引止置所を示す図面 １通特許請求の範
囲 ｉｌ＋ マスタスライス方式で形成され内部ゲート領
域とバッファ領域とを有するものにおいて、上記バッフ
ァ領域に出力バッファを構成するトランジスタ素子とし
ては当該出力バッファによって駆動する外部の負荷に直
接つながる出力用ｐチャネル形およびｎチャネル形のＭ
ＯＳ ）ランジスタ、並びにこれらのＭＯＳ ）ランジ
スタのゲートに上記内部ゲート領域からの信号をそれぞ
れ独立に伝える路は上記内部ゲート領域のトランジスタ
で構成するようにしたことを特徴とする相補形ＭＯ８ゲ
ートアレイ形半形半導体回路装置。 （２） 内部ゲート領域からの信号を伝える伝送手段
は伝送用配線のみであることを特徴とする特許請求の範
囲第１項記載の相補形ＭＯＳゲートアレイ形半導体′３
Ｊ＠回路装置。 （３）内部ケート領域からの信号を伝える伝送手段は半
導体回路をし宮むことを特徴とする特許請求の範囲第１
項記載の相補形ＭＯＳゲートアレイ形半導体集積回路装
置。
Claims (1)
- ＋１１ マスクスライス方式で形成され内部ゲート領
域とバッファ領域とを有するものにおいて、上記バッフ
ァ領域むこ出力バッファを構成するトランジスタ素子と
しては尚該出力バッファによって駆虫Ｕする外部の負仙
に面接つながる出力用ｐチャネル形およびｎチャネル形
のＭＯＳ ）ランジスタのみを設け、上記出力用ｐチャ
ネル形およびｎチャネル影のＭＯＳ）ランジスタへの入
力係号処理回路は上記内部ゲート領域のトランジスタで
構成するようにしたことを特徴とする相補形ＭＯＳゲー
トアレイ形半導体集槓回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171413A JPS5958840A (ja) | 1982-09-28 | 1982-09-28 | 相補形ｍｏｓゲ−トアレイ形半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171413A JPS5958840A (ja) | 1982-09-28 | 1982-09-28 | 相補形ｍｏｓゲ−トアレイ形半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958840A true JPS5958840A (ja) | 1984-04-04 |
Family
ID=15922673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171413A Pending JPS5958840A (ja) | 1982-09-28 | 1982-09-28 | 相補形ｍｏｓゲ−トアレイ形半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958840A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220948A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| EP0257437A2 (en) * | 1986-08-12 | 1988-03-02 | Fujitsu Limited | Master slice type integrated circuit |
| JPH01101650A (ja) * | 1987-10-14 | 1989-04-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102985A (en) * | 1978-01-31 | 1979-08-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS57139954A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Master-sliced large scale integrated circuit |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5941852A (ja) * | 1982-06-24 | 1984-03-08 | ストレイジ・テクノロジ−・パ−トナ−ズ | 集積回路チツプ |
-
1982
- 1982-09-28 JP JP57171413A patent/JPS5958840A/ja active Pending
Patent Citations (4)
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| JPS5941852A (ja) * | 1982-06-24 | 1984-03-08 | ストレイジ・テクノロジ−・パ−トナ−ズ | 集積回路チツプ |
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