JPH02116159A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02116159A JPH02116159A JP63268028A JP26802888A JPH02116159A JP H02116159 A JPH02116159 A JP H02116159A JP 63268028 A JP63268028 A JP 63268028A JP 26802888 A JP26802888 A JP 26802888A JP H02116159 A JPH02116159 A JP H02116159A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- peripheral circuit
- section
- circuit section
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000015654 memory Effects 0.000 claims abstract description 64
- 230000002093 peripheral effect Effects 0.000 claims abstract description 51
- 230000010354 integration Effects 0.000 abstract description 13
- 238000000926 separation method Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 26
- 230000002950 deficient Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000007547 defect Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 2
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に半導体ウェハ上に大
規模な回路システムを集積するウェハ・スケール・イン
テグレーション（ＷＳ Ｉ： ＷａｆｅｒＳｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ）に適用して有効な技術に関す
るものである。
規模な回路システムを集積するウェハ・スケール・イン
テグレーション（ＷＳ Ｉ： ＷａｆｅｒＳｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ）に適用して有効な技術に関す
るものである。
ＷＳＩは、−枚のウェハ上に大規模な回路システムを集
積することによって、半導体装置の高集積化、高速化を
実現する技術であり、その概要については、例えば「ジ
ャーナル・オブ・ソリッドステイト・サーキ７７（Ｊロ
ＵＲＮＡＬロＦ ５ＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩ
ＴＳ＞、ＶＯＬ、、５ｃ−１９，ｋ３．ＪｕＮＥ １９
８４ Ｊ Ｐ ３１９に記載がある。
積することによって、半導体装置の高集積化、高速化を
実現する技術であり、その概要については、例えば「ジ
ャーナル・オブ・ソリッドステイト・サーキ７７（Ｊロ
ＵＲＮＡＬロＦ ５ＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩ
ＴＳ＞、ＶＯＬ、、５ｃ−１９，ｋ３．ＪｕＮＥ １９
８４ Ｊ Ｐ ３１９に記載がある。
上記ＷＳＩは、ウェハ上の各チップ領域にＬＳＩを作成
し、これらを配線で接続して回路システムを作成するモ
ノリシックＷＳ■と、配線基板用に作成されたウェハ上
に半導体チップを貼り付けるハイブリッドＬＳＩとに大
別される。
し、これらを配線で接続して回路システムを作成するモ
ノリシックＷＳ■と、配線基板用に作成されたウェハ上
に半導体チップを貼り付けるハイブリッドＬＳＩとに大
別される。
モノリシックＷＳＩの場合は、欠陥部分を含む領域に回
路を集積しなければならないため、冗長回路技術が不可
欠となる。従って、冗長回路構成を採り易いメモリ回路
でシステムを作成する、いわゆるウェハ・スケール・メ
モリ （Ｗ Ｓ Ｍ：１１ａｆｅｒＳｃａｌｅ Ｍｅｍ
ｏｒｙ） が、モノリシックＷＳＩに最適の回路システ
ムとされている。
路を集積しなければならないため、冗長回路技術が不可
欠となる。従って、冗長回路構成を採り易いメモリ回路
でシステムを作成する、いわゆるウェハ・スケール・メ
モリ （Ｗ Ｓ Ｍ：１１ａｆｅｒＳｃａｌｅ Ｍｅｍ
ｏｒｙ） が、モノリシックＷＳＩに最適の回路システ
ムとされている。
しかしながら、本発明者の検討によれば、上記したウェ
ハ・スケール・メモリ （以下、ＷＳＭという）には、
次のような問題がある。
ハ・スケール・メモリ （以下、ＷＳＭという）には、
次のような問題がある。
すなわち、上記ＷＳＭは、メモリセル部とそれを駆動す
るための周辺回路部とをウェハ上の各チップ領域に形成
するため、メモリセル部または周辺回路部のいずれか一
方が不良になると、他方が正常に動作していてもそのチ
ップ領域は、使用することができない。
るための周辺回路部とをウェハ上の各チップ領域に形成
するため、メモリセル部または周辺回路部のいずれか一
方が不良になると、他方が正常に動作していてもそのチ
ップ領域は、使用することができない。
ところが、一般にメモリセル部は、周辺回路部に比べて
微細な設計ルールで作成されるため、周辺回路部よりも
遥かに不良率が高い。その結果、周辺回路部が正常に動
作するにもかかわらず、メモリセル部が不良であるため
に使用できないチップ領域が数多く発生することになり
、これがＷＳＭの集積度を低下させる原因となっている
。
微細な設計ルールで作成されるため、周辺回路部よりも
遥かに不良率が高い。その結果、周辺回路部が正常に動
作するにもかかわらず、メモリセル部が不良であるため
に使用できないチップ領域が数多く発生することになり
、これがＷＳＭの集積度を低下させる原因となっている
。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ＷＳＭの集積度を向上させることので
きる技術を提供することにある。
り、その目的は、ＷＳＭの集積度を向上させることので
きる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述ふよび添付図面から明らかになるであろう
。
明細書の記述ふよび添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、半導体ウェハのチップ領域の各々
に、メモリセル部と周辺回路部とを分離形成するととも
に、前記周辺回路部のアドレス空間を前記メモリセル部
の容量よりも大きくしたＷＳＭ形の半導体装置である。
に、メモリセル部と周辺回路部とを分離形成するととも
に、前記周辺回路部のアドレス空間を前記メモリセル部
の容量よりも大きくしたＷＳＭ形の半導体装置である。
上記した手段によれば、正常に動作するにもかかわらず
使用できない周辺回路部をなくすことができ、かつ、少
ない数の周辺回路部でメモリセル部を駆動させることが
できるので、ウェハ上に占める周辺回路部の面積が低減
され、その分、ＷＳＭの集積度を向上させることができ
る。
使用できない周辺回路部をなくすことができ、かつ、少
ない数の周辺回路部でメモリセル部を駆動させることが
できるので、ウェハ上に占める周辺回路部の面積が低減
され、その分、ＷＳＭの集積度を向上させることができ
る。
第１図は、本発明の一実施例である半導体装置が形成さ
れる半導体ウェハの平面図、第２図は、この半導体ウェ
ハのメモリ領域を示す拡大平面図である。
れる半導体ウェハの平面図、第２図は、この半導体ウェ
ハのメモリ領域を示す拡大平面図である。
本実施例の半導体装置は、シリ・コン単結晶などからな
る半導体ウェハ１の主面上に所定のメモリ回路システム
を作成したＷＳＭである。
る半導体ウェハ１の主面上に所定のメモリ回路システム
を作成したＷＳＭである。
第１図に示すように、ウェハｌの主面上には、多数のチ
ップ領域２が格子状に配置されている。
ップ領域２が格子状に配置されている。
各チップ領域２内には、例えば六つのメモリセル部３と
、一つの周辺回路部４とが分離形成されている。各チッ
プ領域２内のメモリセル部３と周辺回路部４、およびチ
ップ領域２同士は、第１図には図示しない配線を介して
電気的に接続され、これにより、ウェハ１全体が一つの
メモリ回路システムとなっている。
、一つの周辺回路部４とが分離形成されている。各チッ
プ領域２内のメモリセル部３と周辺回路部４、およびチ
ップ領域２同士は、第１図には図示しない配線を介して
電気的に接続され、これにより、ウェハ１全体が一つの
メモリ回路システムとなっている。
本実施例のＷＳＭを構成するメモリセル部３と周辺回路
部４とは、例えば下記のような条件で作成されている。
部４とは、例えば下記のような条件で作成されている。
メモリセルＩＳ３は、例えばＭＯＳ形のグイナミックＲ
ＡＭからなり、その容量は、例えば４メガビツト（Ｍｂ
ｉｔ）である。また、周辺回路部４は、メモリセル部３
の数倍のアドレス空間を有しており、それは、例えば１
６メガビツトである。すなわち、この場合、一つの周辺
回路部４は、最大口つのメモリセル部３を駆動すること
ができる。
ＡＭからなり、その容量は、例えば４メガビツト（Ｍｂ
ｉｔ）である。また、周辺回路部４は、メモリセル部３
の数倍のアドレス空間を有しており、それは、例えば１
６メガビツトである。すなわち、この場合、一つの周辺
回路部４は、最大口つのメモリセル部３を駆動すること
ができる。
本実施例では、各チップ領域２内の周辺回路部４の周囲
に、例えば六つのメモリセル部３が配置されている。す
なわち、周辺回路部４のアドレス空間以上のメモリセル
部３が配置されている。
に、例えば六つのメモリセル部３が配置されている。す
なわち、周辺回路部４のアドレス空間以上のメモリセル
部３が配置されている。
その理由は、メモリセル部３が周辺回路部４に比べて微
細な設計ルールで作成されるため、周辺回路部４が正常
に動作する場合でも、メモリセル部３のいくつかは不良
になっていることが考えられるからである。そして、メ
モリセル部３の不良率が、例えば３３．３％であれば、
一つの周辺回路部４に、平均穴つのメモリセル部３が必
要となるからである。従って、４メガピツ）ＭＯ３形ダ
イナミックＲＡＭの不良率が、５０％である場合には、
一つの周辺回路部４に八つのメモリセル部３を配置すれ
ばよい。
細な設計ルールで作成されるため、周辺回路部４が正常
に動作する場合でも、メモリセル部３のいくつかは不良
になっていることが考えられるからである。そして、メ
モリセル部３の不良率が、例えば３３．３％であれば、
一つの周辺回路部４に、平均穴つのメモリセル部３が必
要となるからである。従って、４メガピツ）ＭＯ３形ダ
イナミックＲＡＭの不良率が、５０％である場合には、
一つの周辺回路部４に八つのメモリセル部３を配置すれ
ばよい。
上記ＷＳＭは、例えば次のような工程に従って製造され
る。
る。
まず、拡散工程では、所定のウェハプロセスに従い、各
チップ領域２内にメモリセル部３および周辺回路部４を
構成する素子を作成する。次の配線工程では、メモリセ
ル［３および周辺回路部４のそれぞれの内部配線のみを
作成し、メモリセル部３と周辺回路部４とを接続する外
部配線は、作成しないでおく。
チップ領域２内にメモリセル部３および周辺回路部４を
構成する素子を作成する。次の配線工程では、メモリセ
ル［３および周辺回路部４のそれぞれの内部配線のみを
作成し、メモリセル部３と周辺回路部４とを接続する外
部配線は、作成しないでおく。
そして、ウェハプロセス完了後に電気検査を行って不良
箇所を検出した後、正常に動作するメモリセル部３と周
辺回路部４との間に、第２図に示す配線５をパターン形
成する。配線５を形成するには、例えばＥＢ（電子ビー
ム）描画法を用いればよい。なお、第２図において、Ｘ
印を付したメモリセル部３は、上記電気検査で不良が見
い出されたメモリセル部である。
箇所を検出した後、正常に動作するメモリセル部３と周
辺回路部４との間に、第２図に示す配線５をパターン形
成する。配線５を形成するには、例えばＥＢ（電子ビー
ム）描画法を用いればよい。なお、第２図において、Ｘ
印を付したメモリセル部３は、上記電気検査で不良が見
い出されたメモリセル部である。
次に、上記のようにして作成されたＷＳＭの集積度を従
来技術と比較する。ここで、４メガピツトのアドレス空
間を有する周辺回路部の面積を、例えばａ（μゴ）と仮
定し、１６メガビツトのアドレス空間を有する周辺回路
部４の面積を２ａ（μｍｌ）と仮定する。また、メモリ
セル部３０面積を、例えば６ａ（μｒｎ’）と仮定し、
ウェハ１の有効面積を、例えば１０００ａ （μｍ″）
とする。さらに、メモリセル部３の不良率は、例えば３
３゜３％であると仮定する。
来技術と比較する。ここで、４メガピツトのアドレス空
間を有する周辺回路部の面積を、例えばａ（μゴ）と仮
定し、１６メガビツトのアドレス空間を有する周辺回路
部４の面積を２ａ（μｍｌ）と仮定する。また、メモリ
セル部３０面積を、例えば６ａ（μｒｎ’）と仮定し、
ウェハ１の有効面積を、例えば１０００ａ （μｍ″）
とする。さらに、メモリセル部３の不良率は、例えば３
３゜３％であると仮定する。
すると、一つのチップ領域に４メガピツトのメモリセル
１１Ｓ３と４メガピツトの周辺回路部とを配置する従来
方式では、一つのチップ領域の面積が、５ａ＋ａ＝７ａ
（μゴ）必要となるため、ウェハｌ上には、最大１０
００ａ＋７ａ＝１４３個のチップ領域が形成される。こ
こで、メモリセル部３に不良が生じているチップ領域は
、たとえその周辺回路部が正常に動作していても使用で
きないので、１４３個のチップ領域のうち、使用可能な
チップ領域の数は、メモリセル部３の不良率（３３゜３
％）から、１４３Ｘ （１−０，３３３＞−９５になる
。
１１Ｓ３と４メガピツトの周辺回路部とを配置する従来
方式では、一つのチップ領域の面積が、５ａ＋ａ＝７ａ
（μゴ）必要となるため、ウェハｌ上には、最大１０
００ａ＋７ａ＝１４３個のチップ領域が形成される。こ
こで、メモリセル部３に不良が生じているチップ領域は
、たとえその周辺回路部が正常に動作していても使用で
きないので、１４３個のチップ領域のうち、使用可能な
チップ領域の数は、メモリセル部３の不良率（３３゜３
％）から、１４３Ｘ （１−０，３３３＞−９５になる
。
すなわち、従来方式でＷＳＭを作成すると、その集積度
は、４メガビフトＸ９５＝３８０メガビツトになる。
は、４メガビフトＸ９５＝３８０メガビツトになる。
一方、本実施例の方式では、一つのチップ領域２の面積
が、（６ａＸ６）＋２ａ＝３８ａ （ｐｍ’）必要とな
るため、ウェハ１上には、最大１０００ａ÷３８ａｑ’
２６個のチップ領域２が形成される。ここで、各チップ
領域２内のメモリセル部３の３３．３％（二つ）が不良
であっても、残りの四つのメモリセル部３は使用できる
ため、ウェハ１全体で使用できるメモリセル部３の数は
、２６×４＝１０４である。すなわち、本実施例の方式
でＷＳＭを作成すると、その集積度は、４メガピツ）Ｘ
１０４＝４１６メガビツトとなり、同−設計ルールのＷ
ＳＭを従来方式で作成した場合（３８０メガビツト）よ
りも、その集積度が約９％向上することになる。
が、（６ａＸ６）＋２ａ＝３８ａ （ｐｍ’）必要とな
るため、ウェハ１上には、最大１０００ａ÷３８ａｑ’
２６個のチップ領域２が形成される。ここで、各チップ
領域２内のメモリセル部３の３３．３％（二つ）が不良
であっても、残りの四つのメモリセル部３は使用できる
ため、ウェハ１全体で使用できるメモリセル部３の数は
、２６×４＝１０４である。すなわち、本実施例の方式
でＷＳＭを作成すると、その集積度は、４メガピツ）Ｘ
１０４＝４１６メガビツトとなり、同−設計ルールのＷ
ＳＭを従来方式で作成した場合（３８０メガビツト）よ
りも、その集積度が約９％向上することになる。
このように、本実施例によれば、従来、正常に動作する
にもかかわらず使用することができない周辺回路部をな
くすことができ、かつ、従来よりも少ない数の周辺回路
部でメモリセル部を駆動させることができるので、ウェ
ハ上に占める周辺回路部の面積が低減され、その分、Ｗ
ＳＭの集積度が向上する。
にもかかわらず使用することができない周辺回路部をな
くすことができ、かつ、従来よりも少ない数の周辺回路
部でメモリセル部を駆動させることができるので、ウェ
ハ上に占める周辺回路部の面積が低減され、その分、Ｗ
ＳＭの集積度が向上する。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、メモリセル部や周辺回路部のアドレス空間は、
前記実施例の値に限定されるものではなく、周辺回路部
の駆動能力がメモリセル部よりも大きい範囲内で適宜変
更することができる。
前記実施例の値に限定されるものではなく、周辺回路部
の駆動能力がメモリセル部よりも大きい範囲内で適宜変
更することができる。
また、前記実施例では、ウェハプロセス完了後の工程で
、正常に動作するメモ１ノセル部と周辺回路部との間に
ＥＢ描画法を用いて配線を形成したが、これに限定され
るものではなく、例えばウェハプロセスで周辺回路部と
その周囲の全てのメモリセル部との間に配線を形成する
とともに、各配線の一部にヒユーズ回路を設けておき、
後の電気検査で不良が検出されたメモリセル部と、これ
に接続された周辺回路部との間のヒユーズを、例えば集
束イオンビームなどを用いて切断してもよい。
、正常に動作するメモ１ノセル部と周辺回路部との間に
ＥＢ描画法を用いて配線を形成したが、これに限定され
るものではなく、例えばウェハプロセスで周辺回路部と
その周囲の全てのメモリセル部との間に配線を形成する
とともに、各配線の一部にヒユーズ回路を設けておき、
後の電気検査で不良が検出されたメモリセル部と、これ
に接続された周辺回路部との間のヒユーズを、例えば集
束イオンビームなどを用いて切断してもよい。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、半導体ウェハのチップ領域の各々に、メモリ
セル部と周辺回路部とを分離形成するとともに、前記周
辺回路部のアドレス空間を前記メモリセル部の容量より
も大きくした本発明のＷＳＭ形半導体装置によれば、正
常に動作するにもかかわらず使用できない周辺回路部を
なくすことができ、かつ、少ない数の周辺回路部でメモ
リセル部駆動させることができるので、ウェハ上に占め
る周辺回路部の面積が低減され、その分、集積度が向上
する。
セル部と周辺回路部とを分離形成するとともに、前記周
辺回路部のアドレス空間を前記メモリセル部の容量より
も大きくした本発明のＷＳＭ形半導体装置によれば、正
常に動作するにもかかわらず使用できない周辺回路部を
なくすことができ、かつ、少ない数の周辺回路部でメモ
リセル部駆動させることができるので、ウェハ上に占め
る周辺回路部の面積が低減され、その分、集積度が向上
する。
第１図は本発明の一実施例である半導体装置が形成され
る半導体ウェハの平面図、 第２図はこの半導体ウェハのメモリ領域を示す拡大平面
図である。 １・・・半導体ウェハ、２・二・チップ領域、３・・・
メモリセル部、４・・・周辺回Ｖ＆部、５・・・配線。 第１図 第２図
る半導体ウェハの平面図、 第２図はこの半導体ウェハのメモリ領域を示す拡大平面
図である。 １・・・半導体ウェハ、２・二・チップ領域、３・・・
メモリセル部、４・・・周辺回Ｖ＆部、５・・・配線。 第１図 第２図
Claims (1)
- １、半導体ウェハ上に所定のメモリ回路システムを集積
したウェハ・スケール・メモリ形の半導体装置であって
、前記半導体ウェハのチップ領域の各々に、メモリセル
部と周辺回路部とを分離形成するとともに、前記周辺回
路部のアドレス空間を前記メモリセル部の容量よりも大
きくし、１つ当たりの周辺回路部で複数のメモリセル部
を駆動可能にしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268028A JPH02116159A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268028A JPH02116159A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116159A true JPH02116159A (ja) | 1990-04-27 |
Family
ID=17452885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268028A Pending JPH02116159A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078096A (en) * | 1997-03-31 | 2000-06-20 | Sharp Kabushiki | Semiconductor integrated circuit device having a short circuit preventing circuit |
-
1988
- 1988-10-26 JP JP63268028A patent/JPH02116159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078096A (en) * | 1997-03-31 | 2000-06-20 | Sharp Kabushiki | Semiconductor integrated circuit device having a short circuit preventing circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8680653B2 (en) | Wafer and a method of dicing a wafer | |
| US6506634B1 (en) | Semiconductor memory device and method for producing same | |
| EP1244147A1 (en) | Memory architecture permitting selection of die size after fabrication of active circuitry | |
| JPH02116159A (ja) | 半導体装置 | |
| EP0073721B1 (en) | Large scala integration semiconductor device having monitor element and method of manufacturing the same | |
| CN115407603A (zh) | 光掩膜及半导体结构 | |
| US20030047731A1 (en) | Semiconductor device and test device for same | |
| US20120012943A1 (en) | Anti-fuse of semiconductor device and method of manufacturing the same | |
| JP3204385B2 (ja) | 半導体装置 | |
| JP3531863B2 (ja) | ウェーハ・レベルの集積回路の構造およびそれを製造するための方法 | |
| KR0172398B1 (ko) | 하이브리드 반도체 메모리 장치 | |
| KR980011944A (ko) | 더미 패턴(Dummy Pattern)이 형성된 반도체 칩 구조 | |
| KR0172392B1 (ko) | 하이브리드 반도체 메모리 장치 | |
| JPH09199377A (ja) | チップ製造方法 | |
| US11894356B2 (en) | Chip having multiple functional units and semiconductor structure using the same | |
| US6762442B2 (en) | Semiconductor device carrying a plurality of circuits | |
| JPH04287369A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61225845A (ja) | 半導体装置 | |
| JPH02235356A (ja) | 半導体装置 | |
| JP3018600B2 (ja) | マルチチップ半導体集積回路 | |
| JP4572564B2 (ja) | 半導体装置 | |
| JPS58202547A (ja) | 集積回路装置 | |
| JPS6132454A (ja) | 半導体集積回路 | |
| JPH09312340A (ja) | 半導体チップの製造方法およびそれにより得られた半導体チップ | |
| KR20010005114A (ko) | 반도체소자의 퓨즈 제조방법 |