KR0160211B1 - 집적 회로 칩의 평면 배열의 적층에 의한 모노리드식 전자 모듈 형성 방법 - Google Patents

집적 회로 칩의 평면 배열의 적층에 의한 모노리드식 전자 모듈 형성 방법 Download PDF

Info

Publication number
KR0160211B1
KR0160211B1 KR1019950025637A KR19950025637A KR0160211B1 KR 0160211 B1 KR0160211 B1 KR 0160211B1 KR 1019950025637 A KR1019950025637 A KR 1019950025637A KR 19950025637 A KR19950025637 A KR 19950025637A KR 0160211 B1 KR0160211 B1 KR 0160211B1
Authority
KR
South Korea
Prior art keywords
planar
chip
electronic module
chips
array
Prior art date
Application number
KR1019950025637A
Other languages
English (en)
Other versions
KR960008970A (ko
Inventor
애쉬레이 클라크 칵커릴 마르싸
죠지 말타베스 죤
진 오코너 로레타
호워드 볼드만 스티븐
Original Assignee
월리엄 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 월리엄 티. 엘리스, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 월리엄 티. 엘리스
Publication of KR960008970A publication Critical patent/KR960008970A/ko
Application granted granted Critical
Publication of KR0160211B1 publication Critical patent/KR0160211B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 집적 회로 칩들의 복수의 적층식 평면 연장 배열을 포함하는 전자 모듈 제조 방법과 최종 모노리드식 전자 모듈에 관한 것이다. 그 제조방법은 집적 회로 칩의 웨이퍼를 집적 회로 칩의 복수의 배열로 다이싱하는 것을 포함한다. 그 다음, 집적 회로 칩의 배열은 전자 모듈을 형성하도록 적층된다. 금속 피복부 패턴이 전자 모듈의 대체로 평면인 표면 상에 부착되고, 그 내부에 함유된 집적 회로 칩들의 다양한 배열을 상호 접속하도록 사용된다. 제조 방법 및 최종 복수 칩 패키지의 상세한 설명이 제시되어 있다.

Description

집적 회로 칩의 평면 배열의 적층에 의한 모노리드식 전자 모듈 형성 방법
제1도는 복수의 집적 회로 칩을 포함하는 웨이퍼의 상부도.
제2도는 제1도의 웨이퍼를 다이싱함으로써 형성된 집적 회로 칩의 배열의 상부도.
제3도는 제2도의 집적 회로 칩의 복수의 배열을 적층시킴으로써 형성된 본 발명의 전자 모듈의 사시도.
제4도 및 제5도는 본 발명에 따른 측면 금속 피복부를 갖는 전자 모듈의 사시도.
제6도는 본 발명에 따른 전자 모듈을 형성하기 위한 양호한 방법의 흐름도.
* 도면의 주요부분에 대한 부호의 설명
11 : 웨이퍼 13, 23 : IC 칩
15 : 전이 금속 17 : 커프
31 : 전자 모듈 33 : 측면 금속 피복부
본 발명은 일반적으로 소정 용적 안에 포함될 회로 소자의 수를 최적화한 고밀도 전자 패키징(electronic packaging)에 관한 것이다. 보다 상세하게는, 본 발명은 집적 회로 칩의 배열(array)를 적층시킴으로써 모노리드식(monolithic) 전자 모듈을 형성하기 위한 기술에 관한 것이다. 최종 전자 모듈은 단일 고밀도 전자 모듈로서 사용되거나, 또는 다수의 전자 모듈로 세분화 될 수 있다.
집적 회로 기술의 발전으로 인해, 복수의 집적 회로를 포함하는 반도체 재료의 웨이퍼로부터 컴퓨터 및 컴퓨터 기억 장치가 제조되어 왔다. 웨이퍼가 제조된 후, 회로들은 웨이퍼를 개개의 칩으로 다이싱(dicing)함으로써 통상적으로 서로 분리된다. 그 후, 개개의 칩들은 다양한 유형의 캐리어에 접착되고 전선에 의해 상호 접속되며 그리고 패키징된다. 칩들의 그러한 2차원적인 패키지는 소정 공간에서 제작될 수 있는 회로들의 수를 최적화하지 못하며, 또한 바람직하지 못한 신호 지체, 커패시턴스 및 칩들 간의 신호 이동으로서의 인덕턴스를 초래한다. 최근, 신호 칩들의 삼차원적인 적층이 중요한 패키징방법으로 부상했다. 통상적인 멀티 칩 전자 모듈은 단일 열 또는 행으로 일방향으로 연장되는 모노리드식 구조(적층)로 서로 접찹 고정된 다수의 개개의 집적 회로 칩으로 구성된다. 금속 피복부 패턴(metallization pattern)이 흔히 칩들의 하나(또는 그 이상의) 측면(들) 상에 직접 제공된다. 금속 피복부 패턴은 개개의 접점 및 버스형(bussed) 접점들을 모두 포함할 수 있다.
개개의 집접 회로 칩들의 적층으로 형성된 전자 모듈의 양산은 이와 관련 된 높은 생산비에 의해 제한되어 왔다. 다이싱, 적층 및 금속 피복부의 인가의 개개의 단계들은 모노리드식 전자 모듈의 형성 시에 모두 비교적 복잡하고 고가인 처리 단계들이다. 더욱이, 전자 모듈내의 회로 집적 및 밀도의 전체적인 수준은 열 또는 행으로 일방향으로 연장된 단일 집적 회로의 적층으로 필연적으로 제한된다.
간단히 설명하면, 본 발명은 제1태양에서 전자 모듈을 형성하기 위한 신규한 공정을 포함한다. 이 공정은 복수의 평면 배열을 포함하고, 각각의 평면배열은 다수의 집적 회로(IC) 칩을 포함한다. 평면 배열은 다수의 IC 칩이 그 위에 배치되어 격자형(배열) 방식으로 조직된 단일의 대체로 평면인 기층이다. 그 다음, 평면 배열은 전자 모듈을 형성하도록 적층된다. 향상된 점으로서, 평면 배열은 평면 배열의 모서리면들이 전자 모듈의 측면을 적어도 부분적으로 한정하도록 정렬될 수 있다. 또 다른 향상으로서, 금속 피복부 패턴이 전자 모듈의 대체로 평면인 측면 상에 용착(deposit)될 수 있고, 평면 배열들을 적어도 부분적으로 상호 접속시키도록 사용될 수 있다.
다른 태양에 있어서, 본 발명은 복수의 적층된 평면 배열을 포함하는 전자 모듈로 구성되고, 각각의 평면 모듈은 다수의 IC 칩을 구비한다. 하나의 향상된 점으로서, 각각의 평면 배열은 모서리면을 구비하고, 이들 모서리면은 전자 모듈의 측면을 적어도 부분적으로 한정한다. 금속 피복부 패턴이 모듈의 측면 상에 용착되고, 평면 배열들을 적어도 부분적으로 전기적으로 상호 접속시킨다. 또 다른 향상된 점으로서, 각각의 평면 배열은 모서리면으로 연장되는 전이 금속을 구비한다. 이들 전이 금속은 금속 피복부 패턴에 적어도 부분적으로 전기적으로 부착된다.
본 발명의 또 다른 태양에 있어서, (복수의 평면 배열을 구비한) 전자 모듈에서 사용하기 위해 평면 배열을 형성하기 위한 방법이 개시되어 있다. 복수의 IC 칩을 구비한 웨이퍼가 제공된다. 웨이퍼는 적어도 2개의 평면 배열을 형성하도록 다이싱되고, 각각의 평면 배열은 복수의 IC 칩을 구비한다. 향상된 점으로서, 웨이퍼를 다이싱하기 전에 다이싱 패턴이 결정될 수 있고, 다이싱은 다이싱 패턴에 따라 수행된다. 다이싱 패턴은 웨이퍼로부터의 평면 배열의 수율을 최대화하도록 최적화될 수 있다.
본 발명은 기존 기술에 비해 많은 이점들을 가지고 있다. IC 칩의 평면 배열로부터 전자 모듈을 형성함으로써 종래의 단일 칩 적층 기술에 비해 고도의 집적 수준이 달성된다.
다수의 집적 회로 칩의 평면 배열로부터 전자 모듈을 생성시킴으로써 단일 칩들을 기초로 한 모듈보다 더 큰 전자 모듈을 산출시킨다. 이들 더 큰 모듈은 취급, 처리, 패키징 및 밀도에 관해서 우수한 특성들을 갖는다. 따라서, 관련된 공정은 더 간단하고 더 저가이다. 더욱이, 웨이퍼가 다수의 집적 회로 칩의 평면 배열로 다이싱되기 때문에 웨이퍼 수준 다이싱의 양이 감소되고, 이에 의해 전체적인 웨이퍼 공정을 단순화시킨다.
전자 모듈이 제작된 다음 더 작은 전자 모듈로 세분화되는 본 발명의 실시예에 있어서, 더 작은 전자 모듈은 공통의 다이싱, 적층 및 상호 접속(측면 금속 피복) 공정들을 공유함으로써 제작된다. 따라서, 전체적인 제작 복잡성과 만들어지는 더 작은 전자 모듈과 관련된 비용이 개개의 제작 비용에 비해 감소되었다.
본 발명으로 간주되는 주요 사항은 명세서의 결론부에서 상세하게 지적되고 명확하게 청구된다. 그러나, 본 발명은 본 발명의 부가적인 목적 및 잇점과 더불어 조직 및 실시 방법은 첨부된 도면과 관련해서 취한 이하의 상세한 설명을 참조로 하면 가장 이해될 것이다.
전자 모듈을 형성하기 위한 소정의 양호한 실시예들이 본 명세서에서 제시되어 있다. 제1도는 IC 칩의 평면 배열의 형성시에 사용되는 다수의 집적 회로(IC) 칩(13)으로 구성된 웨이퍼(11)의 상부도이다. IC 칩의 평면 배열은 격자형(배열) 방식으로 조직된 다수의 IC 칩을 함유하는 단일의 대체로 평면인 기층이다. 그 다음, 이들 평면 배열은 본 발명의 전자 모듈의 형성시에 사용된다. 집적 회로 칩에 의해 실행되는 통상적인 기능은 예를 들어 기억, 인터페이스, 프로세서 및/또는 제어 기능을 포함할 수 있다. 각각의 칩은 반도체 칩 상에서 실행하기 위해서 본 기술 분야에서 공지된 임의의 기능을 포함할 수 도 있다. 웨이퍼의 제작은 본 기술 분야에서 공지된 종래의 기술에 의해 수행된다.
본 발명에 따라서, 웨이퍼는 먼저 복수의 집적 회로 칩 중 어느 것이 가능하는 지를 결정하기 위해 시험된다. 이러한 단계는 약간의 칩들이 결함을 나타낼 수 있고, 본 발명의 최종 전자 모듈내에 이들이 포함되면 바람직하지 않을 수 있기 때문에 필요하다. 이에 관해서, 웨이퍼 내의 칩이 기능적 또는 비기능적인 지를 나타내는 기능 지도(functional map)가 제작된다. 그 다음, 이 지도는 웨이퍼가 IC 칩의 개개의 평면 배열로 어떻게 절단되어야 하는가를 나타내는 다이싱 패턴(dicing pattern)을 제조하는데 필요한 IC 칩의 평면 배열(예를 들어, 제2도의 1×4배열 참조)의 치수에 관한 정보와 함께 이용된다.
다양한 수작업 및/또는 컴퓨터 제어 방법이 다이싱 패턴을 결정하는데 사용된다. 특정 처리 예로서, 1×4(1개의 칩×4개의 칩) 평면 배열이 필요한 경우에는 4개의 기능 칩들의 인접한 선형 군(group)들이 관련된다. 그 다음, 각각의 군은 다이싱 패턴의 일부로서 지정된다. 통상적으로, 웨이퍼 내의 각각의 배열은 동일한 방향으로 향해져야 한다는 것을 주지해야 한다. 즉, 두개의 배열이 웨이퍼 상에서 서로에 대해 직각 방향으로 위치되어서는 안된다. 이는 웨이퍼에 전이 금속 구조 층(transfer metallurgy layer)을 인가하기 위한 차후 처리 단계를 단순화하기 위해 필요하다.
향상된 점으로서는 최적화 알고리즘[즉,클러스터링(clustering) 알고리즘]이 다이싱 패턴의 재조직 시에 웨이로부터의(예를 들어, 1×4) 배열의 전체 수율을 최적화하기 위해 사용될 수 있다는 것이다. 예를 들어, 이 알고리즘은 웨이퍼 상의 평면 배열의 양호한 배향을 자동적으로 계산할 수 있다.
양호한 실시예를 계속해서 설명하면, 일단 다이싱 패턴이 결정되어 웨어퍼 상에 각각의 배열을 설정하면 적합한 전이 금속 구조[즉, 전이 금속(transfer metals)](15)이 종래 기술을 이용해서 웨이퍼 상에 부착될 수 있다. 전이 금속은 각각의 칩의 표면 상에 있는 (도시되지 않은) 입력/출력 패드로부터 칩의 모서리까지의 전기적 접속을 제공한다. 전이 금속 구조 패턴은 다이싱 패턴과 관련해서 전이 금속이 연장되는 칩의 모서리가 칩을 함유한 평면 배열의 모서리에 대응하도록 설계된다. 궁극적으로, 이것은 (개개의 적층된 평면 배열의 모서리면에 의해 한정된) 최종 전자 모듈의 측면으로부터 모듈 내의 개개의 칩까지의 전기적 접속을 제공한다.
그 다음, 웨이퍼는 설정된 다이싱 패턴에 의해 IC 칩의 평면 배열을 형성하도록 커프(kerf, 17)(커프는 웨이퍼에서의 개개의 칩들 사이의 공간임)를 따라 다이싱될 수 있다. 특정 예로서는 제2도에 도시된 바와 같이 웨이퍼(11)를 IC 칩(13)의 1×4 평면 배열로 다이싱함으로써 IC 칩(23)의 선형 배열이 형성되었다. 이 배열은 단일 웨이퍼로부터 형성되기 때문에 4개의 IC 칩이 그 위에 형성된 단일편의 대체로 평면인 기층(예를 들러, 실리콘)을 포함한다. 각각의 IC 칩은 외부 회로 장치에 접속하기 위해 칩의 모서리면(따라서, 배열의 모서리)쪽으로 연장된 전이 금속(15)을 포함한다.
또한, 본 발명의 양호한 실시예에 있어서는 제3도에 도시된 바와 같이 집적 회로 칩의 복수의 평면 배열이 (측면 금속 피복부가 없는) 전자 모듈(31)을 형성하도록 적층된다. 적층 처리는 단일 칩을 기초로 한 전자 모듈의 형성과 유사한 방법으로 수행될 수 있다. IC 칩의 평면 배열은 적합한 전이 금속을 포함하는 (도시되지 않은) 절연체에 의해 보호되는 능동(active) 회로 층을 통상적으로 구비한다. (도시되지 않은) 접착제가 절연체의 표면에 인가되어, 집적 회로 칩의 하나의 배열을 다음 배열의 배면에 접합하기 위해 사용된다. 따라서, 각각의 배열을 인접한 배열에 결합되어 모노리드식 전자 모듈을 형성한다.
적층처리 중에, 이들 배열은 최종 전자 모듈이 대체로 직사각형인 평행 6면체 형상을 갖도록 정렬된다. 이는 전자 모듈의 인접한 배열 내여세 IC 칩(13)의 컬럼형 정렬을 초래한다. 더욱이, 배열의 모서리면의 정렬이 달성된다. 따라서, 전자 모듈의 대체로 평면인 측면은 복수의 모서리면에 의해 한정된다.
본 발명의 또 다른 처리 단계에 있어서, 모듈의 대체로 평면인 측면은 전이 금속(15)의 단부를 노출시키도록 에칭 및 연마 처리된다. 이들 전이 금속은 다양한 배열들을 상호 접속시키도록 그리고/또는 모듈을 외부 회로 장치에 접속시키도록 이용될 수 있다.
제4도 및 제5도는 모듈 내에 포함된 다양한 칩들을 상호 접속시키고 모듈의 외부 전기적 접속을 용이하게 하도록 측면 금속 피복부(33)가 형성된 본 발명의 실시예들을 도시하고 있다. 제4도에서, 인접한 층들의 정렬된 IC 칩으로 구성된 각각의 개별 칩 컬럼(chip column)은 별도의 전자 모듈로 취급된다. 도시된 바와 같이, 측면 금속 피복부는 각각의 칩 컬럼상에서 동일한 상호 접속 패턴을 포함한다. 이것은 전자 모듈이 칩들 사이의 커프를 따라 분리되는 경우에, 관련된 측면 금속 피복부를 구비한 다수의 칩 컬럼 전자 모듈을 형성할 수 있게 한다. 유리하게는, 칩 컬럼 모듈의 각각은 공통의 다이싱, 적층 및 금속 피복 처리에 의해 형성되며, 이에 의해 전체적인 비용을 절감시킨다.
향상된 점으로서는, 제4도의 전자 모듈이 다양한 치수의 더 작은 다른 전자 모듈로 분할될 수 있다는 것이다. 예를 들어, 전자 모듈을 상기한 4개의 칩 컬럼(1×1) 모듈로 분할하는 대신, 1×4 모듈을 1×1 및 1×3 모듈로 분할할 수 있다. 대안으로서, 그것은 2개의 1×2 모듈로 분할될 수 있다. 인가된 측면 금속 피복부 패턴은 형성된 더 작은 모듈로 재단된다. 예를 들어, 두 개의 1×2 모듈이 1×4 모듈로부터 형성되어야 하는 경우 각각의 1×2 모듈은 1×4 모듈에 인가된 측면 금속 피복부 패턴에 의해 동일하게 그리고 개별적으로 상호 접속된다.
제5도에 도시된 본 발명의 실시예에서는. 측면 금속 피복부가 부착되어 단일의 고밀도 모노리드식 전자 모듈로서 배열의 전체 적층들을 상호 접속시킨다. 상술한 칩 컬럼의 차이는 없다. 모듈 냐의 임의의 IC 칩에서의 신호는 임의의 다른 IC 칩으로부터의 신호에 상호 접속될 수 있다. 이는 전체적인 전자 모듈의 복잡성과 밀도에 있어서 유리한 이점을 제공한다.
본 발명의 대안적인 실시예에 있어서, 다이싱 패턴은 목적상 배열 내에 비작동(non-working 칩을 포함하도록 설계된다. 비작동 칩은 소정의 웨이퍼로부터의 배열의 수율을 최적화하도록 포함된다. 그러한 경우, 웨이퍼의 기능지도는 (웨이퍼로부터 다이싱된) 각각의 배열 내의 기능/비기능 칩을 결정하도록 사용된다. 그 다음, 이 정보는 최종 전자 모듈로부터 비작동 칩을 기능상 배제하도록 배열내의 칩들을 전기적으로 상호 접속시킬 때 사용된다.
상세하게는, 둘러싼 전자 모듈로부터 비작동 칩을 기능상 제거하기 위한 설비가 필요하다. 따라서, 측면 금속 피복부 패턴은 비작동 칩으로부터 나온 경로 신호로 재단될 수 있다. 더욱이, 여분의 칩이 모듈 내에 수용되어 있는 경우에, 측면 금속 피복부 패턴은 비작동 칩을 여분의 칩으로 전기적(및 기능적)으로 교체할 수 있다. 따라서, 웨이퍼는 배열 내에 비작동 칩을 포함하고 그 모듈 수준에서 비작동 칩을 전기적으로 교체(또는 배제)함으로써 평면 배열을 형성할 시에 보다 충분히 이용될 수 있다. 이러한 기술은 배열 내에 고장된 칩을 포함해서 웨이퍼로부터의 배열의 전체 수율을 저하시키는 것을 회피하도록 다이싱 패턴을 제한하는 것을 방해한다.
본 발명의 대안적인 실시예에 있어서, 집적 회로 칩의 배열의 다른 차원들이 가능하다(비도시). 예를 들어, 배열은 2개의 넓은 칩과 4개의 긴 칩(2×4)일 수 있거나, 또는 1개의 넓은 칩과 8개의 긴 칩(1×8)일 수 있다. 필수적으로는, 어떠한 배열 차원의 조합도 가능하다.
본 발명의 또 다른 실시예(비도시)에 있어서, 금속 피복부가 전자 모듈의 부가적인 측면(또는 단부면)상에 부착될 수 있다. 이들 금속 피복부 패턴의 각각은 전자 모듈의 칩들 간의 보다 복잡한 상호 접속을 허용한다. 그러나, 그러한 금속 피복부를 형성하기 위해서 필요한 부가적인 처리 절차는 비용이 든다. 특히, 부가적인(예를 들어, 제2의) 측면 금속 피복부가 사용되는 경우에, 각 배열 상의 전이 금속 구조 패턴은 (두 측면에 대응하는) 2개의 배열 모서리뿐 아니라, 배열을 이루는 칩의 표면 상의 I/0 패드에 접속시켜야 하기 때문에 더욱 복잡하게 된다. 그럼에도 불구하고, 부가적인 상호 접속이 형성된 모듈은 더 복잡하고, 더 강력하며, 외부 회로 장치와 인터페이스시키기 위해 더 간단해진다.
본 발명의 대안적 실시예로서, 모듈 내의 개개의 평면 배열의 크기는 상이할 수 있다. 예를 들어, 주로 1×4 배열을 포함하는 모듈에 있어서, 단부배열은 1×3 배열일 수 있다. 다른 예로서는, 적층의 절반은 2×8 배열을 그리고 다른 절반은 1×8 배열을 포함할 수 있다. 따라서, 유용한 모듈의 범위에서 부가된 다양성이 달성될 수 있다.
요약하자면, 제6도의 흐름도는 본 발명이 전자 모듈을 형성하기 위한 양호한 방법을 도시하고 있다. 이 방법은 복수의 IC 칩을 함유하는 웨이퍼의 획득으로 시작된다(단계61). 이어서, 웨이퍼 상의 칩들이 시험되고 기능 지도가 제작된다(단계63). 그 다음, 웨이퍼는 IC 칩의 평면 배열을 형성하도록 다이싱되어야 하지만, 다이싱이 수행되기 전에 다이싱 패턴이 결정되어야 한다. 다이싱 패턴이 기능 지도 뿐만 아니라 배열의 크기를 기초로 해서 설정된다. 웨이퍼로부터 획득 가능한 배열의 전체 수가 최적화되기를 원하면(단계65), 최정화된 다이싱 패턴을 결정하도록 수작업 또는 컴퓨터 구동 처리가 사용될 수 있다(단계67). 그렇지 않으면, 웨이퍼 상에서 IC 칩의 기능상 적합한 크기의 배열을 찾음으로써 다이싱 패턴이 용이하게 결정된다(단계69).
실제 다이싱 이전에, 전이 금속 구조가 웨이퍼 상의 다양한 IC 칩에 인가되지만(단계71), 이 전이 금속 구조는 결정된 다이싱 패턴으로 재단된다. 전이 금속 구조는 배열의 모서리에 대응하는 각각의 개별 칩의 모서리 쪽으로 통상적으로 연장된다. 그러나, 부가적인 상호 접속을 용이하게 하도록 다수의 방향으로 다수의 배열 모서리로 연장되는 전이 금속 구조가 제공될 수도 있다. 전이 금속 구조가 인가된 후에, 웨이퍼는 IC 칩의 평면 배열로 다이싱할 준비가 되고, 이에 따라 다이싱된다(단계73). 따라서, 각각 복수의 IC 칩을 포함하는 복수의 평면 배열이 형성된다.
이제 평면 배열을 적층시킴으로써 전자 모듈이 조립될 수 있다(단계75). 각 배열의 대체로 평면인 표면은 인접한 배열의 평면인 주표면에 접착 고정된다. 따라서, 각 배열은 다음 배열에 대해 대체로 평행해서 대체로 직사각형인 평행 6면체 형상의 전자 모듈을 형성한다.
다음에는, 전이 금속이 연장되는 전자 모듈의 측면이 연마되어(단계77), 전이 금속의 단부를 노출시킨다. 그 다음, 금속 피복부 패턴이 측면에 인가되어(단계79), 전이 금속에 전기적으로 접속된다. 이러한 금속 피복부 패턴은 전자 모듈의 평면 배열의 IC 칩 간의 상호 접속을 제공한다. 선택적인 처리 단계로서, 전자 모듈은 더 작은 전자 모듈로 더욱 세분화될 수 있다(단계81). 세분화가 필요한 경우에, 모듈은 칩들 사이의 커프 영역을 따라 더 작은 모듈로 분할된다(단계83).
본 발명은 본 발명의 특정한 양호한 실시예에 따라 상세하게 설명되었지만 본 기술에 숙련된 자에 의해서 많은 변경 및 수정이 이루어질 수 있다. 따라서, 첨부된 청구 범위에 의해서 본 발명의 진정한 정신 및 영역 안에 해당되는 바와 같은 변경 및 수정을 모두 포함하고자 한다.

Claims (24)

  1. (a) 복수의 평면 배열의 각각의 평면 배열이 복수의 집적 회로(IC) 칩을 구비한, 복수의 평면 배열을 제공하는 단계와, (b) 상기 복수의 평면 배열을 전자 모듈을 형성하도록 적층시키는 단계를 포함하는 것을 특징으로 하는 전자 모듈 형성 방법.
  2. 제1항에 있어서, 각각의 평면 배열은 제1차원과 제2차원을 구비하고, 상기 제2차원은 상기 제1차원에 수직하며, 상기 제공 단계(a)는 각각의 평면 배열이 적어도 하나의 칩 길이와 동등한 길이로 상기 제1차원으로 연장되고 각각의 평면 배열이 적어도 두개의 칩 길이와 동등한 길이로 상기 제2차원으로 연장되도록 각각의 평면 배열을 공급하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 방법은 적어도 하나의 칩 길이로 상기 제1차원으로 연장되는 상기 복수의 평면 배열의 각각의 평면 배열과 적어도 두개의 칩 길이로 상기 제2차원으로 연장되는 상기 복수의 평면 배열의 각각의 평면 배열 중 적어도 하나가 감소되도록 전자 모듈을 적어도 두개의 더 작은 전자 모듈로 분리시키는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 각각의 평면 배열은 모서리면을 구비하며, 상기 적층 단계(b)는 상기 평면 배열들의 상기 모서리면들이 상기 전자 모듈의 한 측면을 적어도 부분적으로 한정하도록 상기 복수의 평면 배열을 정렬시키는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 제공 단계(a)는 각각의 평면 배열이 상기 모서리면 쪽으로 연장되는 전이 금속을 구비하도록 상기 복수의 평면 배열을 공급하는 단계를 포함하고, 상기 전이 금속은 상기 전자 모듈의 상기 측면에서 각각의 평면 배열과의 전기적 접속을 용이하게 하는 것을 특징으로 방법.
  6. 제4항에 있어서, 상기 방법은 상기 복수의 평면 배열들을 적어도 부분적으로 전기적으로 상호 접속시키기 위해 상기 전자 모듈의 측면 상에 금속 피복부 패턴을 부착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 적층 단계(b)는 각각의 평면 배열의 각각의 IC 칩이 전자 모듈의 인접한 평면 배열의 IC 칩과 정렬되도록 상기 복수의 IC 칩을 포함하는 상기 복수의 평면 배열들을 정렬시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 제1평면 배열의 제1 IC 칩은 상기 전자 모듈의 제2평면 배열에서 제2 IC 칩과 컬럼형으로 정렬되고, 상기 제1 IC 칩과 제2 IC 칩은 IC 칩 컬럼을 형성하고, 상기 금속 피복부 패턴을 부착시키는 단계는 상기 IC 칩 컬럼의 상기 제1 IC 칩과 제2 IC 칩을 개별적으로 상호 접속시키는 금속 피복부 패턴을 부착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 제공 단계(a)는 웨이퍼를 상기 복수의 평면 배열 중 적어도 두개의 평면 배열로 다이싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 다이싱 단계는 상기 웨이퍼로부터의 상기 평면 배열의 수율을 최대화하기 위해 최적 다이싱 단계를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 제공 단계(a)는 제1 수량의 IC 칩을 구비한 상기 복수의 평면 배열들의 제1 평면 배열을 제공하는 단계와 제2 수량의 IC 칩을 구비한 상기 복수의 평면 배열들의 제2 평면 배열을 제공하는 단계를 포함하고, 상기 제1 수량의 IC 칩과 제2 수량의 IC 칩은 상이한 것을 특징으로 하는 방법.
  12. 각각의 평면 배열이 복수의 집적 회로(IC) 칩을 구비하는 복수의 평면 배열을 포함하고, 상기 복수의 평면 배열은 전자 모듈을 형성하도록 적층되는 것을 특징으로 하는 전자 모듈.
  13. 제12항에 있어서, 상기 복수의 평면 배열의 각각의 평면 배열은 제1 IC 칩과 제2 IC 칩을 더 포함하고, 각각의 평면 배열은 상기 제1 IC 칩과 제2 IC 칩의 분리를 용이하게 하기 위해 상기 제1 IC 칩과 제2 IC 칩 사이에 배치된 커프를 구비한 것을 특징으로 하는 전자 모듈.
  14. 제12항에 있어서, 각각의 평면 배열은 제1 차원과 제2 차원을 갖고, 상기 제2 차원은 상기 제1 차원에 수직하며, 각각의 평면 배열은 적어도 하나의 칩 길이로 상기 제1 차원으로 연장되고, 각각의 평면 배열은 적어도 두개의 칩 길이로 상기 제2 차원으로 연장되는 것을 특징으로 하는 전자 모듈.
  15. 제12항에 있어서, 각각의 평면 배열은 모서리면을 구비하고, 상기 모서리면은 상기 전자 모듈의 한 측면을 적어도 부분적으로 한정하고, 상기 전자 모듈은 상기 복수의 평면 배열들을 적어도 부분적으로 전기적으로 상호 접속시키기 위해 상기 측면 상에 부착된 금속 피복부 패턴을 포함하는 것을 특징으로 하는 전자 모듈.
  16. 제15항에 있어서, 각각의 평면 배열은 상기 평면 배열의 모서리면으로 연장된 복수의 전이 금속을 더 포함하고, 상기 복수의 전이 금속은 상기 금속 피복부 패턴에 적어도 부분적으로 전기적으로 부착되는 것을 특징으로 하는 전자 모듈.
  17. 제15항에 있어서, 상기 복수의 평면 배열은 각각의 평면 배열의 상기 복수의 IC 칩의 각각의 IC 칩이 전자 모듈의 인접한 평면 배열의 상기 복수의 IC 칩들 중 하나의 IC 칩과 정렬되도록 정렬되는 것을 특징으로 하는 전자 모듈.
  18. 제17항에 있어서, 상기 전자 모듈은 상기 복수의 평면 배열의 제1 평면 배열에서의 제1 IC 칩과 상기 복수의 평면 배열의 제2 평면 배열에서의 제2 IC 칩을 포함하고, 상기 제1 IC 칩과 제2 IC 칩은 IC 칩 컬럼을 형성하도록 컬럼형으로 정렬되고, 상기 금속 피복부 패턴은 상기 IC 칩 컬럼의 상기 제1 IC 칩과 제2 IC 칩을 개별적으로 상호 접속시키는 것을 특징으로 하는 전자 모듈.
  19. 제12항에 있어서, 상기 복수의 평면 배열의 제1 평면 배열은 제1 수량의 IC 칩을 구비하고, 상기 복수의 평면 배열의 제2 평면 배열은 제2 수량의 IC 칩을 구비하며, 상기 제1 수량의 IC 칩은 상기 제2 수량의 IC 칩과는 상이한 것을 특징으로 하는 전자 모듈.
  20. 복수의 평면 배열을 포함하는 전자 모듈에서 사용하기 위한 평면 배열 형성 방법에 있어서, (a)복수의 집적 회로(IC) 칩을 구비한 웨이퍼를 제공하는 단계와, (b)상기 웨이퍼를 각각의 평면 배열이 복수의 IC 칩을 포함하는 적어도 두개의 평면 배열로 다이싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 방법은 상기 다이싱 전에, 다이싱 패턴을 결정하는 단계를 포함하고, 상기 다이싱 단계(b)는 상기 다이싱 패턴에 따라 수행하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 결정 단계는 상기 웨이퍼로부터의 상기 평면 배열의 대체로 최대화된 수율을 제공하기 위해 상기 다이싱 패턴을 최적화하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제21항에 있어서, 상기 방법은 상기 결정 단계 전에, 그 기능성을 결정하기 위해 상기 웨이퍼의 상기 복수의 IC 칩의 각각의 IC 칩을 시험하는 단계를 포함하고, 상기 결정 단계는 적어도 부분적으로 상기 시험을 기초로 하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 상기 다이싱 단계는 상기 적어도 두개의 평면 배열을 형성하도록 상기 웨이퍼의 다이싱 시에 상기 시험 단계의 결과를 채용하는 단계를 포함하고, 상기 적어도 두개의 평면 배열의 각각의 평면 배열 내의 상기 복수의 IC 칩들의 각각의 IC 칩은 기능적인 IC 칩인 것을 특징으로 하는 방법.
KR1019950025637A 1994-08-22 1995-08-21 집적 회로 칩의 평면 배열의 적층에 의한 모노리드식 전자 모듈 형성 방법 KR0160211B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US29399194A 1994-08-22 1994-08-22
US8/293,991 1994-08-22

Publications (2)

Publication Number Publication Date
KR960008970A KR960008970A (ko) 1996-03-22
KR0160211B1 true KR0160211B1 (ko) 1998-12-01

Family

ID=23131426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950025637A KR0160211B1 (ko) 1994-08-22 1995-08-21 집적 회로 칩의 평면 배열의 적층에 의한 모노리드식 전자 모듈 형성 방법

Country Status (5)

Country Link
US (3) US5786237A (ko)
JP (1) JP2938370B2 (ko)
KR (1) KR0160211B1 (ko)
CN (1) CN1052114C (ko)
MY (1) MY114888A (ko)

Families Citing this family (257)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737192A (en) * 1993-04-30 1998-04-07 The United States Of America As Represented By The Secretary Of The Air Force Density improvement in integration modules
JP3519453B2 (ja) * 1994-06-20 2004-04-12 富士通株式会社 半導体装置
US5851845A (en) * 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
US5763943A (en) * 1996-01-29 1998-06-09 International Business Machines Corporation Electronic modules with integral sensor arrays
US5952725A (en) * 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
US6784023B2 (en) * 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US6235141B1 (en) * 1996-09-27 2001-05-22 Digital Optics Corporation Method of mass producing and packaging integrated optical subsystems
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US6448153B2 (en) 1996-10-29 2002-09-10 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
WO1998019337A1 (en) * 1996-10-29 1998-05-07 Trusi Technologies, Llc Integrated circuits and methods for their fabrication
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6127245A (en) * 1997-02-04 2000-10-03 Micron Technology, Inc. Grinding technique for integrated circuits
KR100253116B1 (ko) * 1997-07-07 2000-04-15 윤덕용 Le방법을 이용한 칩사이즈 패키지의 제조방법
DE19739684B4 (de) * 1997-09-10 2006-04-13 Robert Bosch Gmbh Verfahren zur Herstellung von Chipstapeln
US5920769A (en) * 1997-12-12 1999-07-06 Micron Technology, Inc. Method and apparatus for processing a planar structure
NO307360B1 (no) * 1998-02-25 2000-03-20 Thin Film Electronics Asa Flersjikts matriseadresserbar logisk innretning med flere individuelt matriseadresserbare og stablede tynnsjikt av et aktivt materiale
US6207474B1 (en) 1998-03-09 2001-03-27 Micron Technology, Inc. Method of forming a stack of packaged memory die and resulting apparatus
US6147411A (en) * 1998-03-31 2000-11-14 Micron Technology, Inc. Vertical surface mount package utilizing a back-to-back semiconductor device module
US6969623B1 (en) * 1998-05-19 2005-11-29 Niigata Seimitsu Co., Ltd. Semiconductor device and method for manufacturing the same
US6153929A (en) 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
DE19856573C1 (de) 1998-12-08 2000-05-18 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration von aktiven Schaltungsebenen und unter Verwendung desselben erzeugte vertikale integrierte Schaltung
US6815251B1 (en) 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
EP1041620A3 (en) * 1999-04-02 2005-01-05 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultrathin substrates and application of the method to the manufacture of a multi-layer thin film device
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6849480B1 (en) 1999-05-07 2005-02-01 Seagate Technology Llc Surface mount IC stacking method and device
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
USRE40112E1 (en) 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6723620B1 (en) * 1999-11-24 2004-04-20 International Rectifier Corporation Power semiconductor die attach process using conductive adhesive film
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
JP2001250799A (ja) * 2000-03-03 2001-09-14 Mitsubishi Electric Corp 半導体ウェハおよび半導体装置
KR100559664B1 (ko) 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
US6552416B1 (en) 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
JP4618859B2 (ja) * 2000-10-10 2011-01-26 東レエンジニアリング株式会社 積層ウエハーのアライメント方法
DE10101875B4 (de) * 2001-01-16 2006-05-04 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US6721187B2 (en) * 2001-03-16 2004-04-13 International Business Machines Corporation Multi-layered high density connections
US20050156322A1 (en) * 2001-08-31 2005-07-21 Smith Lee J. Thin semiconductor package including stacked dies
US6717061B2 (en) * 2001-09-07 2004-04-06 Irvine Sensors Corporation Stacking of multilayer modules
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6667225B2 (en) * 2001-12-17 2003-12-23 Intel Corporation Wafer-bonding using solder and method of making the same
US20030118268A1 (en) * 2001-12-21 2003-06-26 Christopher Wimperis System and method for producing optical circuits
US7146064B2 (en) * 2001-12-21 2006-12-05 Gsi Group Corporation System and method for producing optical circuits
US7242082B2 (en) 2002-02-07 2007-07-10 Irvine Sensors Corp. Stackable layer containing ball grid array package
US6759309B2 (en) * 2002-05-28 2004-07-06 Applied Materials, Inc. Micromachined structures including glass vias with internal conductive layers anodically bonded to silicon-containing substrates
SG142115A1 (en) 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
US6686263B1 (en) 2002-12-09 2004-02-03 Advanced Micro Devices, Inc. Selective formation of top memory electrode by electroless formation of conductive materials
US6790748B2 (en) * 2002-12-19 2004-09-14 Intel Corporation Thinning techniques for wafer-to-wafer vertical stacks
US20040219443A1 (en) * 2003-05-01 2004-11-04 Spears Kurt E. Method for wafer dicing
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
US8039363B2 (en) * 2003-12-23 2011-10-18 Tessera, Inc. Small chips with fan-out leads
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7009296B1 (en) 2004-01-15 2006-03-07 Amkor Technology, Inc. Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
US7375434B2 (en) * 2004-09-13 2008-05-20 Infineon Technologies Ag Semiconductor chip with flexible contacts at a face
US20060057773A1 (en) * 2004-09-13 2006-03-16 Infineon Technologies Ag Method for producing a stack of chips, a stack of chips and method for producing a chip for a multi-chip stack
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US7535105B2 (en) * 2005-08-02 2009-05-19 International Business Machines Corporation Inter-chip ESD protection structure for high speed and high frequency devices
KR100686455B1 (ko) * 2005-12-28 2007-02-26 동부일렉트로닉스 주식회사 웨이퍼 내 칩 배열 방법
TWI293499B (en) 2006-01-25 2008-02-11 Advanced Semiconductor Eng Three dimensional package and method of making the same
TWI287273B (en) * 2006-01-25 2007-09-21 Advanced Semiconductor Eng Three dimensional package and method of making the same
US7952184B2 (en) 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) * 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7759166B2 (en) * 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7754532B2 (en) * 2006-10-19 2010-07-13 Micron Technology, Inc. High density chip packages, methods of forming, and systems including same
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7791173B2 (en) * 2007-01-23 2010-09-07 Samsung Electronics Co., Ltd. Chip having side pad, method of fabricating the same and package using the same
US20080191310A1 (en) * 2007-02-12 2008-08-14 Weng-Jin Wu By-product removal for wafer bonding process
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US8053279B2 (en) 2007-06-19 2011-11-08 Micron Technology, Inc. Methods and systems for imaging and cutting semiconductor wafers and other semiconductor workpieces
US7714426B1 (en) * 2007-07-07 2010-05-11 Keith Gann Ball grid array package format layers and structure
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) * 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8517712B2 (en) * 2008-05-20 2013-08-27 Abt, Inc. Adjustable mold and associated method for making a drainage channel
WO2009154761A1 (en) * 2008-06-16 2009-12-23 Tessera Research Llc Stacking of wafer-level chip scale packages having edge contacts
US7846772B2 (en) * 2008-06-23 2010-12-07 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7767494B2 (en) * 2008-06-30 2010-08-03 Headway Technologies, Inc. Method of manufacturing layered chip package
US7868442B2 (en) * 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP2010192837A (ja) * 2009-02-20 2010-09-02 Showa Denko Kk 半導体ウェーハのダイシング方法
KR101187214B1 (ko) * 2009-03-13 2012-10-02 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US20110199116A1 (en) * 2010-02-16 2011-08-18 NuPGA Corporation Method for fabrication of a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8455270B2 (en) * 2009-09-17 2013-06-04 International Business Machines Corporation 3D multiple die stacking
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) * 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
KR20180090494A (ko) 2017-02-03 2018-08-13 삼성전자주식회사 기판 구조체 제조 방법
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3771025A (en) * 1969-10-02 1973-11-06 Gen Electric Semiconductor device including low impedance connections
US4398248A (en) * 1980-10-20 1983-08-09 Mcdonnell Douglas Corporation Adaptive WSI/MNOS solid state memory system
US4646128A (en) * 1980-09-16 1987-02-24 Irvine Sensors Corporation High-density electronic processing package--structure and fabrication
US4770640A (en) * 1983-06-24 1988-09-13 Walter Howard F Electrical interconnection device for integrated circuits
US4996577A (en) * 1984-01-23 1991-02-26 International Rectifier Corporation Photovoltaic isolator and process of manufacture thereof
JP2559700B2 (ja) * 1986-03-18 1996-12-04 富士通株式会社 半導体装置の製造方法
US4954875A (en) * 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US4801992A (en) * 1986-12-01 1989-01-31 Motorola Inc. Three dimensional interconnected integrated circuit
KR970007840B1 (ko) * 1987-06-26 1997-05-17 미다 가쓰시게 반도체 장치
US4983533A (en) * 1987-10-28 1991-01-08 Irvine Sensors Corporation High-density electronic modules - process and product
US5025306A (en) * 1988-08-09 1991-06-18 Texas Instruments Incorporated Assembly of semiconductor chips
US5107586A (en) * 1988-09-27 1992-04-28 General Electric Company Method for interconnecting a stack of integrated circuits at a very high density
US4984358A (en) * 1989-03-10 1991-01-15 Microelectronics And Computer Technology Corporation Method of assembling stacks of integrated circuit dies
US5075253A (en) * 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US5104820A (en) * 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
US5214657A (en) * 1990-09-21 1993-05-25 Micron Technology, Inc. Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5311401A (en) * 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5270261A (en) * 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US5266833A (en) * 1992-03-30 1993-11-30 Capps David F Integrated circuit bus structure
US5279991A (en) * 1992-05-15 1994-01-18 Irvine Sensors Corporation Method for fabricating stacks of IC chips by segmenting a larger stack
US5495358A (en) * 1992-11-23 1996-02-27 Hewlett-Packard Company Optical transceiver with improved range and data communication rate
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
CA2118994A1 (en) * 1993-06-21 1994-12-22 Claude L. Bertin Polyimide-insulated cube package of stacked semiconductor device chips
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5466634A (en) * 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore

Also Published As

Publication number Publication date
US5637912A (en) 1997-06-10
JP2938370B2 (ja) 1999-08-23
MY114888A (en) 2003-02-28
US5656553A (en) 1997-08-12
KR960008970A (ko) 1996-03-22
JPH0878617A (ja) 1996-03-22
US5786237A (en) 1998-07-28
CN1143263A (zh) 1997-02-19
CN1052114C (zh) 2000-05-03

Similar Documents

Publication Publication Date Title
KR0160211B1 (ko) 집적 회로 칩의 평면 배열의 적층에 의한 모노리드식 전자 모듈 형성 방법
KR100210210B1 (ko) 상호 접속된 표면 금속층을 갖는 전자모듈 및 그 제조 방법
US5872025A (en) Method for stacked three dimensional device manufacture
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US8043895B2 (en) Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US7245021B2 (en) Micropede stacked die component assembly
US5723906A (en) High-density wirebond chip interconnect for multi-chip modules
US5093708A (en) Multilayer integrated circuit module
US5737192A (en) Density improvement in integration modules
US20150325561A1 (en) Method of making a stacked microelectronic package
US8202764B2 (en) Method of manufacturing semiconductor package
US5885850A (en) Method for the 3D interconnection of packages of electronic components, and device obtained by this method
KR100843213B1 (ko) 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
US11728266B2 (en) Die stitching and harvesting of arrayed structures
US5155302A (en) Electronic device interconnection techniques
US10811392B2 (en) TSV semiconductor device including two-dimensional shift
US5432681A (en) Density improvement for planar hybrid wafer scale integration
US7560304B2 (en) Method of making a semiconductor device having multiple die redistribution layer
US7791191B2 (en) Semiconductor device having multiple die redistribution layer
JPH01235264A (ja) 半導体集積回路装置
EP0417345A1 (en) Design method for VLSI chips arranged on a carrier and module thus designed
EP2156468B1 (en) Semiconductor device having multiple die redistribution layer
TH17459A (th) วิธีการสร้างโมดูลอิเล็กทรอนิกส์แบบก้อนเดียว โดยการกองซ้อนแถวลำดับเชิงระนาบของชิพวงจรรวม
TH18898B (th) วิธีการสร้างโมดูลอิเล็กทรอนิกส์แบบก้อนเดียว โดยการกองซ้อนแถวลำดับเชิงระนาบของชิพวงจรรวม

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010621

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee