TH18898B - วิธีการสร้างโมดูลอิเล็กทรอนิกส์แบบก้อนเดียว โดยการกองซ้อนแถวลำดับเชิงระนาบของชิพวงจรรวม - Google Patents
วิธีการสร้างโมดูลอิเล็กทรอนิกส์แบบก้อนเดียว โดยการกองซ้อนแถวลำดับเชิงระนาบของชิพวงจรรวมInfo
- Publication number
- TH18898B TH18898B TH9501001119A TH9501001119A TH18898B TH 18898 B TH18898 B TH 18898B TH 9501001119 A TH9501001119 A TH 9501001119A TH 9501001119 A TH9501001119 A TH 9501001119A TH 18898 B TH18898 B TH 18898B
- Authority
- TH
- Thailand
- Prior art keywords
- chip
- array
- plane
- electronic module
- aforementioned
- Prior art date
Links
- 238000000034 method Methods 0.000 claims abstract 17
- 239000002184 metal Substances 0.000 claims abstract 7
- 238000005299 abrasion Methods 0.000 claims 1
- 238000003491 array Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 claims 1
- 238000001465 metallisation Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000005201 scrubbing Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 claims 1
- 238000010276 construction Methods 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
Abstract
วิธีการการสร้างและโมดูลอิเล็กทรอนิกส์แบบก้อนเดียวที่สร้างตามวิธีการนี้ซึ่ง ประกอบด้วย แถวลำดับที่ทอดออกไปในระนาบที่ถูกกองซ้อนจำนวนหนึ่ง ของชิพวงจรรวม วิธีการการสร้างจะมีส่วนที่เป็นการตัดก้อนเวเฟอร์อันหนึ่งของชิพวงจรรวมให้เป็นแถวลำดับ จำนวนหนึ่งของชิพวงจรรวม แถวลำดับของชิพวงจรรวมจะถูกกองซ้อนเพื่อที่จะประกอบโม ดูลอิเล็กทรอนิกส์ชนิดหนึ่ง ลวดลายการเกิดโลหะอันหนึ่งอาจจะถูกทำให้เกาะติดบนผิวหน้า เชิงระนาบอย่างแท้จริงของโมดูลอิเล็กทรอนิกส์ และจะถูกใช้เพื่อที่จะต่อประสานแถวลำดับ ทั้งหลายของชิพวงจรรวม ซึ่งถูกบรรจุในนั้นรายละเอียดเฉพาะของวิธีการสร้างและแพค เกจแบบใช้ชิพหลายตัวที่เป็นผลจะถูกระบุไว้ในที่นี้
Claims (4)
1. วิธีการตามข้อถือสิทธิ 10 ซึ่งก่อนการตัดก้อนดังกล่าว วิธีการดังกล่าวจะมี ส่วนที่เป็นสเต็ปของการตัดสินกำหนดลวดลายการตัดก้อนขั้นตอนหนึ่ง และซึ่งสเต็ปการตัดก้อน ดังกล่าว (b) จะถูกดำเนินการตามลวดลายการตัดก้อนดังกล่าว 1
2. วิธีการตามข้อถือสิทธิ 11 ซึ่งสเต็ปการตัดสินกำหนดดังกล่าว จะมีส่วนที่ เป็นการปรับลวดลายการตัดก้อนดังกล่าวให้มีสภาพเหมาะสมที่สุด เพื่อจัดให้มีอัตราผลผลิตที่ถูกทำ ให้สูงสุดอย่างแท้จริงของแถวลำดับเชิงระนาบดังกล่าวจากเวเฟอร์ดังกล่าว 1
3. วิธีการตามข้อถือสิทธิ 12 ซึ่งก่อนสเต็ปของการตัดสินกำหนดดังกล่าว วิธีการ ดังกล่าวจะมีส่วนที่เป็นการทดสองชิพ IC แต่ละตัวของชิพ IC จำนวนหนึ่งดังกล่าวของเวเฟอร์ ดังล่าว เพื่อจะตัดสินกำหนดฟังก์ชั่นนอลของมัน และซึ่งสเต็ปตัดสินกำหนดดังกล่าวอย่างน้อย ที่สุดขึ้นอยู่เป็นบางส่วนกับการทดสอบดังกล่าว 1
4. วิธีการตามข้อถือสิทธิ 13 ซึ่งสเต็ปการตัดก้อนดังกล่าว จะประกอบด้วยการใช้ ผลของสเต็ปการทดสอบดังกล่าวในการตัดก้อนเวเฟอร์ดังกล่าว เพื่อที่จะประกอบเป็นแถวลำดับเชิง ระนาบอย่างน้อยที่สุดสองแถวดังกล่าว
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TH17459A TH17459A (th) | 1996-01-11 |
| TH18898B true TH18898B (th) | 2005-08-15 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0160211B1 (ko) | 집적 회로 칩의 평면 배열의 적층에 의한 모노리드식 전자 모듈 형성 방법 | |
| US5872025A (en) | Method for stacked three dimensional device manufacture | |
| US8431435B2 (en) | Edge connect wafer level stacking | |
| JP3669004B2 (ja) | プリント回路板を使用した電子部品パッケージの立体相互接続方法 | |
| US8426957B2 (en) | Edge connect wafer level stacking | |
| US7901989B2 (en) | Reconstituted wafer level stacking | |
| EP0506093B1 (en) | Thermoelectric conversion module and method of fabricating the same | |
| US5313096A (en) | IC chip package having chip attached to and wire bonded within an overlying substrate | |
| US8222727B2 (en) | Conductive structures for microfeature devices and methods for fabricating microfeature devices | |
| KR101949618B1 (ko) | 모듈형 적층 집적 회로를 제조하기 위한 시스템 및 방법 | |
| US20090039528A1 (en) | Wafer level stacked packages with individual chip selection | |
| US5885850A (en) | Method for the 3D interconnection of packages of electronic components, and device obtained by this method | |
| JP2011166111A (ja) | 積層チップパッケージの製造方法 | |
| US6319750B1 (en) | Layout method for thin and fine ball grid array package substrate with plating bus | |
| CN108206169B (zh) | 包含在裸芯边缘处的裸芯接合垫的半导体装置 | |
| US5081063A (en) | Method of making edge-connected integrated circuit structure | |
| JP2011091360A (ja) | 積層チップパッケージおよび半導体基板並びに積層チップパッケージの製造方法 | |
| US5200580A (en) | Configurable multi-chip module interconnect | |
| US4283755A (en) | Modulator multilayer detector | |
| EP1239310A3 (en) | Semiconductor chip having an arrayed waveguide grating and method of manufacturing the semiconductor chip, and module containing the semiconductor chip | |
| TH18898B (th) | วิธีการสร้างโมดูลอิเล็กทรอนิกส์แบบก้อนเดียว โดยการกองซ้อนแถวลำดับเชิงระนาบของชิพวงจรรวม | |
| TH17459A (th) | วิธีการสร้างโมดูลอิเล็กทรอนิกส์แบบก้อนเดียว โดยการกองซ้อนแถวลำดับเชิงระนาบของชิพวงจรรวม | |
| CN108431933B (zh) | 电子零件及其制造方法和电子零件制造装置 | |
| US20100009499A1 (en) | Stacked microelectronic layer and module with three-axis channel t-connects | |
| US5786629A (en) | 3-D packaging using massive fillo-leaf technology |