วิธีการการสร้างและโมดูลอิเล็กทรอนิกส์แบบก้อนเดียวที่สร้างตามวิธีการนี้ซึ่ง ประกอบด้วย แถวลำดับที่ทอดออกไปในระนาบที่ถูกกองซ้อนจำนวนหนึ่ง ของชิพวงจรรวม วิธีการการสร้างจะมีส่วนที่เป็นการตัดก้อนเวเฟอร์อันหนึ่งของชิพวงจรรวมให้เป็นแถวลำดับ จำนวนหนึ่งของชิพวงจรรวม แถวลำดับของชิพวงจรรวมจะถูกกองซ้อนเพื่อที่จะประกอบโม ดูลอิเล็กทรอนิกส์ชนิดหนึ่ง ลวดลายการเกิดโลหะอันหนึ่งอาจจะถูกทำให้เกาะติดบนผิวหน้า เชิงระนาบอย่างแท้จริงของโมดูลอิเล็กทรอนิกส์ และจะถูกใช้เพื่อที่จะต่อประสานแถวลำดับ ทั้งหลายของชิพวงจรรวม ซึ่งถูกบรรจุในนั้นรายละเอียดเฉพาะของวิธีการสร้างและแพค เกจแบบใช้ชิพหลายตัวที่เป็นผลจะถูกระบุไว้ในที่นี้ A construction method and a single block electronic module built according to this method, consisting of an array spanning a number of stacked planes. Of integrated circuit chips The construction method involves cutting one wafer of an integrated circuit chip into an array. A certain number of integrated circuit chips The array of integrated circuit chips are stacked in order to assemble the modules. A type of electronic dule A metal formation may be adhered to the surface. The real plane of the electronic module And will be used to concatenate an array. All of the integrated circuit chips It contains specific details of the creation method and pack. The resulting multiple chip gauges are listed here.
Claims (4)
1. วิธีการสร้างโมดูลอิเล็กทรอนิกส์ ซึ่งประกอบด้วยขั้นตอนของ : (a) การจัดให้มีแถวลำดับเชิงระนาบจำนวนหนึ่ง ซึ่งแต่ละแถวลำดับเชิงระนาบ ของแถวลำดับเชิงระนาบจำนวนหนึ่งดังกล่าวจะมีชิพวงจรรวม (IC) โดยฟังก์ชั่นจำนวนหนึ่ง; และ (b) การกองซ้อนของแถวลำดับเชิงระนาบจำนวนหนึ่งดังกล่าว เพื่อที่จะประกอบ โมดูลอิเล็กทรอนิกส์ที่มีผิวหน้าด้านข้างอย่างน้อยที่สุดหนึ่งด้าน (c) การขัดถูผิวหน้าด้านข้างอย่างน้อยที่สุดหนึ่งด้านของโมดูลอิเล็กทรอนิกส์ เพื่อ ที่จะเปิดให้เห็นโลหะถ่ายทอดที่ทอดไปจากชิพวงจรรวมอย่างน้อยที่สุดบางตัว ในแต่ละแถวลำดับ เชิงระนาบจำนวนหนึ่งดังกล่าว การขัดถูดังกล่าวทำให้เกิดผิวหน้าด้านข้างที่ถูกขัดด้านหนึ่งชอง โมดูลอิเล็กทรอนิกส์ และ (d) การเกาะติดลวดลายการเกิดโลหะแบบสองมิติบางผิวหน้าด้านข้างที่ถูกขัด ดังกล่าว ของโมดูลอิเล็กทรอนิกส์ เพื่อต่อประสานแถวลำดับเชิงระนาบจำนวนหนึ่งทางไฟฟ้า อย่างน้อยที่สุดบางส่วน ซึ่งลวดลายการเกิดโลหะแบบสองมิติดังกล่าวมีส่วนที่เป็นการต่อประสาน ทางด้านข้าง เพื่อต่ประสานชิพวงจรรวมอย่างน้อยที่สุดบางตัวทางไฟฟ้าในแถวลำดับเชิงระนาบ อย่างน้อยที่สุดหนึ่งแถวของแถวลำดับเชิงระนาบจำนวนหนึ่งดังกล่าวที่ถูกกองซ้อนกันเพื่อประกอบ โมดูลอิเล็กทรอนิกส์ดังกล่าว 2. วิธีการตามข้อถือสิทธิ 1 ซึ่งแถวลำดับระนาบแต่ละแถวจะมีมิติที่หนึ่ง และมิติ ที่สอง โดยที่มีมิติที่สองดังกล่าวจะตั้งฉากกับมิติที่หนึ่งดังกล่าว และซึ่งสเต็ปการจัดให้มีดังกล่าว (a) ยังคงประกอบด้วยการป้อนแถวลำดับเชิงระนาบแต่ละแถว โดยที่ว่าแถวลำดับเชิงระนาบแต่ละแถว ทอดไปในมิติที่หนึ่งดังกล่าว โดยมีความยาวอย่างน้อยที่สุดเท่ากับความยาวของหนึ่งชิพ และแถว ลำดับเชิงระนาบแต่ละแถวจะทอดไปในมิติที่สองดังกล่าว โดยมีความยาวอย่างน้อยที่สุดเท่ากับ ความยาวสองชิพ 3. วิธีการตามข้อถือสิทธิ 2 ซึ่งวิธีการดังกล่าวจะมีส่วนที่เป็นสเต็ปการแยกโมดูล อิเล็กทรอนิกส์ให้เป็นอย่างน้อยที่สุด โมดูลทางอิเล็กทรอนิกส์ที่เล็กกว่าสองตัว โดยที่ว่าอย่างน้อย ที่สุดหนึ่งในบรรดาแถวลำดับเชิงระนาบแต่ละแถวของแถวลำดับเชิงระนาบดังกล่าวจำนวนหนึ่งจะ ทอดออกไปในมิติที่หนึ่งดังกล่าว อย่างน้อยที่สุดมีความยาวหนึ่งชิพ และแถวลำดับเชิงระนาบแต่ละ แถวของแถวลำดับเชิงระนาบจำนวนหนึ่งดังกล่าว ซึ่งทอดออกไปในมิติที่สองดังกล่าว ที่มีความยาว อย่างน้อยสองชิพจะถูกลดขนาด 4. วิธีการตามข้อถือสิทธิ 1 ซึ่ง แถวลำดับเชิงระนาบแต่ละแถวมีผิวหน้าขอบด้าน หนึ่ง และซึ่งสเต็ปการกองซ้อนดังกล่าว (b) จะมีส่วนสเต็ปการเรียงแนวแถวลำดับเชิงระนาบ จำนวนหนึ่งดังกล่าว โดยที่ว่าผิวหน้าขอบดังกล่าวของแถวลำดับเชิงระนาบดังกล่าว อย่างน้อยที่สุด จะระบุขอบเขตบางส่วนของผิวหน้าด้านข้างอย่างน้อยที่สุดด้านหนึ่ง ดังกล่าว ของโมดูล อิเล็กทรอนิกส์ดังกล่าว 5. วิธีการตามข้อถือสิทธิ 1 ซึ่ง สเต็ปการกองซ้อนดังกล่าว (b) จะมีส่วนที่เป็น การเรียงแนวแถวลำดับเชิงระนาบจำนวนหนึ่งดังกล่าว ซึ่งประกอบด้วยชิพ IC ทั้งหลายดังกล่าว โดยที่ว่า ชิพ IC แต่ละตัวของแถวลำดับระนาบแต่ละแถวจะถูกเรียงแนวกับชิพ IC ตัวหนึ่งของแถว ลำดับระนาบที่อยู่ถัดไปแถวหนึ่งในโมดูลอิเล็กทรอนิกส์ 6. วิธีการตามข้อถือสิทธิ 5 ซึ่ง ชิพ IC ที่หนึ่งตัวหนึ่งขงแถวลำดับเชิงระนาบที่ หนึ่งแถวหนึ่งจะถูกเรียงแนวเชิงคิลัมน์กับชิพ IC ที่สอง ตัวหนึ่งจากแถวลำดับเชิงระนาบที่สอง แถวหนึ่งในโมดูลอิเล็กทรอนิกส์ดังกล่าว โดยที่ชิพ IC ที่หนึ่งดังกล่าว และ ชิพ IC ที่สองดังกล่าวจะ ประกอบเป็นคอลัมน์ของชิพ IC อันหนึ่ง และซึ่งสเต็ปดังกล่าวของการเกาะติดลวดลายการเกิด โลหะอันหนึ่ง จะประกอบด้วยการเกาะติดลวดลายการเกิดโลหะอันหนึ่ง ซึ่งจะมีการต่อประสาน โดยแยกต่างหากของชิพ IC ที่หนึ่งดังกล่าว และชิพ IC ที่สองดังกล่าวของคอลัมน์ของชิพ IC ดังกล่าว 7. วิธีการตามข้อถือสิทธิ 1 ซึ่ง สเต็ปของการจัดให้มีดังกล่าว (a) จะมีส่วนที่เป็น การตัดก้อนเวเฟอร์อันหนึ่งให้เป็นอย่างน้อยที่สุดแถวลำดับเชิงระนาบสองแถวของแถวลำดับเชิง ระนาบจำนวนหนึ่งดังกล่าว 8. วิธีการตามข้อถือสิทธิ 7 ซึ่ง สเต็ปการตัดก้อนดังกล่าวจะมีส่วนที่เป็นการ ตัดสินกำหนดลวดลายการตัดก้อนที่เหมาะสมที่สุด ชนิดหนึ่ง เพื่อทำให้อัตราผลผลิตของแถวลำดับ เชิงระนาบดังกล่าวจากเวเฟอร์ดังกล่าวสูงสุด 9. วิธีการตามข้อถือสิทธิ 1 ซึ่ง สเต็ปของการจัดให้มีดังกล่าว (a) จะประกอบด้วย การจัดให้มีแถวลำดับเชิงระนาบที่หนึ่งแถวหนึ่งของแถวลำดับเชิงระนาบจำนวนหนึ่งดังกล่าว ซึ่งมี ปริมาณที่หนึ่งของชิพ IC และการจัดให้มีแถวลำดับเชิงระนาบที่สองแถวหนึ่ง ของแถวลำดับเชิง ระนาบจำนวนหนึ่งดังกล่าว ซึ่งมีปริมาณที่สองของชิพ IC และซึ่งปริมาณที่หนึ่งดังกล่าวของชิพ IC และปริมาณที่สองดังกล่าวของชิพ IC จะแตกต่างกัน 1 0. วิธีการสร้างแถวลำดับเชิงระนาบแถวหนึ่ง สำหรับใช้ในโมดูลทาง อิเล็กทรอนิกส์ ซึ่งจะมีส่วนที่เป็นแถวลำดับเชิงระนาบจำนวนหนึ่ง ซึ่งประกอบด้วยขั้นตอนของ : (a) การจัดให้มีเวเฟอร์อันหนึ่ง ซึ่งมีชิพวงจรรวม (IC) จำนวนหนึ่ง (b) การตัดก้อนเวเฟอร์ดังกล่าว เพื่อที่จะประกอบเป็นอย่างน้อยที่สุดแถวลำดับเชิง ระนาบสองแถว แถวลำดับเชิงระนาบแต่ละแถวลำดับเชิงระนาบอย่างน้อยที่สุดสองแถว ซึ่งประกอบด้วยชิพ IC โดยฟังก์ชั่นจำนวนหนึ่ง (c) การกองซ้อนแถวลำดับเชิงระนาบจำนวนหนึ่งดังกล่าว เพื่อประกอบโมดูล อิเล็กทรอนิกส์ตัวหนึ่งที่มีผิวหน้าด้านข้างอย่างน้อยที่สุดหนึ่งด้าน (d) การจัดถูผิวหน้าด้านข้างอย่างน้อยที่สุดหนึ่งด้านของโมดูลอิเล็กทรอนิกส์ เพื่อ ที่จะเปิดให้เห็นโลหะถ่ายทอดที่ทอดไปจากชิพวงจร วมอย่างน้อยที่สุดบางตัวในแถวลำดับเชิง ระนาบจำนวนหนึ่งดังกล่าวแต่ละแถว การขัดถูดังกล่าวทำใหห้เกิดผิวหน้าด้านข้างที่ถูกขัดด้านหนึ่ง ของโมดูลอิเล็กทรอนิกส์ และ (e) การเกาะติดลวดลายการเกิดโลหะแบบสองมิติบนผิวหน้าด้านข้างที่ถูกขัด ดังกล่าว ของโมดูลอิเล็กทรอนิกส์ เพื่อต่อประสานแถวลำดับเชิงระนาบจำนวนหนึ่งทางไฟฟ้า อย่างน้อยที่สุดบางส่วน ซึ่งลวดลายการเกิดโหละแบบสองมิติดังกล่าวมีส่วนที่เป็นการต่อประสาน ทางด้านข้าง เพื่อต่อประสานชิพวงจรรวมอย่างน้อยที่สุดบางตัวทางไฟฟ้าในแถวลำดับเชิงระนาบ อย่างน้อยที่สุดหนึ่งแถวของแถวลำดับเชิงระนาบจำนวนหนึ่งดังกล่าวที่ถูกกองซ้อนกันเพื่อประกอบ โมดูลอิเล็กทรอนิกส์ดังกล่าว 11. How to Build an Electronic Module It consists of the steps of: (a) arranging a number of plane arrays. In which each row of a plane Of the number of these planar array, there is an integrated circuit (IC) chip by a number of functions; And (b) stacking any number of such planar array. To assemble An electronic module with at least one side surface (c) abrasive on at least one side of the electronic module so that it exposes at least some of the transmitted metal from the integrated circuit chip. In each array A number of such planes The scrubbing created one side of the surface of the face. The electronic module and (d) the thin 2D metallization bonding of the polished side of the electronic module. To connect electrically a number of plane sequences At least partially The two-dimensional metal fabrication pattern has a lateral interface to solder at least some integrated circuit chips electrically in a plane sequence. At least one row of any such planar array that has been stacked to assemble. The electronic module 2. Method for claim 1 in which each plane array has the first and second dimensions, with the second dimension perpendicular to the first dimension. And the aforementioned arrangement step (a) still consists of entering each linear array. Where each of the planar rows Spanning the first dimension They are at least equal to the length of one chip, and each plane array spanning the second dimension. With the length at least equal to Length of two chips 3. Method according to claim 2, in which the method will have a separate module step. Electronics to a minimum Two smaller electronic modules Where at least At the most one of the planar rows, each row of a certain number of planar rows is Spanning the first dimension At least one chip is long. And each plane sequence A row of any number of the aforementioned planar array. Which spanning the aforementioned second dimension, with at least two chips in length, is reduced in size 4. Method according to claim 1, in which each planar array has one edge, and which the step The stack (b) has a plane sequence step segment. A number of such Where the said surface of the said plane array The least It specifies a partial boundary of at least one such side surface of the electronic module. 5. Method of claim 1 in which the stacking step (b) will have a A number of such planar array alignment. It is made up of such IC chips, where each IC chip of each plane array is aligned with one of the IC chips of that row. The next array in the electronic module 6. Method according to claim 5 in which one IC chip, one of the plane sequences One row is linearly aligned with the second IC chip, one from the second linear array. A row in the electronic module where the first IC chip and the second IC chip are It is made up of a column of an IC chip, and where the aforementioned step of one metal forming pattern is composed of one metal forming pattern. In which there will be an interface 7. The method of claim 1 in which the aforementioned provisioning step (a) will contribute to the separation of the said first IC chip and the aforementioned second IC chip column of the said IC chip. That is Cutting a wafer to at least two plane sequences of the radial sequence. A number of such planes. 8. Method according to claim 7, in which the cutting step will have a part. Decide on one of the most suitable cutting patterns to make the yield rate of the array. 9. Method according to claim 1, in which the step of such arrangement (a) consists of an arrangement of one plane of the sequence of the preceding array. A number of planes that contain a first volume of the IC chip and a second plane array arrangement. Of an order-oriented A number of such planes There is a second quantity of an IC chip and a second quantity of an IC chip and a second quantity of an IC chip differs 1 0. How to create a one plane array? For use in the module electronics This will contain a number of planar array segments. It consists of the steps of: (a) providing a wafer. Which has a number of integrated circuit (IC) chips. (B) cutting the wafer In order to comprise at least two plane sequences, each of the two plane sequences. It consists of an IC chip by a number of functions (c) stacking a number of such planar rows. To assemble the module An electronics with at least one side surface (d) aligning at least one side surface of the electronic module in order to expose the relayed metal to the chip. At least some of them in an order A number of such planes each row The abrasion creates one side surface that is abrasive. Of the electronic module, and (e) the two-dimensional metal bonding on the polished side surface of the electronic module. To connect electrically a number of plane sequences At least partially The two-dimensional patterning pattern has a lateral interface to connect at least some integrated circuit chips electrically in a plane sequence. At least one row of any such planar array that has been stacked to assemble. Such electronic module 11. วิธีการตามข้อถือสิทธิ 10 ซึ่งก่อนการตัดก้อนดังกล่าว วิธีการดังกล่าวจะมี ส่วนที่เป็นสเต็ปของการตัดสินกำหนดลวดลายการตัดก้อนขั้นตอนหนึ่ง และซึ่งสเต็ปการตัดก้อน ดังกล่าว (b) จะถูกดำเนินการตามลวดลายการตัดก้อนดังกล่าว 11. Method according to claim 10, which before cutting the said cube The above method will have The step of the decision to determine the cut pattern one step. And that the aforementioned cube cutting step (b) will be performed according to the aforementioned cube cutting pattern 1.2. วิธีการตามข้อถือสิทธิ 11 ซึ่งสเต็ปการตัดสินกำหนดดังกล่าว จะมีส่วนที่ เป็นการปรับลวดลายการตัดก้อนดังกล่าวให้มีสภาพเหมาะสมที่สุด เพื่อจัดให้มีอัตราผลผลิตที่ถูกทำ ให้สูงสุดอย่างแท้จริงของแถวลำดับเชิงระนาบดังกล่าวจากเวเฟอร์ดังกล่าว 12. Method according to claim 11, which the decision step will have to adjust the pattern of cutting the cubes to the most suitable condition. To provide a rate of productivity that has been done To the absolute maximum of the aforementioned plane sequences from the said wafer 1.3. วิธีการตามข้อถือสิทธิ 12 ซึ่งก่อนสเต็ปของการตัดสินกำหนดดังกล่าว วิธีการ ดังกล่าวจะมีส่วนที่เป็นการทดสองชิพ IC แต่ละตัวของชิพ IC จำนวนหนึ่งดังกล่าวของเวเฟอร์ ดังล่าว เพื่อจะตัดสินกำหนดฟังก์ชั่นนอลของมัน และซึ่งสเต็ปตัดสินกำหนดดังกล่าวอย่างน้อย ที่สุดขึ้นอยู่เป็นบางส่วนกับการทดสอบดังกล่าว 13. Procedure according to claim 12, before the aforementioned step, the aforementioned method will have a part to test the two individual IC chips of a certain number of such wafer IC chips in order to decide. Defines its normal function And which the step decides to set at least It depends partially on the aforementioned test.4. วิธีการตามข้อถือสิทธิ 13 ซึ่งสเต็ปการตัดก้อนดังกล่าว จะประกอบด้วยการใช้ ผลของสเต็ปการทดสอบดังกล่าวในการตัดก้อนเวเฟอร์ดังกล่าว เพื่อที่จะประกอบเป็นแถวลำดับเชิง ระนาบอย่างน้อยที่สุดสองแถวดังกล่าว4. Method according to claim 13, which steps to cut the cubes Will consist of the use of The results of the aforementioned test steps in cutting the aforementioned wafer In order to make up a sequence of oriented Planes at least two such rows
TH9501001119A1995-05-23
How to build a single-block electronic module By stacking the planar array of the integrated circuit chip
TH18898B
(en)
Semiconductor chip having an arrayed waveguide grating and method of manufacturing the semiconductor chip, and module containing the semiconductor chip