KR0172354B1 - 칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야: 칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제: 칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃을 제공함에 있다.

3. 발명의 해결방법의 요지: 칩 내의 상단가 하단에 각기 위치하고 하나의 로우디코더를 공유하며 좌우에는 증폭수단 및 입출력수단이 위치하는 제1, 2, 3, 4셀어레이 블럭과, 상기 제1, 2셀어레이 블럭이 블럭의 하단과 상기 제3, 4셀어레이 블록의 상단에 위치하고 상기 셀어레이 블록들의 비트라인과 연결되어 상기 비트라인의 데이타 정보를 전송 및 조합하기 위한 패스수단 및 칼럼 디코더와, 상기 각기의 패스수단 및 칼럼 디코더를 서로 연결하기 위한 종단으로 신장하는 다수개의 제1라인부를 가지는 반도체 메모리 장치의 레이아웃에 있어서, 상기 증폭수단 및 입출력수단을 서로 연결하기 위하여 상기 패스수단 및 칼럼 디코더 위로 직교하고, 상기 비트라인과도 직교하는 제2라인부를 버싱시키고, 상기 제1,2셀어레이 블록과 상기 제3,4셀어레이 블록이 상기 칼럼디코더의 입력이 되는 프리디코더의 출력라인과 공유하는 것을 요지로 한다.

4. 발명의 중요한 용도: 반도체 메모리 장치의 레이아웃에 적합하다.

Description

칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃

제1도 (1a),(1b)는 종래의 전송게이트와 디코더 회로를 보인 도면.

제2도는 종래의 기술에 따른 칩 내의 레이아웃을 보인 도면.

제3도는 본 발명의 실시예에 따른 칩 내의 레이아웃을 보인 도면.

본 발명은 반도체 메모리 장치에 있어서, 칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃에 관한 것으로, 특히 셀어레이의 주변회로를 이용하여 칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃에 관한 것이다.

일반적으로, 메모리 칩 면적의 대부분은 셀 어레이가 차지하고 그 면적은 공정별로 설계이전에 이미 결정되는 경우가 많아 반도체 메이커들은 셀 외의 주변회로를 최소화하여 전체적으로 셀 효율성를 높이고자 한다.

이러한 방안으로 셀과 인터페이스되는 프리차이지부, 로우디코더, 와이패스, 칼럼디코더등의 주변부의 면적을 최소화하는데 중점을 두고 있다.

제1도 (a),(b)는 본 발명의 이해를 돕고저 종래의 전송게이트와 디코더 즉, 본 발명 제2도의 28, 32를 보인 도면이다. 제1도(a)를 먼저 참조하면, 일단들이 셀 어레이의 한쌍의 비트라인 BL, BLB과 연견되고 또 다른 타단은 칩 중심부의 한쌍의 섹션데이타라인 SDL, SDLB과 연결되어 신호 Yi에 제어되어 상기 비트라인의 데이타 정보를 전송하는 엔형 및 피형 트랜지스터 2, 4, 6, 8로 이루어지는 전송게이트 즉, 패스수단으로 구성된다.

제1도(b)는 일단은 도면에 도시되지 않은 프리디코더의 출력신호인 BSiHi 와 신호 Ei를 입력하는 난드게이트 10와, 이의 출력을 반전하기 위한 인버터 11로 이루어져 상기 패스수단의 제어신호인 Yi, YiB를 출력한다.

제2도는 종래의 기술에 따른 문제점을 보이기 위한 칩 내의 레이아웃을 보인 도면이다. 제2도를 참조하면, 칩 내의 상부와 하부에는 제1,2,3,4블럭의 셀어레이 22, 26, 36, 40가 위치하며, 상기 제1및 2블럭 22, 26 사이에는 열디코더 24가 위치하며, 상기 제3및 4블럭 36, 40 사이에는 열디코더 38이 위치하고, 상기 제1,2블럭의 셀어레이의 하단과 상기 제3, 4블럭의 셀어레이의 상단은 제1도에 보여준 패스수단과 와이디코더 28, 32가 셀어레이의 비트라인가 연결되고, 또한 칩의 중심부가 되는 이들의 사이에는 블록 센스 앰프 및 라이트 드라이버 30이 위치하고 이들을 각기 상기 패스 수단과 와이 디코더 28, 32로 연결하기 위한 다수개의 색션데이타라인 SDL, SDLB이 종단으로 신장한다.

또한, 상기 제1, 2블럭의 셀어레이의 주변은 좌우측에 위치한 메인 센스 앰프 MSA와 데이타 입출력 DIN, DOUT 20, 29과 연결된 각기 8개의 메인 데이타라인 MDLB, MDL과 도면에 도시되지 않은 프리 디코더의 출력라인 BSiHi의 4개와 8개의 Ei라인과 그리고 8개의 데이타 입력라인 DIN이 상기 섹션데이타라인과 교차 신장된다.

이로 인해 상기 중앙부의 와이 패스 수단 28, 32으로 부터 블록 센스 앰프 및 랑트 드라이버 30로 연결되는 색션데이타라인 SDL, SDLB과, 메인 센스 앰프 20와 블록 센스 앰프 30로 상기 색션데이타라인과 교차하여 연결되는 메인 데이라인 MDL, MDLB와, 데이타 입출력라인 DIN과, 프리디코더 출력라인 BSiHi과, 패스수단의 제어신호 출력라인 Ei로 이루어진 버스가 전체 칩 면적을 차지하는 비율이 증대되어 칩의 소형화를 도모하는 데 장애요소로 작용한다.

따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃을 제공함에 있다.

본 발명의 다른 목적은 칩 구성을 간단화하기 위한 반도체 메모리 장치의 레이아웃을 제공함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명이 기술적 사상에 따르면, 칩 내의 상단과 하단에 각기 위치하고 하나의 로우디코더를 공유하며 좌우에는 증폭수단 및 입출력수단이 위치하는 제1, 2, 3, 4셀어레이 블록과, 상기 제1, 2셀어레이 블록의 하단가 상기 제3, 4셀어레이 블록의 상단에 위치하고 상기 셀어레이 블록들의 비트라인과 연결되어 상기 비트라인의 데이타 정보를 전송 및 조합하기 위한 패스수단 및 칼럼 디코더와, 상기 각기의 패스수단 및 칼럼 디코더를 서로 연결하기 위한 종단으로 신장하는 다수개의 제1라인부를 가지는 반도체 메모리 장치의 레이아웃에 있어서, 상기 증폭수단 및 입출력수단을 서로 연결하기 위하여 상기 패스수단 및 칼럼 디코더 위로 직교하고, 상기 비트라인과도 직교하는 제2라인부를 버싱시키고, 상기 제1, 2셀어레이 블록과 상기 제3, 4셀어레이 블록이 상기 칼럼디코더의 입력이 되는 프리디코더의 출력라인과 공유하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제3도는 본 발명의 실시예에 따른 칩 내의 레이아웃을 보인 도면이다. 제3도를 참조하면, 칩 내의 상부와 하부에는 제1, 2, 3, 4 블록의 셀어레이 52, 56, 76, 80가 위치하며, 상기 제1 및 2블럭 52, 56 사이에는 열디코더 54가 위치하며, 상기 제3및 제4블럭 76, 80 사이에는 열디코더 78이 위치하고, 상기 제1, 2블럭의 셀어레이의 하단과 상기 제3, 4블럭의 셀어레이의 상단은 패스수단과 와이 디코더 62, 64가 셀어레이의 비트랑니 60, 72과 연결되고, 또한 칩의 중심부가 되는 이들의 사이에는 상기 각기의 패스수단과 와이 디코더 62, 64를 서로 연결하기 이한 다수개의 색션데이타라인 SDL, SDLB; 68이 종단으로 신장한다. 상기 제1, 2블럭의 셀어레이의 주변은 좌우측에 위치한 메인 센스 앰프 MSA와 데이타 입출력 DIN, DOUT 50, 58을 서로 연결하기 위해 각기 8개의 메인 데이타 라인 MDLB, MDL이 상기 패스수단과 와이 디코더 62 상부로 버싱(bussing)되는 메인비트라인과, 또한, 상기 제3, 4블럭의 셀어레이의 주변은 좌우측에 위치한 메인 센스 앰프 MSA와 데이타 입출력 DIN, DOUT 74, 82을 서로 연결하기 위해 각기 8개의 메인 데이타라인 MDLB, MDL이 상기 패스수단과 와이 디코더 64 상부로 버싱(bussing)되는 메인 데이타라인과, 도면에 도시되지 않은 프리 디코더의 출력라인 BSiHi의 4개와 8개의 Ei라인이 상기 섹션데이타라인과 교차 버싱된다.

이를 테면, 종래의 기술에서 중심부에 배치되어 있는 블록 센스 앰프와 라이트 드라이버 30를 제거하고, 제거된 상기 블록센스 앰프를 메인 센스 앰프 50로 단일화하고 라이트 드라이버는 데이타 입출력 Din 블록 50에 융합한다. 그리하면, 위 아래 블록이 프리디코더의 출력라인 Ei를 함께 공유하여 레이아웃한다. 이때, 메인 데이타 라인은 비트라인 BL; 60, 72에 수직으로 상기 패스수단과 디코더 60, 64위로 직접 버싱되어 상기 메인 센스 앰프 블록 50으로 연결된다.

따라서, 상기한 바와 같은 본 발명을 따르면, 현저한 칩 사이즈 축소를 도모할 수 있으며 이에 따라 데이타 라인의 RC가 감소하여 센스 앰프도 기존 두단에서 한 단으로 사용할 수 있는 효과가 있다.

구체적으로 말하자면, 메인 데이타 라인이 비트라인과 수직으로 패스수단 및 디코더 위로 버싱되어 버싱을 위한 면적 할애가 없어지게 되며 또한 종래의 레이아웃에는 디코더의 입력이 프리 디코더의 출력 신호인 8개의 Ei라인이 위 아래 각각 위치하였으나 중심부 블록 30이 없어짐에 따라 상기 출력 신호인 8개의 Ei 라인을 고유 할수 있게 되어 8라인 만큼의 버싱 면적을 줄일 수 있는 효과가 있다.

Claims (2)

1. 칩 내의 상단과 하단에 각기 위치하고 하나의 로우디코더를 공유하며 좌우에는 증폭수단 및 입출력수단이 위치하는 제1, 2, 3, 4셀어레이 블록과, 상기 제1, 2셀어레이 블록의 하단과 상기 제3, 4셀어레이 블록의 상단에 위치하고 상기 셀어레이 블록들이 비트라인과 연결되어 상기 비트라인의 데이타 정보를 전송 및 조하하기 위한 패스수단 및 칼럼 디코더와, 상기 각기의 패스수단 및 컬럼 디코더를 서로 연결하기 위한 종단으로 신장하는 다수개의 제1라인부를 가지는 반도체 메모리 장치의 레이아웃에 있어서: 상기 증폭수단 및 입출력수단을 서로 연결하기 위하여 상기 패스수단 및 칼럼 디코더 위로 직교하고, 상기 비트라인과도 직교하는 제2라인부를 버싱시키고, 상기 제1, 2셀어레이 블록과 상기 제3, 4셀어레이 블록이 상기 칼럼디코더의 입력이 되는 프리디코더의 출력라인과 공유하는 것을 특징으로 하는 반도체 메모리 장치의 레이아웃.
2. 제1항에 있어서; 상기 비트라인은 제1메탈로 이루어지며 상기 제2라부는 제2메탈로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 레이아웃.