KR100240665B1 - 반도체 메모리 장치의 배선 방법 - Google Patents

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KR100240665B1 KR1019970010490A KR19970010490A KR100240665B1 KR 100240665 B1 KR100240665 B1 KR 100240665B1 KR 1019970010490 A KR1019970010490 A KR 1019970010490A KR 19970010490 A KR19970010490 A KR 19970010490A KR 100240665 B1 KR100240665 B1 KR 100240665B1
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 고속으로 동작시키기 위한 반도체 메모리 장치의 배선 방법에 관한 것으로서, 이러한 방법에 의하면, 셀 어레이 양측에 배치된 패드 영역과 블럭 셀 어레이로부터 독출되는 소정 셀 데이터를 전달하기 위한 신호선을 코어 영역의 구동 회로 블럭을 경유하도록 배선함으로써 신호 지연 시간을 최소화할 수 있을 뿐만아니라 신호선들에 의해 점유되는 레이아웃 면적을 축소시킬 수 있다.

Description

반도체 메모리 장치의 배선 방법.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 고속으로 동작시키기 위한 반도체 메모리 장치의 배선 방법에 관한 것이다.
고속 반도체 메모리 장치에 있어서 메모리 장치를 고속으로 동작시키기 위하여 여러 가지 방법으로 칩의 구조를 변경해 왔으며, 또한 앞으로도 계속해서 고속으로 동작시키기 위한 셀 어레이 구조의 변경이 진행될 것이다. 특히 셀 어레이를 구성하고 있는 코어 구조의 구성에 따라 반도체 메모리 장치의 특성이 전반적으로 좌우될 것이다.
도 1A 내지 도 1B에는 종래 기술에 따른 배선 방법을 보여주는 반도체 메모리 장치의 블록도가 도시되어 있다.
도 1A를 참조하면, 반도체 메모리 장치를 고속으로 동작시키기 위하여 셀 어레이는 비트라인 방향으로 양분된 2개의 코어 영역들(100A, 100B)을 구비하고 있다. 상기 각 코어 영역(100A, 100B)은 워드라인 방향으로 분할된 복수개의 블럭 셀 어레이들(110)을 구비하 있다. 상기 각 블럭 셀 어레이(110)로부터/로 소정 셀 데이터를 독출/기입시키기 위해 선택되는 소정 블럭 셀 어레이(110)를 구동시키 위한 구동 회로 블럭들[예를들면, 칼럼 패스 게이트, 칼럼 디코더, 로우 디코더 등으로 구성되며, 여기서는 로우 디코더(120)를 예로들어 설명한다]은, 도 1A에 도시된 바와같이, 각 블럭 셀 어레이(110) 사이에 배치되어 있다. 그리고, 블럭 센스 앰프들(210)은 각 코어 영역(100A, 100B)에 분할된 상기 각 블럭 셀 어레이(110) 사이에 배치되며 대응되는 각 블럭 데이터 라인(BDL)을 통해 전기적으로 연결되어 있다. 상기 각 블럭 센스 앰프(210)는 상기 구동 회로 블럭들(120)에 의해 선택되는 소정 블럭 셀 어레이에 전기적으로 연결된 각 블럭 데이터 라인(BDL)을 통해 전달되는 소정 셀 데이터를 1차로 감지 증폭하게 된다.
그리고, 메인 센스 앰프 및 데이터 출력 버퍼(220)는 칩의 일측에 배치되어 있다. 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)는 메인 데이터 라인(MDL)을 통해 상기 각 블럭 센스 앰프(210)에 전기적으로 연결되어 있다. 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)는 블럭 센스 앰프(210)로부터 선택되는 소정 셀 데이터가 인가되면 이를 최종적으로 감지 증폭하여 상기 코어 영역(100) 주변에 배선된 신호 라인들(L1, L2)로 감지 증폭한 셀 데이터를 출력한다. 마지막으로, 상기 코어 영역들(100A, 100B)의 양측에 배치된 주변 회로 또는 패드 영역들(300A, 300B)은 상기 메인 센스 앰프(220)로부터 소정 셀 데이터가 인가되면 이를 외부로 출력함과 아울러 외부로부터 인가되는 데이터를 칩 영역으로 인터페이스하는 역할을 한다. 도 1B에 도시된 반도체 메모리 장치는 도 1A에 도시된 반도체 메모리 장치를 좀 더 발전시킨 것으로서 동일한 코어 구조를 갖는다. 다른 점으로는 메인 센스 앰프 및 데이터 출력 버퍼(220)를 칩의 일측에 배치하지 않고 도 1B에 도시된 바와같이 블럭 센스 앰프들(210)의 중앙 부분에 배치하였다.
그러나, 상술한 바와같은 종래 반도체 메모리 장치의 배선 방법에 의하면, 독출 동작시 소정 블럭 셀 어레이로부터 센싱된 셀 데이터들을 패드 영역 또는 주변 회로(300A, 300B)로 전달하는 신호선들(L1, L2)을 코어 영역(100A, 100B) 주변으로 배선함으로써 셀 데이터가 상기 패드 영역 또는 주변 회로(300A, 300B)로 전달되는 때 신호지연이 발생하는 문제점이 생겼다. 또한, 메인 센스 앰프 및 데이터 출력 버퍼(220)를 도 1B에 도시된 바와같이 배치할 경우 메인 데이터 라인(MDL)의 작은 전압 스윙(swing)으로 인한 신호 전달 시간은 빠르게 할 수 있다. 그러나, 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)에 의해 최종 증폭되어 칩 외부로 선택된 소정 셀 데이터를 전달할 경우 코어 영역(100A, 100B) 주변에 배선되는 신호선들(L1, L2)을 경로로 하여 외부로 전달되기 때문에 도 1A에서 발생되었던 센싱된 셀 데이터를 전달함에 따라 발생되는 지연시간 또한 피할 수 없는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 센스 앰프 및 데이터 출력 버퍼로 구성된 주변 회로와 패드 영역 사이에 전기적으로 연결되는 신호선들을 구동 회로 영역들을 경유하도록 배선함으로써 레이아웃 면적을 줄일 수 있을 뿐만아니라, 신호 지연 시간을 단축할 수 있는 반도체 메모리 장치의 배선 방법을 제공하는 데 있다.
도 1A 내지 도 1B는 종래기술에 따른 배선 방법을 보여주는 반도체 메모리 장치의 블록도;
도 2A는 본 발명에 따른 배선 방법을 보여주는 반도체 메모리 장치의 블록도;
도 2B는 도 2A의 코어 영역의 일부분을 확대한 도면;
도 3은 본 발명의 바람직한 실시예에 따른 배선 방법을 상세히 보여주는 반도체 메모리 장치의 블록도,
*도면의 주요 부분에 대한 부호 설명
100 : 코어 영역 200 : 주변 회로 영역
300 : 패드 영역
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 워드라인방향으로 분할된 복수개의 셀 어레이 블럭들과 독출/기입 동작시 상기 셀 어레이 블럭들을 구동하기 위한 복수개의 구동회로블럭들로 이루어지고 비트라인 방향으로 양분된 코어 영역들과, 독출/기입 동작시 상기 각 구동회로블록에 의해 구동되는 상기 각 셀 어레이 블럭으로부터 소정 셀 데이터들을 독출하거나 외부로부터 상기 구동되는 블럭 셀 어레이로 소정 데이터를 기입하고자 할 때 독출되는 소정 셀 데이터들을 외부로 전달하거나 외부로부터 전달되는 소정 데이터들을 소정 블럭 셀 어레이로 전달하며 상기 코어 영역들 사이에 배치된 주변회로영역과, 상기 셀 어레이 블럭들로부터 소정 셀 데이터를 독출하거나 외부로부터 상기 셀 어레이 블럭들로 소정 데이터들을 기입하고자할 때 상기 주변회로영역과 인터페이스하며 상기 코어 영역들의 양측에 배치되는 인터페이스 및 패드 영역들을 포함하며, 독출/기입 동작시 상기 각 코어 영역에 필요한 신호들을 전달하는 신호선들 이외에 적어도 하나 이상의 신호선을 상기 구동회로블록들이 배치된 영역에 배선하여 상기 주변회로영역과 상기 인터페이스 및 패드 영역들 사이를 전기적으로 접속시킨다.
이와같은 방법에 의해서, 센스 앰프 및 데이터 출력 버퍼로 구성된 주변 회로와 패드 영역 사이에 전기적으로 연결되는 신호선들에 의해 점유되는 레이아웃 면적을 줄일 수 있을 뿐만아니라, 신호 전달 시간을 최소화함으로써 반도체 메모리 장치를 고속으로 동작시킬 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 3에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 신규한 반도체 메모리 장치의 배선 방법에 있어서, 각 블럭 셀 어레이(110)로부터 독출된 소정의 셀 데이터를 최종적으로 감지 증폭한 메인 센스 앰프 및 데이터 출력 버퍼(220)를 블록 센스 앰프들(210) 사이에 배치하고 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)에 의해 최종적으로 증폭된 소정 셀 데이터를 주변 회로 또는 패드 영역들(300A, 300B)로 전달하기 위한 신호선들(L1, L2)을 코어 영역(100A, 100B)의 각 구동 회로 블럭(120)을 경유하도록 배선하였다. 이로써, 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)를 통해 최종적으로 증폭된 소정 셀 데이터를 외부로 전달하는데 소요되는 시간을 최소화함으로써 반도체 메모리 장치의 고속 동작을 실현할 수 있다. 아울러, 상기 센스 앰프 및 데이터 출력 버퍼(220)로 구성된 주변 회로(200)와 패드 영역(300) 사이에 전기적으로 연결되는 신호선들(L1, L2)을 코어 영역들(100A, 100B) 주변으로 배선하지 않기 때문에 상기 신호선들(L1, L2)에 의해 점유되는 레이아웃 면적을 축소시킴으로써 반도체 메모리 장치의 고집적화를 실현할 수 있다.
도 2A에는 본 발명에 따른 배선 방법을 보여주는 반도체 메모리 장치의 블록도가 도시되어 있다.
도 2A를 참조하면, 셀 어레이가 비트라인 방향으로 분할된 2개의 매트들(이하, 코어 영역들 100A, 100B)로 구비되고 상기 각 코어 영역(100A, 100B)은 워드라인 방향으로 분할된 복수개의 블럭 셀 어레이들(110)로 구비되어 있다. 상기 각 블럭 셀 어레이(110) 사이에는 대응되는 각 워드라인 디코더(120)가 배치되어 있다. 여기서, 상기 각 워드라인 디코더(120)는 대응되는 상기 각 블럭 셀 어레이(110)로부터 소정 셀 데이터를 독출할 때 또는 외부로부터 상기 각 블럭 셀 어레이(110)로 데이터를 기입하고자 할 때 해당 블럭 셀 어레이를 구동시키기 위한 것으로서 워드라인 디코더 이외에 미도시된 칼럼 패스 게이트, 칼럼 디코더등으로 구성됨을 주의하여야 한다. 상기한 바와같이, 워드라인 디코더, 칼럼 패스 게이트, 칼럼 디코더 등을 포함하여 이하 구동 회로 블럭으로 칭하기로 한다. 상기 코어 영역들(100A, 100B) 사이에는 주변 회로(200)가 배치되고 상기 각 코어 영역들(100A, 100B)의 양측에는 주변회로 또는 패드 영역들(300A, 300B)이 배치되어 있다. 그리고, 상기 코어 영역(100B)의 일부분을 확대한 도면이 도 2B에 상세히 도시되어 있다. 도 2B에 도시된 바와같이, 블럭 워드라인 디코더 영역(120)에는 코어 영역의 블럭 셀 어레이(110)에 필요한 신호선들 이외에 상기 주변 회로(200)와 패드 영역(300B) 사이에 전기적으로 연결되는 신호선(L2)이 배선되어 있다.
도 3에는 본 발명의 바람직한 실시예에 따른 배선 방법을 상세히 보여주는 반도체 메모리 장치의 블록도가 도시되어 있다.
도 3을 참조하면, 셀 어레이는 비트라인 방향으로 분할된 2개의 매트들(100A, 100B, 이하 코어 영역으로 칭한다)을 구비하고 있다. 상기 각 코어 영역(100A, 100B)은 비트라인 방향으로 분할된 복수개의 블럭 셀 어레이들(110)을 구비하고 있다. 구동 회로 블럭들(120)은 상기 각 블럭 셀 어레이(110)로부터 소정의 셀 데이터를 독출하고자 할 때 또는 외부로부터 상기 각 블럭 셀 어레이(110)로 소정 데이터를 기입하고자 할 때 선택되는 소정 블럭 셀 어레이(110)를 구동시키기 위한 것으로서, 상기 각 블럭 셀 어레이(110) 사이에 각각 배치되어 있다. 여기서, 상기 구동 회로 블럭(120)은 칼럼 패스 게이트, 칼럼 디코더, 로우 디코더 등을 포함하며, 도면의 간략화를 위해 본 발명의 바람직한 실시예에서는 워드라인 디코더만을 도시하였기 때문에 주의하여야 한다.
그리고, 상기 구동 회로 블럭(120)에 의해 선택되는 소정 셀 데이터는 대응되는 블럭 센스 앰프(210)를 통해 1차로 감지 증폭되며 최종적으로 메인 센스 앰프 및 데이터 출력 버퍼(220)에 의해 감지 증폭되고 외부로 전달된다. 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)는, 도 3에 도시된 바와같이, 상기 각 블럭 센스 앰프(210)의 중간에 위치한다. 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)에 의해 최종적으로 감지 증폭된 소정 셀 데이터를 외부로 전달하기 위한 신호선들(L1, L2)은, 도 3에 도시된 바와같이, 상기 워드라인 디코더 영역(120)에 배선된 즉, 코어 영역(100A, 100B)에 필요한 신호 라인들과는 별도로 상기 소정의 셀 데이터 및 소정 신호들을 전달하기 위한 신호선들(L1, L2)이 배선되어 있다.
일예로, 소정 셀 데이터를 독출하는 과정에 있어서, 도 3에 도시된 바와같이, 메인 센스 앰프 및 데이터 출력 버퍼(220)를 각 블럭 센스 앰프(210)의 중간에 위치함으로써 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)를 칩의 일측에 배치할 경우에 비해 메인 데이터 라인(MDL)의 기생 저항(parasitic resistance)을 50% 감소시킬 수 있으며, 이로 인하여 신호 지연 시간을 최소화시킬 수 있다. 이와같이, 단지 상기 메인 센스 앰프 및 데이터 출력 버퍼(220)만을 도 3과 같이 배치할 경우 최종적으로 증폭된 소정 셀 데이터가 주변 회로 또는 패드 영역(300)으로 전달되는 데 소요되는 시간은 길어지게 된다. 따라서, 본 발명의 바람직한 실시예와 같이, 최종적으로 증폭된 소정 셀 데이터를 구동 회로 블럭(120) 즉, 워드라인 디코더(120)를 경유하는 신호선들(L1, L2)을 통해 주변 회로 또는 패드 영역(300)으로 전달함으로써 신호 전달 시간을 최소화할 수 있을 뿐만아니라 신호선들(L1, L2)에 의해 점유되는 레이아웃을 줄일 수 있게 되었다.
상기한 바와같이, 셀 어레이 양측에 배치된 패드 영역과 블럭 셀 어레이로부터 독출되는 소정 셀 데이터를 전달하기 위한 신호선을 코어 영역의 구동 회로 블럭을 경유하도록 배선함으로써 신호 지연 시간을 최소화할 수 있을 뿐만아니라 신호선들에 의해 점유되는 레이아웃 면적을 축소시킬 수 있다.

Claims (1)

  1. 워드라인방향으로 분할된 복수개의 셀 어레이 블럭들과 독출/기입 동작시 상기 셀 어레이 블럭들을 구동하기 위한 복수개의 구동회로블럭들로 이루어지고 비트라인 방향으로 양분된 코어 영역들과,
    독출/기입 동작시 상기 각 구동회로블록에 의해 구동되는 상기 각 셀 어레이 블럭으로부터 소정 셀 데이터들을 독출하거나 외부로부터 상기 구동되는 블럭 셀 어레이로 소정 데이터를 기입하고자 할 때 독출되는 소정 셀 데이터들을 외부로 전달하거나 외부로부터 전달되는 소정 데이터들을 소정 블럭 셀 어레이로 전달하며 상기 코어 영역들 사이에 배치된 주변회로영역과,
    상기 셀 어레이 블럭들로부터 소정 셀 데이터를 독출하거나 외부로부터 상기 셀 어레이 블럭들로 소정 데이터들을 기입하고자할 때 상기 주변회로영역과 인터페이스하며 상기 코어 영역들의 양측에 배치되는 인터페이스 및 패드 영역들을 포함하며,
    독출/기입 동작시 상기 각 코어 영역에 필요한 신호들을 전달하는 신호선들 이외에 적어도 하나 이상의 신호선을 상기 구동회로블록들이 배치된 영역에 배선하여 상기 주변회로영역과 상기 인터페이스 및 패드 영역들 사이를 전기적으로 접속시키는 반도체 메모리 장치의 배선 방법.
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