JPH065812A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH065812A JPH065812A JP4161224A JP16122492A JPH065812A JP H065812 A JPH065812 A JP H065812A JP 4161224 A JP4161224 A JP 4161224A JP 16122492 A JP16122492 A JP 16122492A JP H065812 A JPH065812 A JP H065812A
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- lower electrode
- capacitor lower
- semiconductor memory
- memory device
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Abstract
(57)【要約】
【構成】 半導体基板１上の一方向に平行に配設された
複数のワードラインと、それらワードラインと直行し、
かつ互いに平行に配設されたビットラインと、キャパシ
タとを有する半導体記憶装置であって、メモリセルアレ
イ端部の前記キャパシタを構成するキャパシタ下部電極
１０あるいは前記キャパシタに接続された局所配線が、
隣接する２つ以上の前記キャパシタ下部電極１０あるい
は局所配線と一体化して配設されている半導体記憶装
置。 【効果】 キャパシタ下部電極１０あるいは局所配線の
パターニングのためのフォトリソグラフィ工程におい
て、各配線層からの反射によるメモリセル端部のキャパ
シタ下部電極１０あるいは局所配線のフォトパターン形
状のくびれ、パターンの消失、あるいは線幅細りにより
レジスト倒れを防止することができ、信頼性の高いデバ
イスを歩留りよく得ることができる。
複数のワードラインと、それらワードラインと直行し、
かつ互いに平行に配設されたビットラインと、キャパシ
タとを有する半導体記憶装置であって、メモリセルアレ
イ端部の前記キャパシタを構成するキャパシタ下部電極
１０あるいは前記キャパシタに接続された局所配線が、
隣接する２つ以上の前記キャパシタ下部電極１０あるい
は局所配線と一体化して配設されている半導体記憶装
置。 【効果】 キャパシタ下部電極１０あるいは局所配線の
パターニングのためのフォトリソグラフィ工程におい
て、各配線層からの反射によるメモリセル端部のキャパ
シタ下部電極１０あるいは局所配線のフォトパターン形
状のくびれ、パターンの消失、あるいは線幅細りにより
レジスト倒れを防止することができ、信頼性の高いデバ
イスを歩留りよく得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
より詳細にはＤＲＡＭ又は不揮発性ＲＡＭ等のうち、ス
タック型に構成される半導体記憶装置に関する。
より詳細にはＤＲＡＭ又は不揮発性ＲＡＭ等のうち、ス
タック型に構成される半導体記憶装置に関する。
【０００２】
【従来の技術】従来のスタック型ＤＲＡＭについて、図
面に基づいて説明する。図５及び図６に示したように、
従来のスタック型ＤＲＡＭは、素子分離領域（図示せ
ず）が形成されたシリコン基板１にゲート酸化膜２が形
成されており、ＳｉＯ2 膜４が積層され、かつサイドウ
ォール５が形成されたワードライン３が形成されてい
る。そして、ワードライン３を含むシリコン基板１上に
絶縁膜６、ビットライン７、絶縁膜８、９が順次積層さ
れ、それらの上にキャパシタ下部電極１０が形成され、
さらに、キャパシタ絶縁膜（図示せず）を介して上部電
極１１が形成されている。また、これらの上には層間絶
縁膜１２及び配線層１３が形成され、半導体装置が構成
されている。
面に基づいて説明する。図５及び図６に示したように、
従来のスタック型ＤＲＡＭは、素子分離領域（図示せ
ず）が形成されたシリコン基板１にゲート酸化膜２が形
成されており、ＳｉＯ2 膜４が積層され、かつサイドウ
ォール５が形成されたワードライン３が形成されてい
る。そして、ワードライン３を含むシリコン基板１上に
絶縁膜６、ビットライン７、絶縁膜８、９が順次積層さ
れ、それらの上にキャパシタ下部電極１０が形成され、
さらに、キャパシタ絶縁膜（図示せず）を介して上部電
極１１が形成されている。また、これらの上には層間絶
縁膜１２及び配線層１３が形成され、半導体装置が構成
されている。
【０００３】このように構成されるスタック型ＤＲＡＭ
の平面的なキャパシタ下部電極１０は、図９又は図１０
に示したように、単位セルごとに独立して形成されてい
る。次に、このように構成されるスタック型ＤＲＡＭの
製造方法を説明する。まず、ＬＯＣＯＳ等により素子分
離領域が形成されたシリコン基板１上にゲート酸化膜２
を介してＳｉＯ2 膜４が積層されたワードライン３を形
成する。そして、このワードライン３上にＳｉＯ2 膜を
積層し、全面ＲＩＥエッチバックにより、ワードライン
３側壁部に自己整合的にサイドウォール５を形成する。
さらに、絶縁膜６を堆積したのち、ビットコンタクトを
フォトリソグラフィ工程により形成し（図示せず）、ビ
ットライン７をパターニングする。そして、絶縁膜８、
９を積層し、後工程によって形成されるキャパシタ下部
電極１０と基板とのコンタクトホールを形成する（図示
せず）。次いで、キャパシタ下部電極１０となるポリシ
リコンを堆積し、フォトリソグラフィ工程により、所望
の形状にパターニングしてキャパシタ下部電極１０を形
成する。
の平面的なキャパシタ下部電極１０は、図９又は図１０
に示したように、単位セルごとに独立して形成されてい
る。次に、このように構成されるスタック型ＤＲＡＭの
製造方法を説明する。まず、ＬＯＣＯＳ等により素子分
離領域が形成されたシリコン基板１上にゲート酸化膜２
を介してＳｉＯ2 膜４が積層されたワードライン３を形
成する。そして、このワードライン３上にＳｉＯ2 膜を
積層し、全面ＲＩＥエッチバックにより、ワードライン
３側壁部に自己整合的にサイドウォール５を形成する。
さらに、絶縁膜６を堆積したのち、ビットコンタクトを
フォトリソグラフィ工程により形成し（図示せず）、ビ
ットライン７をパターニングする。そして、絶縁膜８、
９を積層し、後工程によって形成されるキャパシタ下部
電極１０と基板とのコンタクトホールを形成する（図示
せず）。次いで、キャパシタ下部電極１０となるポリシ
リコンを堆積し、フォトリソグラフィ工程により、所望
の形状にパターニングしてキャパシタ下部電極１０を形
成する。
【０００４】しかる後、キャパシタ絶縁膜、キャパシタ
上部電極１１を形成し、層間絶縁膜１２を堆積して、メ
タル配線層１３を形成し、半導体装置を作製する。ビッ
トライン７とシリコン基板１とを接続するコンタクト
（ビットコンタクト）、蓄積電極１０とシリコン基板１
とを接続するコンタクト、メタル配線層１３との接続コ
ンタクトの形成については明らかなため、断面図では示
さず、本発明においては以下示していない。
上部電極１１を形成し、層間絶縁膜１２を堆積して、メ
タル配線層１３を形成し、半導体装置を作製する。ビッ
トライン７とシリコン基板１とを接続するコンタクト
（ビットコンタクト）、蓄積電極１０とシリコン基板１
とを接続するコンタクト、メタル配線層１３との接続コ
ンタクトの形成については明らかなため、断面図では示
さず、本発明においては以下示していない。
【０００５】
【発明が解決しようとする課題】上記の半導体記憶装置
においては、例えば、図９及び図１０に示したように、
キャパシタ下部電極１０は単位セルごとに独立して直線
状、あるいは一定間隔ずつずれて配設されている。この
ような半導体装置を作製する場合、ワードライン３及び
ビットライン７等が形成されたシリコン基板１上にキャ
パシタ下部電極材料を積層し、フォトリソグラフィ工程
によりキャパシタ下部電極１０のパターニングを行う。
ところが、キャパシタ下部電極１０のパターニングのた
めのフォトリソグラフィ工程において、ワードライン３
又はビットライン７等の各配線層からの反射により、メ
モリーセル端部のキャパシタ下部電極１０のフォトパタ
ーン形状がくびれたり、パターンが消失したり、また
は、線幅細りによりレジスト倒れが生じたりすることが
あるという課題があった。
においては、例えば、図９及び図１０に示したように、
キャパシタ下部電極１０は単位セルごとに独立して直線
状、あるいは一定間隔ずつずれて配設されている。この
ような半導体装置を作製する場合、ワードライン３及び
ビットライン７等が形成されたシリコン基板１上にキャ
パシタ下部電極材料を積層し、フォトリソグラフィ工程
によりキャパシタ下部電極１０のパターニングを行う。
ところが、キャパシタ下部電極１０のパターニングのた
めのフォトリソグラフィ工程において、ワードライン３
又はビットライン７等の各配線層からの反射により、メ
モリーセル端部のキャパシタ下部電極１０のフォトパタ
ーン形状がくびれたり、パターンが消失したり、また
は、線幅細りによりレジスト倒れが生じたりすることが
あるという課題があった。
【０００６】本発明はこのような課題に鑑みなされたも
のであり、キャパシタ下部電極加工の際のフォトパター
ン形状のくびれや、パターンが消失または、レジスト倒
れ等を防止し、歩留りを向上させることができる半導体
記憶装置を提供することを目的としている。
のであり、キャパシタ下部電極加工の際のフォトパター
ン形状のくびれや、パターンが消失または、レジスト倒
れ等を防止し、歩留りを向上させることができる半導体
記憶装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明によれば、半導体
基板上の一方向に平行に配設された複数のワードライン
と、それらワードラインと直行し、かつ互いに平行に配
設されたビットラインと、キャパシタとを有する半導体
記憶装置であって、メモリセルアレイ端部の前記キャパ
シタを構成するキャパシタ下部電極あるいは前記キャパ
シタに接続された局所配線が、隣接する２つ以上の前記
キャパシタ下部電極あるいは局所配線と一体化して配設
されている半導体記憶装置が提供される。
基板上の一方向に平行に配設された複数のワードライン
と、それらワードラインと直行し、かつ互いに平行に配
設されたビットラインと、キャパシタとを有する半導体
記憶装置であって、メモリセルアレイ端部の前記キャパ
シタを構成するキャパシタ下部電極あるいは前記キャパ
シタに接続された局所配線が、隣接する２つ以上の前記
キャパシタ下部電極あるいは局所配線と一体化して配設
されている半導体記憶装置が提供される。
【０００８】本発明に用いられる半導体基板としては特
に限定されるものではないが、シリコン基板が好まし
い。そして、この半導体基板上に一方向に平行にワード
ラインと、それらワードラインと直行し、かつ互いに平
行にビットラインが配設されている。この場合、ワード
ライン及びビットラインの材料は特に限定されるもので
はないが、ワードラインとしてポリシリコン、シリサイ
ド等を用いることができ、それらの膜厚は５００〜２５
００Åが好ましい。ビットラインとしては、ポリシリコ
ン、シリサイド、Ｗ、Ｔｉ、Ａｌ−Ｓｉ等の金属を使用
することができ、その膜厚は１０００〜４０００Åが好
ましい。
に限定されるものではないが、シリコン基板が好まし
い。そして、この半導体基板上に一方向に平行にワード
ラインと、それらワードラインと直行し、かつ互いに平
行にビットラインが配設されている。この場合、ワード
ライン及びビットラインの材料は特に限定されるもので
はないが、ワードラインとしてポリシリコン、シリサイ
ド等を用いることができ、それらの膜厚は５００〜２５
００Åが好ましい。ビットラインとしては、ポリシリコ
ン、シリサイド、Ｗ、Ｔｉ、Ａｌ−Ｓｉ等の金属を使用
することができ、その膜厚は１０００〜４０００Åが好
ましい。
【０００９】また、本発明におけるキャパシタは、キャ
パシタ下部電極、キャパシタ絶縁膜及びキャパシタ上部
電極によって構成されており、このキャパシタは、スタ
ック型又はスタック・トレンチ型の構造であってもよ
い。また、このキャパシタは、ワードライン及びビット
ライン上に形成されていてもよく、ワードライン上方で
あって、かつ、ビットライン下方に形成されていてもよ
い。キャパシタ下部電極及びキャパシタ上部電極の材料
としては特に限定されるものではなく、ポリシリコン、
Ｐｔ、Ｗ、Ｔｉ、ＴｉＷ、ＴｉＮ及び各シリサイド等を
使用することができる。それらの膜厚はそれぞれ、１０
００〜５０００Å、５００〜２０００Åが好ましい。ま
た、キャパシタ絶縁膜は、特に限定されるものではな
く、通常キャパシタ絶縁膜として用いられる常誘電体
膜、ＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いることがで
きる。その膜厚は５０〜３０００Åが好ましい。
パシタ下部電極、キャパシタ絶縁膜及びキャパシタ上部
電極によって構成されており、このキャパシタは、スタ
ック型又はスタック・トレンチ型の構造であってもよ
い。また、このキャパシタは、ワードライン及びビット
ライン上に形成されていてもよく、ワードライン上方で
あって、かつ、ビットライン下方に形成されていてもよ
い。キャパシタ下部電極及びキャパシタ上部電極の材料
としては特に限定されるものではなく、ポリシリコン、
Ｐｔ、Ｗ、Ｔｉ、ＴｉＷ、ＴｉＮ及び各シリサイド等を
使用することができる。それらの膜厚はそれぞれ、１０
００〜５０００Å、５００〜２０００Åが好ましい。ま
た、キャパシタ絶縁膜は、特に限定されるものではな
く、通常キャパシタ絶縁膜として用いられる常誘電体
膜、ＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いることがで
きる。その膜厚は５０〜３０００Åが好ましい。
【００１０】そして、本発明における半導体記憶装置
は、キャパシタ下部電極あるいはキャパシタに接続され
た局所配線が、メモリセルアレイ端部において、隣接す
る２つ以上のキャパシタ下部電極あるいは局所配線と一
体化して配設されている。この一体化して配設されてい
るキャパシタ下部電極あるいは局所配線は、ワードライ
ンあるいはビットライン上にオーバーラップしていても
よいが、ワードライン間、あるいはビットライン間に配
設されている場合には、ワードラインあるいはビットラ
インを形成することによって生じる段差を緩和すること
ができる。また、メモリセルアレイの各辺ごとに、メモ
リセルアレイ端部に配設されているキャパシタ下部電極
あるいは局所配線が、すべて一体化して形成されている
場合には、メモリセルアレイ端部に生じる段差を緩和す
ることができる。さらに、一体化して配設されているキ
ャパシタ下部電極あるいは局所配線が、直線状に配設さ
れていてもよく、閉ループ形状に配設されていてもよ
い。この直線状に配設されているキャパシタ下部電極あ
るいは局所配線のパターンの大きさは特に限定されるも
のではなく、デバイス作製上、特別なパターニングを行
わずに形成できる大きさが好ましい。なお、これら一体
化して配設されているキャパシタ下部電極あるいは局所
配線を電気的に動作させることは任意である。
は、キャパシタ下部電極あるいはキャパシタに接続され
た局所配線が、メモリセルアレイ端部において、隣接す
る２つ以上のキャパシタ下部電極あるいは局所配線と一
体化して配設されている。この一体化して配設されてい
るキャパシタ下部電極あるいは局所配線は、ワードライ
ンあるいはビットライン上にオーバーラップしていても
よいが、ワードライン間、あるいはビットライン間に配
設されている場合には、ワードラインあるいはビットラ
インを形成することによって生じる段差を緩和すること
ができる。また、メモリセルアレイの各辺ごとに、メモ
リセルアレイ端部に配設されているキャパシタ下部電極
あるいは局所配線が、すべて一体化して形成されている
場合には、メモリセルアレイ端部に生じる段差を緩和す
ることができる。さらに、一体化して配設されているキ
ャパシタ下部電極あるいは局所配線が、直線状に配設さ
れていてもよく、閉ループ形状に配設されていてもよ
い。この直線状に配設されているキャパシタ下部電極あ
るいは局所配線のパターンの大きさは特に限定されるも
のではなく、デバイス作製上、特別なパターニングを行
わずに形成できる大きさが好ましい。なお、これら一体
化して配設されているキャパシタ下部電極あるいは局所
配線を電気的に動作させることは任意である。
【００１１】
【作用】上記した構成によれば、メモリセルアレイ端部
のキャパシタを構成するキャパシタ下部電極あるいはキ
ャパシタに接続された局所配線が、隣接する２つ以上の
キャパシタ下部電極あるいは局所配線と一体化して配設
されているので、ワードライン又はビットライン等によ
って生じる段差が緩和されるばかりでなく、ワードライ
ン又はビットライン等が形成された半導体基板上にキャ
パシタ下部電極材料あるいは局所配線材料を積層し、フ
ォトリソグラフィ工程によりキャパシタ下部電極あるい
は局所配線をパターニングした場合でも、キャパシタ下
部電極あるいは局所配線のパターニングのためのフォト
リソグラフィ工程において、ワードラインビットライン
等の各配線層からの反射によるメモリセル端部のキャパ
シタ下部電極あるいは局所配線のフォトパターン形状の
くびれ、パターンの消失、あるいは線幅細りによりレジ
スト倒れが防止されることとなる。
のキャパシタを構成するキャパシタ下部電極あるいはキ
ャパシタに接続された局所配線が、隣接する２つ以上の
キャパシタ下部電極あるいは局所配線と一体化して配設
されているので、ワードライン又はビットライン等によ
って生じる段差が緩和されるばかりでなく、ワードライ
ン又はビットライン等が形成された半導体基板上にキャ
パシタ下部電極材料あるいは局所配線材料を積層し、フ
ォトリソグラフィ工程によりキャパシタ下部電極あるい
は局所配線をパターニングした場合でも、キャパシタ下
部電極あるいは局所配線のパターニングのためのフォト
リソグラフィ工程において、ワードラインビットライン
等の各配線層からの反射によるメモリセル端部のキャパ
シタ下部電極あるいは局所配線のフォトパターン形状の
くびれ、パターンの消失、あるいは線幅細りによりレジ
スト倒れが防止されることとなる。
【００１２】
【実施例】本発明に係る半導体記憶装置の一つであるＤ
ＲＡＭの実施例を図面に基づいて説明する。スタック型
ＤＲＡＭは、図５及び図６に示したように、素子分離領
域（図示せず）が形成されたシリコン基板１にゲート酸
化膜としてＳｉＯ2 膜２が形成されており、ＳｉＯ2 膜
４が積層され、かつサイドウォール５が形成されたワー
ドライン３が形成されている。そして、ワードライン３
を含むシリコン基板１上に絶縁膜６、ビットライン７、
絶縁膜８、９が順次積層され、それらの上にキャパシタ
下部電極１０が形成され、さらに、キャパシタ絶縁膜
（図示せず）を介して上部電極１１が形成されている。
また、これらの上には層間絶縁膜１２及び配線層１３が
形成され、半導体装置が構成されている。
ＲＡＭの実施例を図面に基づいて説明する。スタック型
ＤＲＡＭは、図５及び図６に示したように、素子分離領
域（図示せず）が形成されたシリコン基板１にゲート酸
化膜としてＳｉＯ2 膜２が形成されており、ＳｉＯ2 膜
４が積層され、かつサイドウォール５が形成されたワー
ドライン３が形成されている。そして、ワードライン３
を含むシリコン基板１上に絶縁膜６、ビットライン７、
絶縁膜８、９が順次積層され、それらの上にキャパシタ
下部電極１０が形成され、さらに、キャパシタ絶縁膜
（図示せず）を介して上部電極１１が形成されている。
また、これらの上には層間絶縁膜１２及び配線層１３が
形成され、半導体装置が構成されている。
【００１３】このように構成されるスタック型ＤＲＡＭ
の平面的なキャパシタ下部電極１０は、図１に示したよ
うに、単位セルごとに独立して形成されており、メモリ
セルアレイ端部においては、各辺ごとに、キャパシタ下
部電極１０が全て一体化して形成されている。なお、こ
の図面においては、ワードライン３及びビットライン７
は図示されていないが、キャパシタがワードライン３及
びビットライン７の上方に形成されている場合及びキャ
パシタがワードライン３の上方であって、かつ、ビット
ライン７の上方に形成されている場合がある。また、キ
ャパシタ下部電極１０は、ワードライン３間であって、
かつビットライン７間に配設されている。
の平面的なキャパシタ下部電極１０は、図１に示したよ
うに、単位セルごとに独立して形成されており、メモリ
セルアレイ端部においては、各辺ごとに、キャパシタ下
部電極１０が全て一体化して形成されている。なお、こ
の図面においては、ワードライン３及びビットライン７
は図示されていないが、キャパシタがワードライン３及
びビットライン７の上方に形成されている場合及びキャ
パシタがワードライン３の上方であって、かつ、ビット
ライン７の上方に形成されている場合がある。また、キ
ャパシタ下部電極１０は、ワードライン３間であって、
かつビットライン７間に配設されている。
【００１４】また、図２に示すように、スタック型ＤＲ
ＡＭの別の実施例の平面的なキャパシタ下部電極２０
は、単位セルごとに独立して形成されており、メモリセ
ルアレイ端部においては、キャパシタ下部電極２０が隣
接するキャパシタ下部電極２０と２個づつ一体化して形
成されている。さらに、図３に示すように、スタック型
ＤＲＡＭの別の実施例の平面的なキャパシタ下部電極３
０は、単位セルごとに独立して、かつ、ハーフピッチず
つずれて形成されており、メモリセルアレイ端部におい
ては、各辺ごとに、キャパシタ下部電極３０が全て一体
化して形成されている。また、図４に示すように、スタ
ック型ＤＲＡＭのさらに別の実施例の平面的なキャパシ
タ下部電極４０は、単位セルごとに独立して形成されて
おり、メモリセルアレイ端部においては、キャパシタ下
部電極４０が隣接するキャパシタ下部電極４０と２〜３
個づつ一体化して形成されている。
ＡＭの別の実施例の平面的なキャパシタ下部電極２０
は、単位セルごとに独立して形成されており、メモリセ
ルアレイ端部においては、キャパシタ下部電極２０が隣
接するキャパシタ下部電極２０と２個づつ一体化して形
成されている。さらに、図３に示すように、スタック型
ＤＲＡＭの別の実施例の平面的なキャパシタ下部電極３
０は、単位セルごとに独立して、かつ、ハーフピッチず
つずれて形成されており、メモリセルアレイ端部におい
ては、各辺ごとに、キャパシタ下部電極３０が全て一体
化して形成されている。また、図４に示すように、スタ
ック型ＤＲＡＭのさらに別の実施例の平面的なキャパシ
タ下部電極４０は、単位セルごとに独立して形成されて
おり、メモリセルアレイ端部においては、キャパシタ下
部電極４０が隣接するキャパシタ下部電極４０と２〜３
個づつ一体化して形成されている。
【００１５】次に、このように構成されるスタック型Ｄ
ＲＡＭの製造方法を説明する。まず、ＬＯＣＯＳにより
素子分離領域が形成されたシリコン基板１上に膜厚１０
０Å程度のＳｉＯ2 膜２を介して、膜厚２０００Å程度
のリンがドーピングされたポリシリコン及び膜厚１００
０Å程度のＳｉＯ2 膜４を積層し、フォトリソグラフィ
工程により、ワードライン３をパターン形成する。
ＲＡＭの製造方法を説明する。まず、ＬＯＣＯＳにより
素子分離領域が形成されたシリコン基板１上に膜厚１０
０Å程度のＳｉＯ2 膜２を介して、膜厚２０００Å程度
のリンがドーピングされたポリシリコン及び膜厚１００
０Å程度のＳｉＯ2 膜４を積層し、フォトリソグラフィ
工程により、ワードライン３をパターン形成する。
【００１６】次いで、これらワードライン３を含むシリ
コン基板１上にＳｉＯ2 膜を１０００Å程度積層し、Ｒ
ＩＥエッチバックを行うことにより、ワードライン３に
自己整合的にサイドウォール５を形成する。その後、こ
れらワードライン３を含むシリコン基板１上にＳｉＯ2
膜６を１０００Å程度積層して平坦化し、この上にビッ
トライン７をフォトリソグラフィ工程によりパターン形
成する。 さらに、層間絶縁膜として、膜厚１０００Å
程度のＳｉＯ2 膜８と、膜厚５００Å程度のＳｉＮ膜９
を順次積層して平坦化し、さらに、膜厚４０００Å程度
のリンがドーピングされたポリシリコンを積層し、所望
の形状にパターニングすることによりキャパシタ下部電
極１０を形成する。そして、キャパシタ絶縁膜として膜
厚６０Å程度のＳｉＯ2 系の絶縁膜（図示せず）及びキ
ャパシタ上部電極として膜厚２０００Å程度のリンがド
ーピングされたポリシリコンを順次積層し、パターニン
グすることによりキャパシタを作製する。
コン基板１上にＳｉＯ2 膜を１０００Å程度積層し、Ｒ
ＩＥエッチバックを行うことにより、ワードライン３に
自己整合的にサイドウォール５を形成する。その後、こ
れらワードライン３を含むシリコン基板１上にＳｉＯ2
膜６を１０００Å程度積層して平坦化し、この上にビッ
トライン７をフォトリソグラフィ工程によりパターン形
成する。 さらに、層間絶縁膜として、膜厚１０００Å
程度のＳｉＯ2 膜８と、膜厚５００Å程度のＳｉＮ膜９
を順次積層して平坦化し、さらに、膜厚４０００Å程度
のリンがドーピングされたポリシリコンを積層し、所望
の形状にパターニングすることによりキャパシタ下部電
極１０を形成する。そして、キャパシタ絶縁膜として膜
厚６０Å程度のＳｉＯ2 系の絶縁膜（図示せず）及びキ
ャパシタ上部電極として膜厚２０００Å程度のリンがド
ーピングされたポリシリコンを順次積層し、パターニン
グすることによりキャパシタを作製する。
【００１７】次いで、層間絶縁膜としてＳｉＯ2 膜を３
０００Å程度積層し、アニール処理を施したのち、金属
配線層１３として、膜厚４０００Å程度のアルミニウム
を積層し、所望の形状にパターニングする。また、本発
明の半導体記憶装置の別の実施例として、図７及び図８
に示すように、スタック型ＤＲＡＭはワードライン３上
に絶縁膜を介してキャパシタ下部電極１０及び上部電極
１１が形成された上に、ビットライン７が形成されて構
成されている。
０００Å程度積層し、アニール処理を施したのち、金属
配線層１３として、膜厚４０００Å程度のアルミニウム
を積層し、所望の形状にパターニングする。また、本発
明の半導体記憶装置の別の実施例として、図７及び図８
に示すように、スタック型ＤＲＡＭはワードライン３上
に絶縁膜を介してキャパシタ下部電極１０及び上部電極
１１が形成された上に、ビットライン７が形成されて構
成されている。
【００１８】このような構成の半導体記憶装置は、実質
的に上記の製造方法と同様に形成することができる。な
お、上記実施例においては、キャパシタ下部電極が一体
化して形成されている場合について説明しているが、キ
ャパシタに接続されている局所配線が一体化して形成さ
れている場合には、単位セルごとに独立して形成されて
いるキャパシタ下部電極の上方に、単位セルごとに独立
して局所配線が形成されており、メモリセルアレイ端部
に配置している局所配線が複数個一体化して形成されて
いるものである。
的に上記の製造方法と同様に形成することができる。な
お、上記実施例においては、キャパシタ下部電極が一体
化して形成されている場合について説明しているが、キ
ャパシタに接続されている局所配線が一体化して形成さ
れている場合には、単位セルごとに独立して形成されて
いるキャパシタ下部電極の上方に、単位セルごとに独立
して局所配線が形成されており、メモリセルアレイ端部
に配置している局所配線が複数個一体化して形成されて
いるものである。
【００１９】
【発明の効果】本発明に係る半導体記憶装置によれば、
メモリセル端部のキャパシタを構成するキャパシタ下部
電極あるいはキャパシタに接続された局所配線が、隣接
する２つ以上のキャパシタ下部電極あるいは局所配線と
一体化して配設されているので、メモリセル端部のワー
ドライン又はビットライン等によって生じる段差を緩和
することができるばかりでなく、ワードライン又はビッ
トライン等が形成された半導体基板上にキャパシタ下部
電極材料あるいは局所配線材料を積層し、フォトリソグ
ラフィ工程によりキャパシタ下部電極あるいは局所配線
をパターニングした場合でも、キャパシタ下部電極ある
いは局所配線のパターニングのためのフォトリソグラフ
ィ工程において、ワードラインビットライン等の各配線
層からの反射によるメモリセル端部のキャパシタ下部電
極あるいは局所配線のフォトパターン形状のくびれ、パ
ターンの消失、あるいは線幅細りによりレジスト倒れを
防止することができる。
メモリセル端部のキャパシタを構成するキャパシタ下部
電極あるいはキャパシタに接続された局所配線が、隣接
する２つ以上のキャパシタ下部電極あるいは局所配線と
一体化して配設されているので、メモリセル端部のワー
ドライン又はビットライン等によって生じる段差を緩和
することができるばかりでなく、ワードライン又はビッ
トライン等が形成された半導体基板上にキャパシタ下部
電極材料あるいは局所配線材料を積層し、フォトリソグ
ラフィ工程によりキャパシタ下部電極あるいは局所配線
をパターニングした場合でも、キャパシタ下部電極ある
いは局所配線のパターニングのためのフォトリソグラフ
ィ工程において、ワードラインビットライン等の各配線
層からの反射によるメモリセル端部のキャパシタ下部電
極あるいは局所配線のフォトパターン形状のくびれ、パ
ターンの消失、あるいは線幅細りによりレジスト倒れを
防止することができる。
【００２０】従って、キャパシタ下部電極あるいは局所
配線の作製不良を防止することができ、信頼性の高い半
導体記憶装置を歩留りよく得ることができる。
配線の作製不良を防止することができ、信頼性の高い半
導体記憶装置を歩留りよく得ることができる。
【図１】本発明に係わる半導体記憶装置を構成するキャ
パシタ下部電極の配置の実施例を示すメモリセルアレイ
の平面図である。
パシタ下部電極の配置の実施例を示すメモリセルアレイ
の平面図である。
【図２】本発明に係わる半導体記憶装置を構成するキャ
パシタ下部電極の配置の別の実施例を示すメモリセルア
レイの平面図である。
パシタ下部電極の配置の別の実施例を示すメモリセルア
レイの平面図である。
【図３】本発明に係わる半導体記憶装置を構成するキャ
パシタ下部電極の配置の別の実施例を示すメモリセルア
レイの平面図である。
パシタ下部電極の配置の別の実施例を示すメモリセルア
レイの平面図である。
【図４】本発明に係わる半導体記憶装置を構成するキャ
パシタ下部電極の配置の別の実施例を示すメモリセルア
レイの平面図である。
パシタ下部電極の配置の別の実施例を示すメモリセルア
レイの平面図である。
【図５】本発明に係る半導体記憶装置の実施例を示す概
略断面図である。
略断面図である。
【図６】本発明に係る半導体記憶装置の別の実施例を示
す概略断面図である。
す概略断面図である。
【図７】本発明に係る半導体記憶装置の別の実施例を示
す概略断面図である。
す概略断面図である。
【図８】本発明に係る半導体記憶装置の別の実施例を示
す概略断面図である。
す概略断面図である。
【図９】従来の半導体記憶装置を構成するキャパシタ下
部電極の配置の実施例を示すメモリセルアレイの平面図
である。
部電極の配置の実施例を示すメモリセルアレイの平面図
である。
【図１０】従来の半導体記憶装置を構成するキャパシタ
下部電極の配置の別の実施例を示すメモリセルアレイの
平面図である。
下部電極の配置の別の実施例を示すメモリセルアレイの
平面図である。
１ シリコン基板（半導体基板） ３ ワードライン ７ ビットライン １０ キャパシタ下部電極
Claims (7)
- 【請求項１】 半導体基板上の一方向に平行に配設され
た複数のワードラインと、それらワードラインと直行
し、かつ互いに平行に配設されたビットラインと、キャ
パシタとを有する半導体記憶装置であって、メモリセル
アレイ端部の前記キャパシタを構成するキャパシタ下部
電極あるいは前記キャパシタに接続された局所配線が、
隣接する２つ以上の前記キャパシタ下部電極あるいは局
所配線と一体化して配設されていることを特徴とする半
導体記憶装置。 - 【請求項２】 キャパシタがスタック型又はスタック・
トレンチ型の構造である請求項１記載の半導体記憶装
置。 - 【請求項３】 キャパシタ下部電極あるいは局所配線
が、ワードラインとビットラインとの上方に配設されて
いる請求項１記載の半導体記憶装置。 - 【請求項４】 キャパシタ下部電極あるいは局所配線
が、ワードラインの上方であり、かつ、ビットラインの
下方に配設されている請求項１記載の半導体記憶装置。 - 【請求項５】 隣接する２つ以上のキャパシタ下部電極
あるいは局所配線と一体化して配設されている前記キャ
パシタ下部電極あるいは局所配線が、ワードライン間、
あるいはビットライン間に配設されている請求項１記載
の半導体記憶装置。 - 【請求項６】 隣接する２つ以上のキャパシタ下部電極
あるいは局所配線と一体化して配設されている前記キャ
パシタ下部電極あるいは局所配線が、直線状に配設され
ている請求項１記載の半導体記憶装置。 - 【請求項７】 隣接する２つ以上のキャパシタ下部電極
あるいは局所配線と一体化して配設されている前記キャ
パシタ下部電極あるいは局所配線が、閉ループ形状に配
設されている請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161224A JPH065812A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161224A JPH065812A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065812A true JPH065812A (ja) | 1994-01-14 |
Family
ID=15730991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161224A Pending JPH065812A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2741193A1 (fr) * | 1995-11-09 | 1997-05-16 | Mitsubishi Electric Corp | Dispositif de memoire a semiconducteurs a motifs fictifs |
-
1992
- 1992-06-19 JP JP4161224A patent/JPH065812A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2741193A1 (fr) * | 1995-11-09 | 1997-05-16 | Mitsubishi Electric Corp | Dispositif de memoire a semiconducteurs a motifs fictifs |
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