JPH05218333A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH05218333A JPH05218333A JP4224227A JP22422792A JPH05218333A JP H05218333 A JPH05218333 A JP H05218333A JP 4224227 A JP4224227 A JP 4224227A JP 22422792 A JP22422792 A JP 22422792A JP H05218333 A JPH05218333 A JP H05218333A
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/947—Subphotolithographic processing
Abstract
(57)【要約】 （修正有）
【目的】 半導体メモリ装置およびその製造方法を提供
する。 【構成】 半導体メモリ装置の製造方法は半導体基板上
に第１導電層４６を形成する工程、前記第１導電層上に
第１の第１物質層からなる第１パターン７０を形成する
工程、結果物上に第１の第２物質層からなる第１の側壁
スペーサ８０ａを形成する工程、前記第１の側壁スペー
サを食刻マスクとして前記第１の側壁スペーサ下部に形
成されている物質層を食刻する工程を含むキャパシタの
製造工程を含む。 【効果】 高集積化および高信頼度の半導体メモリ装置
製造を可能にする。
する。 【構成】 半導体メモリ装置の製造方法は半導体基板上
に第１導電層４６を形成する工程、前記第１導電層上に
第１の第１物質層からなる第１パターン７０を形成する
工程、結果物上に第１の第２物質層からなる第１の側壁
スペーサ８０ａを形成する工程、前記第１の側壁スペー
サを食刻マスクとして前記第１の側壁スペーサ下部に形
成されている物質層を食刻する工程を含むキャパシタの
製造工程を含む。 【効果】 高集積化および高信頼度の半導体メモリ装置
製造を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置およ
びその製造方法に係り、特に高信頼度および高容量のキ
ャパシタを備える高集積半導体メモリ装置およびその製
造方法に関するものである。
びその製造方法に係り、特に高信頼度および高容量のキ
ャパシタを備える高集積半導体メモリ装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】メモリセル面積の減少によるセルキャパ
シタンス減少はＤＲＡＭの集積度増加に深刻な障害要因
になるが、これはメモリセルの読出能力を低下させソフ
トエラー率を増加させるだけでなく、低電圧での素子動
作を難しくし作動時電力消耗を過多にするので半導体メ
モリ装置の高集積化のためには必ず解決しなければなら
ない課題である。
シタンス減少はＤＲＡＭの集積度増加に深刻な障害要因
になるが、これはメモリセルの読出能力を低下させソフ
トエラー率を増加させるだけでなく、低電圧での素子動
作を難しくし作動時電力消耗を過多にするので半導体メ
モリ装置の高集積化のためには必ず解決しなければなら
ない課題である。
【０００３】通常、約１．５μｍ2 のメモリセル面積を
有する６４Ｍｂ級ＤＲＡＭにおいては、一般的な２次元
的なスタック形メモリセルを用いるとするとＴａ2 Ｏ5
と同様な高誘電率の物質を用いたとしても充分なセルキ
ャパシタンスが得にくいので３次元的構造のスタック形
キャパシタを提案してキャパシタンス向上を図ってい
る。二重スタック構造、フィン構造、円筒形電極構造、
スプレッドスタック構造、およびボックス構造はメモリ
セルのセルキャパシタンス増加のために提案された３次
元的構造のストリッジ電極である。
有する６４Ｍｂ級ＤＲＡＭにおいては、一般的な２次元
的なスタック形メモリセルを用いるとするとＴａ2 Ｏ5
と同様な高誘電率の物質を用いたとしても充分なセルキ
ャパシタンスが得にくいので３次元的構造のスタック形
キャパシタを提案してキャパシタンス向上を図ってい
る。二重スタック構造、フィン構造、円筒形電極構造、
スプレッドスタック構造、およびボックス構造はメモリ
セルのセルキャパシタンス増加のために提案された３次
元的構造のストリッジ電極である。
【０００４】３次元的スタック形構造キャパシタにおい
て、特に円筒構造は円筒の外面だけではなく内面まで有
効キャパシタ領域として利用できるので６４Ｍｂ級メモ
リセルやそれ以上級で高集積されるメモリセルに適する
構造として採択されているが、現在は単純な円筒構造か
ら更に改善して円筒内部に円柱を添加することにより円
筒の外面および内面だけでなく円筒の内部に含まれる円
柱の外面まで有効キャパシタ領域として利用できるよう
にしたリング構造を備えたスタック形キャパシタ（A St
acked Capacitor Cell With Ring Structure;1990,22n
d conference on SSDM、 Part II, Page 833〜836 参
照）が提案されている。
て、特に円筒構造は円筒の外面だけではなく内面まで有
効キャパシタ領域として利用できるので６４Ｍｂ級メモ
リセルやそれ以上級で高集積されるメモリセルに適する
構造として採択されているが、現在は単純な円筒構造か
ら更に改善して円筒内部に円柱を添加することにより円
筒の外面および内面だけでなく円筒の内部に含まれる円
柱の外面まで有効キャパシタ領域として利用できるよう
にしたリング構造を備えたスタック形キャパシタ（A St
acked Capacitor Cell With Ring Structure;1990,22n
d conference on SSDM、 Part II, Page 833〜836 参
照）が提案されている。
【０００５】図１Ａ〜図３Ｇはその内部に１個の円柱電
極を含む円筒形ストリッジ電極形成のための工程順序を
示した断面図である。ソース１４、ドレーン１６および
ゲート電極１８を備えたトランジスタと前記トランジス
タのドレーン領域と接触する埋没形ビットライン２０が
形成されている半導体基板上に層間絶縁膜１９および窒
化膜２２を順次積層した後（図１Ａ）、前記ソース領域
上に沈積された前記層間絶縁膜および窒化膜を食刻によ
り部分的に除去してコンタクトホール２４を形成する
（図１Ｂ）。次いで前記コンタクトホール２４の穴を埋
めながら前記窒化膜２２上に所定の厚さを有するように
第１多結晶シリコン層２６を沈積し、その上に酸化膜を
積層し円筒内部に形成される柱を作るために前記酸化膜
をパターニングすることにより酸化膜パターン２８を作
り（図１Ｃ）、前記酸化膜パターン２８をマスクとして
第１多結晶膜シリコン層２６を所定深さまでエッチバッ
クして除去することにより柱電極２６ａを形成した後、
前記第１多結晶シリコン層上に前記酸化膜パターン２８
とその食刻選択比が異なる絶縁層を積層する。次いで、
前記絶縁層を異方性食刻により除去するが、このとき前
記酸化膜パターン２８および柱電極２６ａの側壁には前
記絶縁層の一部が除去されず残りスぺーサ３０を形成す
る（図２Ｄ）。酸化膜パターン２８、スぺーサ３０およ
び柱電極２６ａが形成された前記半導体基板全面に第２
多結晶シリコン層を沈積した後、前記第１および第２多
結晶シリコン層に異方性食刻を行い前記スぺーサ３０側
壁に第２多結晶シリコンで構成された更に他のスぺーサ
を形成することにより円筒電極３２を完成し（図２
Ｅ）、湿式食刻を行って前記酸化膜パターン２８および
スペーサ３０を除去することにより柱電極２６ｂと円筒
電極３２を備えたストリッジ電極Ｓ１、Ｓ２を完成する
（図２Ｆ）。次いで、前記ストリッジ電極全面に誘電体
膜３４を沈積し、第３多結晶シリコンを前記半導体基板
全面に沈積することによりリング構造を備えたスタック
形キャパシタを完成する（図３Ｇ）。
極を含む円筒形ストリッジ電極形成のための工程順序を
示した断面図である。ソース１４、ドレーン１６および
ゲート電極１８を備えたトランジスタと前記トランジス
タのドレーン領域と接触する埋没形ビットライン２０が
形成されている半導体基板上に層間絶縁膜１９および窒
化膜２２を順次積層した後（図１Ａ）、前記ソース領域
上に沈積された前記層間絶縁膜および窒化膜を食刻によ
り部分的に除去してコンタクトホール２４を形成する
（図１Ｂ）。次いで前記コンタクトホール２４の穴を埋
めながら前記窒化膜２２上に所定の厚さを有するように
第１多結晶シリコン層２６を沈積し、その上に酸化膜を
積層し円筒内部に形成される柱を作るために前記酸化膜
をパターニングすることにより酸化膜パターン２８を作
り（図１Ｃ）、前記酸化膜パターン２８をマスクとして
第１多結晶膜シリコン層２６を所定深さまでエッチバッ
クして除去することにより柱電極２６ａを形成した後、
前記第１多結晶シリコン層上に前記酸化膜パターン２８
とその食刻選択比が異なる絶縁層を積層する。次いで、
前記絶縁層を異方性食刻により除去するが、このとき前
記酸化膜パターン２８および柱電極２６ａの側壁には前
記絶縁層の一部が除去されず残りスぺーサ３０を形成す
る（図２Ｄ）。酸化膜パターン２８、スぺーサ３０およ
び柱電極２６ａが形成された前記半導体基板全面に第２
多結晶シリコン層を沈積した後、前記第１および第２多
結晶シリコン層に異方性食刻を行い前記スぺーサ３０側
壁に第２多結晶シリコンで構成された更に他のスぺーサ
を形成することにより円筒電極３２を完成し（図２
Ｅ）、湿式食刻を行って前記酸化膜パターン２８および
スペーサ３０を除去することにより柱電極２６ｂと円筒
電極３２を備えたストリッジ電極Ｓ１、Ｓ２を完成する
（図２Ｆ）。次いで、前記ストリッジ電極全面に誘電体
膜３４を沈積し、第３多結晶シリコンを前記半導体基板
全面に沈積することによりリング構造を備えたスタック
形キャパシタを完成する（図３Ｇ）。
【０００６】前述した従来の高集積半導体メモリ装置は
円筒電極内部に柱電極を形成することにより、円筒電極
の外面および内面だけではなく柱電極の外面まで有効キ
ャパシタ領域として利用できるので６４Ｍｂ級ＤＲＡＭ
セルを実現する有力なモデルとして採択されている。し
かし、円筒電極と柱電極から形成される前記メモリ装置
は、前記円筒電極および柱電極が同一層の導電物質で構
成されずそれぞれの電極を構成する導電物質が層を違え
て形成されるので工程において不便さがある問題点と、
前記円筒電極は第２多結晶シリコン層に異方性食刻を行
って前記スぺーサ３０の側壁に二重のスぺーサを作り形
成するが、これは多結晶シリコンの食刻程度がウェハ内
で均一に現れず、前記ウェハ縁部と中央部での前記円筒
電極３２の高さが異なるので同一ウェハ内でもセルキャ
パシタンスの値が異なることがある。通常食刻対象物が
多結晶シリコンの場合には食刻率がウェハの縁部と中央
部で異なるので前記ウェハ中央部でのストリッジ電極は
図３Ｈ断面図のように示され、想像するセルキャパシタ
ンス値より更に低い値を得る問題点がある。そして前記
円筒電極３２は前記スぺーサ３０の側壁に更に他のスぺ
ーサを形成して作られるので二重の異方性食刻により前
記円筒電極の先の部分が尖るように形成され、前記先の
部分に塗布される誘電体膜がブレークダウンする現象を
起こしやすいので素子の電気的特性、収率および信頼性
を低下させることになる。
円筒電極内部に柱電極を形成することにより、円筒電極
の外面および内面だけではなく柱電極の外面まで有効キ
ャパシタ領域として利用できるので６４Ｍｂ級ＤＲＡＭ
セルを実現する有力なモデルとして採択されている。し
かし、円筒電極と柱電極から形成される前記メモリ装置
は、前記円筒電極および柱電極が同一層の導電物質で構
成されずそれぞれの電極を構成する導電物質が層を違え
て形成されるので工程において不便さがある問題点と、
前記円筒電極は第２多結晶シリコン層に異方性食刻を行
って前記スぺーサ３０の側壁に二重のスぺーサを作り形
成するが、これは多結晶シリコンの食刻程度がウェハ内
で均一に現れず、前記ウェハ縁部と中央部での前記円筒
電極３２の高さが異なるので同一ウェハ内でもセルキャ
パシタンスの値が異なることがある。通常食刻対象物が
多結晶シリコンの場合には食刻率がウェハの縁部と中央
部で異なるので前記ウェハ中央部でのストリッジ電極は
図３Ｈ断面図のように示され、想像するセルキャパシタ
ンス値より更に低い値を得る問題点がある。そして前記
円筒電極３２は前記スぺーサ３０の側壁に更に他のスぺ
ーサを形成して作られるので二重の異方性食刻により前
記円筒電極の先の部分が尖るように形成され、前記先の
部分に塗布される誘電体膜がブレークダウンする現象を
起こしやすいので素子の電気的特性、収率および信頼性
を低下させることになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は前述し
た従来技術の種々の問題点を解決し６４Ｍｂ級以上のＤ
ＲＡＭで要求されるセルキャパシタンスを充分に満足さ
せられるストリッジ電極構造を有する高集積半導体メモ
リ装置を提供することにある。本発明の他の目的は信頼
性ある高集積半導体メモリ装置を提供することにある。
た従来技術の種々の問題点を解決し６４Ｍｂ級以上のＤ
ＲＡＭで要求されるセルキャパシタンスを充分に満足さ
せられるストリッジ電極構造を有する高集積半導体メモ
リ装置を提供することにある。本発明の他の目的は信頼
性ある高集積半導体メモリ装置を提供することにある。
【０００８】本発明の更に他の目的は前記高集積半導体
メモリ装置を製造するにあたって適切な製造方法を提供
することにある。
メモリ装置を製造するにあたって適切な製造方法を提供
することにある。
【０００９】
【課題を解決するための手段】本発明の前記目的および
他の目的を達成するために本発明による半導体メモリ装
置は半導体基板の表面を基準としたとき、ネガティブで
ない傾斜を有する側壁を備えるストリッジ電極を含むキ
ャパシタを含むことを特徴とする。本発明の更に他の目
的を達成するために本発明による半導体メモリ装置の製
造方法は、半導体基板上に第１導電層を形成する工程、
前記第１導電層上に第１の第１物質層からなる第１パタ
ーンを形成する工程、結果物上に第１の第２物質層から
なる第１の側壁スぺーサを形成する工程、前記第１の側
壁スぺーサを食刻マスクとして前記第１の側壁スぺーサ
下部に形成されている物質層を食刻する工程を含むキャ
パシタの製造工程を含むことを特徴とする。
他の目的を達成するために本発明による半導体メモリ装
置は半導体基板の表面を基準としたとき、ネガティブで
ない傾斜を有する側壁を備えるストリッジ電極を含むキ
ャパシタを含むことを特徴とする。本発明の更に他の目
的を達成するために本発明による半導体メモリ装置の製
造方法は、半導体基板上に第１導電層を形成する工程、
前記第１導電層上に第１の第１物質層からなる第１パタ
ーンを形成する工程、結果物上に第１の第２物質層から
なる第１の側壁スぺーサを形成する工程、前記第１の側
壁スぺーサを食刻マスクとして前記第１の側壁スぺーサ
下部に形成されている物質層を食刻する工程を含むキャ
パシタの製造工程を含むことを特徴とする。
【００１０】
【作用】本発明による半導体メモリ装置によると、スト
リッジ電極の側壁を半導体基板の表面に対しネガティブ
でない傾斜を有するよう形成して、プレート電極形成の
ための導電物質沈積時ストリッジ電極の間に形成する可
能性のある気孔発生を防止することによってメモリ装置
の信頼度を増加し、一つの円筒電極と一つの柱電極を有
するストリッジ電極、一つの円筒電極と複数個の柱電極
を有するストリッジ電極、複数個の円筒電極と一つの柱
電極を有するストリッジ電極および複数個の円筒電極と
複数個の柱電極を有するストリッジ電極等の種々の構造
のストリッジ電極が形成できるのでセルキャパシタンス
増加が容易である。
リッジ電極の側壁を半導体基板の表面に対しネガティブ
でない傾斜を有するよう形成して、プレート電極形成の
ための導電物質沈積時ストリッジ電極の間に形成する可
能性のある気孔発生を防止することによってメモリ装置
の信頼度を増加し、一つの円筒電極と一つの柱電極を有
するストリッジ電極、一つの円筒電極と複数個の柱電極
を有するストリッジ電極、複数個の円筒電極と一つの柱
電極を有するストリッジ電極および複数個の円筒電極と
複数個の柱電極を有するストリッジ電極等の種々の構造
のストリッジ電極が形成できるのでセルキャパシタンス
増加が容易である。
【００１１】
【実施例】以下、本発明に係る実施例を添付図面に従っ
て説明する。図４Ａ〜図６Ｃは本発明の実施例により製
造された半導体メモリ装置を図示した斜視図で、前記図
４Ａは一つの円筒電極１００ｂおよび底板電極１００ｃ
を備えたストリッジ電極を、前記図５Ｂは複数個の円筒
電極１００ｂが玉ねぎ形に重なり底板電極１００ｃによ
り互いに連結された形のストリッジ電極を、そして前記
図６ｃは複数個の円筒電極１００ｂが玉ねぎ形に重なり
その内部には複数個の柱電極１００ａが形成されており
底板電極１００ｃにより互いに連結された形のストリッ
ジ電極を図示している。
て説明する。図４Ａ〜図６Ｃは本発明の実施例により製
造された半導体メモリ装置を図示した斜視図で、前記図
４Ａは一つの円筒電極１００ｂおよび底板電極１００ｃ
を備えたストリッジ電極を、前記図５Ｂは複数個の円筒
電極１００ｂが玉ねぎ形に重なり底板電極１００ｃによ
り互いに連結された形のストリッジ電極を、そして前記
図６ｃは複数個の円筒電極１００ｂが玉ねぎ形に重なり
その内部には複数個の柱電極１００ａが形成されており
底板電極１００ｃにより互いに連結された形のストリッ
ジ電極を図示している。
【００１２】前記各ストリッジ電極は円筒電極１００
ｂ、柱電極１００ａおよび底板電極１００ｃから構成さ
れ、円筒電極および柱電極の個数により区分して図示し
た。このとき、前記ストリッジ電極は半導体基板の表面
を基準としたときネガティブでない側壁傾斜（θ≧９０
°）を有するように形成され、底板電極の下面までセル
キャパシタンスのための有効面積として利用できるよう
に形成されている。
ｂ、柱電極１００ａおよび底板電極１００ｃから構成さ
れ、円筒電極および柱電極の個数により区分して図示し
た。このとき、前記ストリッジ電極は半導体基板の表面
を基準としたときネガティブでない側壁傾斜（θ≧９０
°）を有するように形成され、底板電極の下面までセル
キャパシタンスのための有効面積として利用できるよう
に形成されている。
【００１３】従って、前記ストリッジ電極Ｓ１、Ｓ２は
限定されたメモリセル領域内で円筒電極１００ｂの外面
および内面、および柱電極１００ａの外面により電荷を
蓄積する表面積を拡張できるので、セルキャパシタンス
は前記円筒電極および柱電極の高さと前記柱電極および
円筒電極の個数を調節することにより希望値が得られ
る。そして、前記円筒電極の内壁に沿って形成されてい
た尖ったフェンスがないプロフィルを確認することがで
きる。
限定されたメモリセル領域内で円筒電極１００ｂの外面
および内面、および柱電極１００ａの外面により電荷を
蓄積する表面積を拡張できるので、セルキャパシタンス
は前記円筒電極および柱電極の高さと前記柱電極および
円筒電極の個数を調節することにより希望値が得られ
る。そして、前記円筒電極の内壁に沿って形成されてい
た尖ったフェンスがないプロフィルを確認することがで
きる。
【００１４】第１実施例 図７〜図９Ｅは本発明による半導体メモリ装置の製造方
法の第１実施例を説明するための断面図である。まず、
図７Ａはトランジスタが形成されている半導体基板上に
平坦化層４０、食刻阻止層４２およびスぺーサ層４４を
順番に積層する工程を図示したもので、フィールド酸化
膜１２により活性領域および非活性領域に区分された半
導体基板１０の前記活性領域に、ドレーン領域１６と、
前記ドレーン領域と接続するビットライン２０を共有
し、それぞれが一つずつのソース領域１４とゲート電極
１８を備える一対のトランジスタを形成する工程、前記
トランジスタが形成されている半導体基板全面に前記ト
ランジスタを絶縁させるための目的で絶縁層１９を形成
する工程、トランジスタを製造する工程によりその表面
に段差が発生した前記半導体基板の表面を平坦化させる
目的で結果物全面に平坦化層４０を形成する工程、食刻
阻止層４２として、例えば３０Å〜３００Å程度の厚さ
でシリコン窒化物のような物質を前記平坦化層全面に沈
積する工程および再び酸化物のような物質を、例えば５
００Å〜２０００Å程度の厚さで沈積することによりス
ぺーサ層４４を形成する工程で進行される。
法の第１実施例を説明するための断面図である。まず、
図７Ａはトランジスタが形成されている半導体基板上に
平坦化層４０、食刻阻止層４２およびスぺーサ層４４を
順番に積層する工程を図示したもので、フィールド酸化
膜１２により活性領域および非活性領域に区分された半
導体基板１０の前記活性領域に、ドレーン領域１６と、
前記ドレーン領域と接続するビットライン２０を共有
し、それぞれが一つずつのソース領域１４とゲート電極
１８を備える一対のトランジスタを形成する工程、前記
トランジスタが形成されている半導体基板全面に前記ト
ランジスタを絶縁させるための目的で絶縁層１９を形成
する工程、トランジスタを製造する工程によりその表面
に段差が発生した前記半導体基板の表面を平坦化させる
目的で結果物全面に平坦化層４０を形成する工程、食刻
阻止層４２として、例えば３０Å〜３００Å程度の厚さ
でシリコン窒化物のような物質を前記平坦化層全面に沈
積する工程および再び酸化物のような物質を、例えば５
００Å〜２０００Å程度の厚さで沈積することによりス
ぺーサ層４４を形成する工程で進行される。
【００１５】このとき、前記食刻阻止層４２を構成する
物質は、スぺーサ層を除去するための湿式食刻に対して
前記スぺーサ層４４を構成する物質とはその食刻率が異
なる（所定の食刻に対して、Ａ物質の食刻率を１とした
ときＢ物質の食刻率が４〜５以上なら、”前記Ａ物質は
所定の食刻に対して前記Ｂ物質とは異なる食刻率を有す
る”と表現する）物質で構成されなければならないが、
通常、前記食刻阻止層を構成する物質は前記スぺーサ層
を構成する物質に比べてその食刻率がはるかに低い物質
で構成されなければならないし、本発明で前述したよう
に、食刻阻止層４２を構成する物質としてはシリコン窒
化物を、スペーサ層４４を構成する物質としては酸化物
を用いた。なお、前記所定の食刻とは、絶対的な特定を
意味するものではなく、各種状況個々の場面で食刻率を
検討するための一時的特定を意味する。
物質は、スぺーサ層を除去するための湿式食刻に対して
前記スぺーサ層４４を構成する物質とはその食刻率が異
なる（所定の食刻に対して、Ａ物質の食刻率を１とした
ときＢ物質の食刻率が４〜５以上なら、”前記Ａ物質は
所定の食刻に対して前記Ｂ物質とは異なる食刻率を有す
る”と表現する）物質で構成されなければならないが、
通常、前記食刻阻止層を構成する物質は前記スぺーサ層
を構成する物質に比べてその食刻率がはるかに低い物質
で構成されなければならないし、本発明で前述したよう
に、食刻阻止層４２を構成する物質としてはシリコン窒
化物を、スペーサ層４４を構成する物質としては酸化物
を用いた。なお、前記所定の食刻とは、絶対的な特定を
意味するものではなく、各種状況個々の場面で食刻率を
検討するための一時的特定を意味する。
【００１６】図７Ｂはトランジスタのソース領域１４を
部分的に露出させるコンタクトホール９を形成する工程
を図示したもので、前記ソース領域上に積層されている
絶縁層１９、平坦化層４０、食刻阻止層４２およびスペ
ーサ層４４を部分的に除去することにより前記コンタク
トホール９を形成する第１工程と、コンタクトホールが
形成されている半導体基板全面に前記食刻阻止層を構成
する物質と同様な物質、すなわちシリコン窒化物と、前
記スペーサ層を構成する物質と同様な物質、すなわち酸
化膜を順に積層した後、結果物（以上述べた加工を施し
た半導体基板）全面に異方性食刻を行うことにより前記
コンタクトホールの側壁にスペーサ６２を形成する第２
工程で進行される。
部分的に露出させるコンタクトホール９を形成する工程
を図示したもので、前記ソース領域上に積層されている
絶縁層１９、平坦化層４０、食刻阻止層４２およびスペ
ーサ層４４を部分的に除去することにより前記コンタク
トホール９を形成する第１工程と、コンタクトホールが
形成されている半導体基板全面に前記食刻阻止層を構成
する物質と同様な物質、すなわちシリコン窒化物と、前
記スペーサ層を構成する物質と同様な物質、すなわち酸
化膜を順に積層した後、結果物（以上述べた加工を施し
た半導体基板）全面に異方性食刻を行うことにより前記
コンタクトホールの側壁にスペーサ６２を形成する第２
工程で進行される。
【００１７】トランジスタの小型化傾向は、前記トラン
ジスタ上に形成されているコンタクトホールを最小ビッ
チサイズ（最小デザインルール）で形成するとしてもコ
ンタクトホール形成のための食刻工程によりゲート電極
１８またはビットライン２０の表面が部分的に露出され
る可能性を増加させるので、メモリセル、とくにＤＲＡ
Ｍセルにおいて、漏れ電流の深刻な原因となる。前記第
２工程によると、前記スペーサ６２によりコンタクトホ
ール９形成のための食刻工程によりその表面が部分的に
露出される恐れのあるゲート電極１８またはビットライ
ン２０を絶縁させられるので前記漏れ電流の原因を除去
することができる。
ジスタ上に形成されているコンタクトホールを最小ビッ
チサイズ（最小デザインルール）で形成するとしてもコ
ンタクトホール形成のための食刻工程によりゲート電極
１８またはビットライン２０の表面が部分的に露出され
る可能性を増加させるので、メモリセル、とくにＤＲＡ
Ｍセルにおいて、漏れ電流の深刻な原因となる。前記第
２工程によると、前記スペーサ６２によりコンタクトホ
ール９形成のための食刻工程によりその表面が部分的に
露出される恐れのあるゲート電極１８またはビットライ
ン２０を絶縁させられるので前記漏れ電流の原因を除去
することができる。
【００１８】図８Ｃは第１導電層４６、第１の第１物質
層からなる第１パターン７０および第１の第２物質層か
らなる第１の側壁スぺーサ８０ａを形成した後、第１パ
ターン７０および第１の側壁スぺーサ８０ａを食刻マス
クとして前記第１導電層４６を所定深さで食刻する工程
を図示したもので、図７Ｂに示すコンタクトホール９が
形成されている結果物全面に、例えば不純物がドープさ
れた多結晶シリコンのような導電物質を約３０００Å〜
６０００Å程度の厚さで蒸着し前記第１導電層４６を形
成する工程、結果物全面に第１の第１物質、つまり、所
定の食刻法に対して前記第１導電層および第１の第２物
質層（以後の工程で形成される）を構成する物質に比し
て食刻率が異なる物質、例えばフォトレジスト、酸化物
または窒化物を約１０００Å〜３０００Å程度の厚さで
塗布し第１の第１物質層を形成する工程、第１パターン
７０を形成するため前記第１の第１物質層を食刻対象物
にした写真食刻工程を行い前記第１の第１物質層を各セ
ル単位で限定する工程、結果物全面に、所定の食刻法に
対して前記第１導電層を構成する物質よりも食刻率が異
なる物質、例えば前記第１パターンを構成する物質にフ
ォトレジストを用いるときは低温蒸着が可能な酸化物
を、酸化物を用いるときは窒化物を、そして窒化物を用
いるときは酸化物を約５００Å〜１５００Å程度の厚さ
で塗布し第１の第２物質層を形成する工程、前記第１の
第２物質層を食刻対象物として異方性食刻を結果物全面
に行うことにより第１パターン７０側壁に第１の第２物
質層からなる第１の側壁スぺーサ８０ａを形成する工
程、および前記第１パターン７０および第１の側壁スぺ
ーサ８０ａを食刻マスクとした異方性食刻を結果物全面
に行い第１導電層を所定深さ、例えば５００Å〜１５０
０Å程度の深さで食刻する工程で進行される。
層からなる第１パターン７０および第１の第２物質層か
らなる第１の側壁スぺーサ８０ａを形成した後、第１パ
ターン７０および第１の側壁スぺーサ８０ａを食刻マス
クとして前記第１導電層４６を所定深さで食刻する工程
を図示したもので、図７Ｂに示すコンタクトホール９が
形成されている結果物全面に、例えば不純物がドープさ
れた多結晶シリコンのような導電物質を約３０００Å〜
６０００Å程度の厚さで蒸着し前記第１導電層４６を形
成する工程、結果物全面に第１の第１物質、つまり、所
定の食刻法に対して前記第１導電層および第１の第２物
質層（以後の工程で形成される）を構成する物質に比し
て食刻率が異なる物質、例えばフォトレジスト、酸化物
または窒化物を約１０００Å〜３０００Å程度の厚さで
塗布し第１の第１物質層を形成する工程、第１パターン
７０を形成するため前記第１の第１物質層を食刻対象物
にした写真食刻工程を行い前記第１の第１物質層を各セ
ル単位で限定する工程、結果物全面に、所定の食刻法に
対して前記第１導電層を構成する物質よりも食刻率が異
なる物質、例えば前記第１パターンを構成する物質にフ
ォトレジストを用いるときは低温蒸着が可能な酸化物
を、酸化物を用いるときは窒化物を、そして窒化物を用
いるときは酸化物を約５００Å〜１５００Å程度の厚さ
で塗布し第１の第２物質層を形成する工程、前記第１の
第２物質層を食刻対象物として異方性食刻を結果物全面
に行うことにより第１パターン７０側壁に第１の第２物
質層からなる第１の側壁スぺーサ８０ａを形成する工
程、および前記第１パターン７０および第１の側壁スぺ
ーサ８０ａを食刻マスクとした異方性食刻を結果物全面
に行い第１導電層を所定深さ、例えば５００Å〜１５０
０Å程度の深さで食刻する工程で進行される。
【００１９】図８Ｄは第１のストリッジ電極パターン４
７および第２の側壁スぺーサ８０ｂを形成する工程を図
示したもので、前記第１パターンを除去する工程、前記
第１の側壁スぺーサ８０ａを食刻マスクとして第１導電
層４６を所定深さ、例えば約１５００Å程度の深さで異
方性食刻することにより前記第１導電層に第１のストリ
ッジ電極パターン４７を形成し、続けて第１の側壁スぺ
ーサ８０ａを除去する工程、および結果物全面に、所定
の異方性食刻に対して前記第１導電層４６を構成する物
質とはその食刻率が異なる物質、例えば酸化物や窒化物
を約５００Å〜１５００Å程度の厚さで沈積した後、こ
の酸化物または窒化物を異方性食刻して第１のストリッ
ジ電極パターン４７側壁に第２の側壁スぺーサ８０ｂを
形成する工程の順序で進行される。
７および第２の側壁スぺーサ８０ｂを形成する工程を図
示したもので、前記第１パターンを除去する工程、前記
第１の側壁スぺーサ８０ａを食刻マスクとして第１導電
層４６を所定深さ、例えば約１５００Å程度の深さで異
方性食刻することにより前記第１導電層に第１のストリ
ッジ電極パターン４７を形成し、続けて第１の側壁スぺ
ーサ８０ａを除去する工程、および結果物全面に、所定
の異方性食刻に対して前記第１導電層４６を構成する物
質とはその食刻率が異なる物質、例えば酸化物や窒化物
を約５００Å〜１５００Å程度の厚さで沈積した後、こ
の酸化物または窒化物を異方性食刻して第１のストリッ
ジ電極パターン４７側壁に第２の側壁スぺーサ８０ｂを
形成する工程の順序で進行される。
【００２０】このとき、第１のパターン７０および第１
の側壁スぺーサ８０ａを構成する物質を除去する工程
は、除去される物質に適当な食刻技法、例えば除去され
る物質がフォトレジストの場合にはアッシング技法、酸
化物の場合には緩衝酸化膜エッチング液（B.O.E.；Buff
ered Oxide Etchant、ＨＦとＮＨ4 Ｆを適切な比率で混
合した溶液）を、そして窒化物の場合には燐酸溶液を用
いる湿式技法によって進行される。
の側壁スぺーサ８０ａを構成する物質を除去する工程
は、除去される物質に適当な食刻技法、例えば除去され
る物質がフォトレジストの場合にはアッシング技法、酸
化物の場合には緩衝酸化膜エッチング液（B.O.E.；Buff
ered Oxide Etchant、ＨＦとＮＨ4 Ｆを適切な比率で混
合した溶液）を、そして窒化物の場合には燐酸溶液を用
いる湿式技法によって進行される。
【００２１】図９Ｅはストリッジ電極１００、誘電体膜
１１０およびプレート電極１２０を形成する工程を図示
したもので、前記図８Ｄで図示した第２の側壁スぺーサ
８０ｂを食刻マスクとして前記スぺーサ層４４の表面を
終了点にし第１導電層を異方性食刻することによりスト
リッジ電極１００を形成する工程（このとき、ストリッ
ジ電極の側壁は半導体基板の表面に対してネガティブで
ない傾斜（図５Ｂに図示）を持つように形成されるが、
これは、プレート電極形成のための導電物質沈積時スト
リッジ電極の間に発生する恐れのある気孔形成を防止す
る）、前記図８Ｄで図示した第２の側壁スぺーサ８０ｂ
およびスぺーサ層４４を除去する工程、露出したストリ
ッジ電極全面に、例えばＯＮＯ（Oxide/Nitride/Oxide
）膜やＴａ2 Ｏ2 のような誘電物質を６０Å程度の厚
さに沈積して誘電体膜１１０を形成する工程および結果
物全面に、例えば不純物がドープされた多結晶シリコン
のような誘電物質を沈積してプレート電極１２０を形成
する工程の順序で進行される。
１１０およびプレート電極１２０を形成する工程を図示
したもので、前記図８Ｄで図示した第２の側壁スぺーサ
８０ｂを食刻マスクとして前記スぺーサ層４４の表面を
終了点にし第１導電層を異方性食刻することによりスト
リッジ電極１００を形成する工程（このとき、ストリッ
ジ電極の側壁は半導体基板の表面に対してネガティブで
ない傾斜（図５Ｂに図示）を持つように形成されるが、
これは、プレート電極形成のための導電物質沈積時スト
リッジ電極の間に発生する恐れのある気孔形成を防止す
る）、前記図８Ｄで図示した第２の側壁スぺーサ８０ｂ
およびスぺーサ層４４を除去する工程、露出したストリ
ッジ電極全面に、例えばＯＮＯ（Oxide/Nitride/Oxide
）膜やＴａ2 Ｏ2 のような誘電物質を６０Å程度の厚
さに沈積して誘電体膜１１０を形成する工程および結果
物全面に、例えば不純物がドープされた多結晶シリコン
のような誘電物質を沈積してプレート電極１２０を形成
する工程の順序で進行される。
【００２２】前記第１実施例によると、ストリッジ電極
が単一層の導電層で形成されるので、従来技術で発生し
た層間異物質（自然酸化膜等）形成を防ぐとともに、コ
ンタクトホール内スぺーサ６２により漏れ電流を防止す
ることができ、円筒電極を二重に形成できるのでセルキ
ャパシタンスを容易に増加させられる効果がある。 第２実施例 図１０Ａおよび図１１Ｂは本発明による半導体メモリ装
置の製造方法の第２実施例を説明するために図示された
断面図で、前記図７Ａ〜図８Ｃで説明した方法で第１パ
ターン７０および第１の側壁スペーサ８０ａまで形成し
た後、前記第１パターンおよび第１の側壁スペーサを食
刻マスクとして前記スペーサ層４４を食刻終了点にした
異方性食刻を結果物全面に行うことにより前記第１導電
層を各セル単位で限定する工程（図１０Ａ）、前記第１
パターンを除去する工程および前記第１の側壁スペーサ
８０ａを食刻マスクとした異方性食刻を行い前記第１導
電層を所定深さ、例えば２０００Å〜５０００Å程度の
深さで食刻することによりストリッジ電極１００を形成
する工程（図１１Ｂ）で進行される。
が単一層の導電層で形成されるので、従来技術で発生し
た層間異物質（自然酸化膜等）形成を防ぐとともに、コ
ンタクトホール内スぺーサ６２により漏れ電流を防止す
ることができ、円筒電極を二重に形成できるのでセルキ
ャパシタンスを容易に増加させられる効果がある。 第２実施例 図１０Ａおよび図１１Ｂは本発明による半導体メモリ装
置の製造方法の第２実施例を説明するために図示された
断面図で、前記図７Ａ〜図８Ｃで説明した方法で第１パ
ターン７０および第１の側壁スペーサ８０ａまで形成し
た後、前記第１パターンおよび第１の側壁スペーサを食
刻マスクとして前記スペーサ層４４を食刻終了点にした
異方性食刻を結果物全面に行うことにより前記第１導電
層を各セル単位で限定する工程（図１０Ａ）、前記第１
パターンを除去する工程および前記第１の側壁スペーサ
８０ａを食刻マスクとした異方性食刻を行い前記第１導
電層を所定深さ、例えば２０００Å〜５０００Å程度の
深さで食刻することによりストリッジ電極１００を形成
する工程（図１１Ｂ）で進行される。
【００２３】前記第２実施例によると、簡単な工程で１
つの円筒電極を形成することができる。 第３実施例 図１２Ａ〜図１４Ｅは本発明による半導体メモリ装置の
製造方法の第３実施例を説明するために図示された断面
図である。
つの円筒電極を形成することができる。 第３実施例 図１２Ａ〜図１４Ｅは本発明による半導体メモリ装置の
製造方法の第３実施例を説明するために図示された断面
図である。
【００２４】図１２Ａは前記図７Ａ〜図８Ｃで説明した
方法で、第１導電層４６上に第１の第１物質層からなる
第１パターン７０および第１の側壁スペーサ８０ａを形
成したものを図示した断面図である。図１３Ｂは第１導
電層に第２のストリッジ電極４８を形成する工程を図示
したもので、前記第１パターンを除去する工程および第
１の側壁スペーサ８０ａを食刻マスクとして前記第１導
電層を所定深さ食刻して前記第２のストリッジ電極４８
を形成する工程で進行される。このとき、前記所定深さ
は約５００Å〜１５００Å程度の深さが適当である。
方法で、第１導電層４６上に第１の第１物質層からなる
第１パターン７０および第１の側壁スペーサ８０ａを形
成したものを図示した断面図である。図１３Ｂは第１導
電層に第２のストリッジ電極４８を形成する工程を図示
したもので、前記第１パターンを除去する工程および第
１の側壁スペーサ８０ａを食刻マスクとして前記第１導
電層を所定深さ食刻して前記第２のストリッジ電極４８
を形成する工程で進行される。このとき、前記所定深さ
は約５００Å〜１５００Å程度の深さが適当である。
【００２５】図１３Ｃは第２のストリッジ電極側壁に第
３の側壁スペーサ８０ｃを形成する工程を図示したもの
で、第１の側壁スペーサ８０ａを除去する工程および結
果物全面に、所定の異方性食刻に対して前記第１導電層
４６を構成する物質とはその食刻率が異なる物質、例え
ば酸化物や窒化物を約５００Å〜１５００Å程度の厚さ
で沈積した後、沈積された前記酸化物または窒化物を異
方性食刻することにより第２のストリッジ電極４８パタ
ーン側壁に第３の側壁スペーサ８０ｃを形成する工程で
進行される。
３の側壁スペーサ８０ｃを形成する工程を図示したもの
で、第１の側壁スペーサ８０ａを除去する工程および結
果物全面に、所定の異方性食刻に対して前記第１導電層
４６を構成する物質とはその食刻率が異なる物質、例え
ば酸化物や窒化物を約５００Å〜１５００Å程度の厚さ
で沈積した後、沈積された前記酸化物または窒化物を異
方性食刻することにより第２のストリッジ電極４８パタ
ーン側壁に第３の側壁スペーサ８０ｃを形成する工程で
進行される。
【００２６】図１４Ｄはストリッジ電極１００を形成す
る工程を図示したもので、前記第３の側壁スペーサ８０
ｃを食刻マスクとして前記第１導電層を食刻対象物とし
前記スペーサ層４４を食刻終了点にした異方性食刻工程
を結果物全面に行うことにより前記ストリッジ電極を完
成する。図１４Ｅは誘電体膜１１０およびプレート電極
１２０を形成する工程を図示したもので、前記第３の側
壁スペーサおよびスペーサ層を除去する工程、前記スト
リッジ電極全面に、例えばＯＮＯ膜等の誘電物質を塗布
し前記誘電体膜１１０を形成する工程および結果物全面
に、例えば不純物がドープされた多結晶シリコンのよう
な誘電物質を沈積しプレート電極１２０を形成する工程
で進行される。
る工程を図示したもので、前記第３の側壁スペーサ８０
ｃを食刻マスクとして前記第１導電層を食刻対象物とし
前記スペーサ層４４を食刻終了点にした異方性食刻工程
を結果物全面に行うことにより前記ストリッジ電極を完
成する。図１４Ｅは誘電体膜１１０およびプレート電極
１２０を形成する工程を図示したもので、前記第３の側
壁スペーサおよびスペーサ層を除去する工程、前記スト
リッジ電極全面に、例えばＯＮＯ膜等の誘電物質を塗布
し前記誘電体膜１１０を形成する工程および結果物全面
に、例えば不純物がドープされた多結晶シリコンのよう
な誘電物質を沈積しプレート電極１２０を形成する工程
で進行される。
【００２７】前記第３実施例によると、円筒電極が二重
に形成されたストリッジ電極を形成することができる。 第４実施例 図１５Ａ〜図１６Ｃは本発明による半導体メモリ装置の
製造方法の第４実施例を説明するために図示された断面
図で、第１導電層上に第１パターン７０を形成した後
（図８Ｃで説明）、前記第１パターンを食刻マスクとし
て第１導電層を所定深さ、例えば約１５００Å程度の深
さで食刻する工程（図１５Ａ）、前記第１パターンを除
去した後、結果物上に前記第１の側壁スペーサ８０ａを
形成する工程（図８Ｃで説明）、および前記第１の側壁
スペーサを食刻マスクとして前記スペーサ層４４を食刻
終了点とした異方性食刻を結果物全面に行うことにより
ストリッジ電極１００を形成する工程（図１６Ｃ）で進
行される。
に形成されたストリッジ電極を形成することができる。 第４実施例 図１５Ａ〜図１６Ｃは本発明による半導体メモリ装置の
製造方法の第４実施例を説明するために図示された断面
図で、第１導電層上に第１パターン７０を形成した後
（図８Ｃで説明）、前記第１パターンを食刻マスクとし
て第１導電層を所定深さ、例えば約１５００Å程度の深
さで食刻する工程（図１５Ａ）、前記第１パターンを除
去した後、結果物上に前記第１の側壁スペーサ８０ａを
形成する工程（図８Ｃで説明）、および前記第１の側壁
スペーサを食刻マスクとして前記スペーサ層４４を食刻
終了点とした異方性食刻を結果物全面に行うことにより
ストリッジ電極１００を形成する工程（図１６Ｃ）で進
行される。
【００２８】第５実施例 図１７Ａ〜図１８Ｃは本発明による半導体メモリ装置の
製造方法の第５実施例を説明するために図示された断面
図で、前記図１５Ａおよび図１５Ｂで説明した方法で第
１の側壁スペーサまで形成した後（図１７Ａ）、前記第
１の側壁スペーサを食刻マスクとして第１導電層を所定
深さで食刻して第３のストリッジ電極パターン４９を形
成する工程、結果物全面に、所定の異方性食刻に対して
前記第１導電層を構成する物質とはその食刻率が異なる
物質、例えば酸化物や窒化物を塗布した後異方性食刻す
ることにより前記第３のストリッジ電極パターン側壁に
第４の側壁スペーサ８０ｄを形成する工程（図１８
Ｂ）、前記第４の側壁スペーサを食刻マスクとして前記
スペーサ層４４を食刻終了点とした異方性食刻を結果物
全面に行うことによりストリッジ電極１００を形成する
工程、前記第４の側壁スペーサおよびスペーサ層を除去
する工程、前記ストリッジ電極全面に、例えばＯＮＯ膜
等の誘電物質を塗布することにより誘電体膜１１０を形
成する工程、および結果物全面に、例えば不純物がドー
プされた多結晶シリコンのような導電物質を沈積しプレ
ート電極１２０を形成する工程で進行される。
製造方法の第５実施例を説明するために図示された断面
図で、前記図１５Ａおよび図１５Ｂで説明した方法で第
１の側壁スペーサまで形成した後（図１７Ａ）、前記第
１の側壁スペーサを食刻マスクとして第１導電層を所定
深さで食刻して第３のストリッジ電極パターン４９を形
成する工程、結果物全面に、所定の異方性食刻に対して
前記第１導電層を構成する物質とはその食刻率が異なる
物質、例えば酸化物や窒化物を塗布した後異方性食刻す
ることにより前記第３のストリッジ電極パターン側壁に
第４の側壁スペーサ８０ｄを形成する工程（図１８
Ｂ）、前記第４の側壁スペーサを食刻マスクとして前記
スペーサ層４４を食刻終了点とした異方性食刻を結果物
全面に行うことによりストリッジ電極１００を形成する
工程、前記第４の側壁スペーサおよびスペーサ層を除去
する工程、前記ストリッジ電極全面に、例えばＯＮＯ膜
等の誘電物質を塗布することにより誘電体膜１１０を形
成する工程、および結果物全面に、例えば不純物がドー
プされた多結晶シリコンのような導電物質を沈積しプレ
ート電極１２０を形成する工程で進行される。
【００２９】前記第５実施例によると、円筒電極が二重
に形成されているストリッジ電極を形成することができ
る。 第６実施例 図１９は本発明による半導体メモリ装置の製造方法の第
６実施例により製造された半導体メモリ装置を図示した
もので、前記図１７Ａおよび図１８Ｂで説明した工程ま
で行った後、前記第４の側壁スペーサを食刻マスクとし
て第１導電層を所定深さ食刻することにより第４のスト
リッジ電極パターン（図示せず）を形成する工程、前記
第４の側壁スペーサを除去する工程、前記第４のストリ
ッジ電極パターン側壁に第５の側壁スペーサ（図示せ
ず）を形成する工程、前記第５の側壁スペーサを食刻マ
スクとしてスペーサ層を食刻終了点とした異方性食刻を
結果物全面に行いストリッジ電極１００を形成する工
程、前記ストリッジ電極全面に誘電体膜１１０を形成す
る工程、および前記誘電体膜全面にプレート電極１２０
を形成する工程により製造される。
に形成されているストリッジ電極を形成することができ
る。 第６実施例 図１９は本発明による半導体メモリ装置の製造方法の第
６実施例により製造された半導体メモリ装置を図示した
もので、前記図１７Ａおよび図１８Ｂで説明した工程ま
で行った後、前記第４の側壁スペーサを食刻マスクとし
て第１導電層を所定深さ食刻することにより第４のスト
リッジ電極パターン（図示せず）を形成する工程、前記
第４の側壁スペーサを除去する工程、前記第４のストリ
ッジ電極パターン側壁に第５の側壁スペーサ（図示せ
ず）を形成する工程、前記第５の側壁スペーサを食刻マ
スクとしてスペーサ層を食刻終了点とした異方性食刻を
結果物全面に行いストリッジ電極１００を形成する工
程、前記ストリッジ電極全面に誘電体膜１１０を形成す
る工程、および前記誘電体膜全面にプレート電極１２０
を形成する工程により製造される。
【００３０】前記第６実施例によると、円筒電極が四重
に形成されているストリッジ電極を形成することができ
る。 第７実施例 図２０Ａ〜図２２Ｄは本発明による半導体メモリ装置の
製造方法の第７実施例を説明するために図示された断面
図である。
に形成されているストリッジ電極を形成することができ
る。 第７実施例 図２０Ａ〜図２２Ｄは本発明による半導体メモリ装置の
製造方法の第７実施例を説明するために図示された断面
図である。
【００３１】図２０Ａは第１導電層上に第２の第２物質
層８２および第１パターン７０を形成する工程を図示し
たもので、図７Ａ〜図８Ｃで説明した方法で第１導電層
４６まで形成した後、所定の食刻工程に対して前記第１
導電層を構成する物質とはその食刻率が異なる物質、例
えば酸化物や窒化物を結果物全面に約１００Å〜３００
Å程度の厚さで塗布して第２の第２物質層８２を形成す
る工程、および結果物全面に、所定の異方性食刻に対し
て前記第１導電層を構成する物質とはその食刻率が同程
度の物質、例えば多結晶シリコンを約１０００Å〜３０
００Å程度の厚さで沈積して第１の第１物質層を形成し
た後、各セル単位で限定されるようにパターニングして
前記第１パターン７０を形成する工程で進行される。図
２１Ｂは第１の側壁スペーサ８０ａを形成する工程を図
示したもので、第１パターンが形成されている結果物全
面に、所定の異方性食刻に対して前記第２の第２物質層
８２を構成している物質とはその食刻率が同程度であ
り、前記第１導電層４６を構成している物質とはその食
刻率が異なる物質、例えば酸化物や窒化物を約５００Å
〜１５００Å程度の厚さで塗布し第１の第２物質層を形
成した後、異方性食刻工程を行うことにより第１パター
ンの側壁に第１の側壁スペーサ８０ａを形成する。この
とき第１の側壁スペーサの間にある前記第２の第２物質
層もともに除去されることは本発明が属する技術分野で
通常の知識を有する者は容易に判ることができる。
層８２および第１パターン７０を形成する工程を図示し
たもので、図７Ａ〜図８Ｃで説明した方法で第１導電層
４６まで形成した後、所定の食刻工程に対して前記第１
導電層を構成する物質とはその食刻率が異なる物質、例
えば酸化物や窒化物を結果物全面に約１００Å〜３００
Å程度の厚さで塗布して第２の第２物質層８２を形成す
る工程、および結果物全面に、所定の異方性食刻に対し
て前記第１導電層を構成する物質とはその食刻率が同程
度の物質、例えば多結晶シリコンを約１０００Å〜３０
００Å程度の厚さで沈積して第１の第１物質層を形成し
た後、各セル単位で限定されるようにパターニングして
前記第１パターン７０を形成する工程で進行される。図
２１Ｂは第１の側壁スペーサ８０ａを形成する工程を図
示したもので、第１パターンが形成されている結果物全
面に、所定の異方性食刻に対して前記第２の第２物質層
８２を構成している物質とはその食刻率が同程度であ
り、前記第１導電層４６を構成している物質とはその食
刻率が異なる物質、例えば酸化物や窒化物を約５００Å
〜１５００Å程度の厚さで塗布し第１の第２物質層を形
成した後、異方性食刻工程を行うことにより第１パター
ンの側壁に第１の側壁スペーサ８０ａを形成する。この
とき第１の側壁スペーサの間にある前記第２の第２物質
層もともに除去されることは本発明が属する技術分野で
通常の知識を有する者は容易に判ることができる。
【００３２】図２１Ｃは第５のストリッジ電極パターン
５０を形成する工程を図示したもので、前記第１の側壁
スペーサ８０ａを食刻マスクとして前記第１導電層を食
刻対象物とした異方性食刻を結果物全面に行い前記第１
導電層を所定深さ、例えば５００Å〜１５００Å程度の
深さで食刻することにより前記第５のストリッジ電極パ
ターン５０を形成する。このとき、前記第１パターン
は、前記第１導電層を構成する物質と同程度の食刻率を
有するので前記第５のストリッジ電極パターン形成のた
めの食刻工程時除去される。
５０を形成する工程を図示したもので、前記第１の側壁
スペーサ８０ａを食刻マスクとして前記第１導電層を食
刻対象物とした異方性食刻を結果物全面に行い前記第１
導電層を所定深さ、例えば５００Å〜１５００Å程度の
深さで食刻することにより前記第５のストリッジ電極パ
ターン５０を形成する。このとき、前記第１パターン
は、前記第１導電層を構成する物質と同程度の食刻率を
有するので前記第５のストリッジ電極パターン形成のた
めの食刻工程時除去される。
【００３３】図２２Ｄはストリッジ電極１００を形成す
る工程を図示したもので、第１の側壁スペーサ下部に残
された第２の第２物質層８２ａを除外した全ての第２の
第２物質層を除去する工程、および前記第１の側壁スペ
ーサ８０ａを食刻マスクとして前記スペーサ層４４を食
刻終了点とした異方性食刻を結果物全面に行うことによ
り前記ストリッジ電極１００を形成する工程で進行され
る。
る工程を図示したもので、第１の側壁スペーサ下部に残
された第２の第２物質層８２ａを除外した全ての第２の
第２物質層を除去する工程、および前記第１の側壁スペ
ーサ８０ａを食刻マスクとして前記スペーサ層４４を食
刻終了点とした異方性食刻を結果物全面に行うことによ
り前記ストリッジ電極１００を形成する工程で進行され
る。
【００３４】第８実施例 図２３Ａ〜図２４Ｄは本発明による半導体メモリ装置の
製造方法の第８実施例を図示した断面図である。まず、
図２３Ａは第１導電層上に柱電極形成のためのパターン
８２ｂおよび第１パターン７０を形成する工程を図示し
たもので、図２０Ａで説明した方法で第１パターン７０
まで形成した後、前記第２の第２物質層を食刻対象物と
した異方性、等方性または異方性＋等方性食刻工程を行
い第１パターン下部に形成されている第２の第２物質層
の一部が残るように前記第２の第２物質層を部分的に除
去することにより前記柱電極形成のためのパターン８２
ｂを形成する。このとき、前記第２の第２物質層は約２
００Å〜１５００Å程度の厚さで形成されることが望ま
しく、前記第１パターン７０はその側壁の傾斜がポジテ
ィブにならないように（θ≦９０°）形成されることが
望ましいが、これは前記第２の第２物質層を食刻阻止層
として利用し前記第１パターンの側壁を過多食刻するこ
とにより可能である。
製造方法の第８実施例を図示した断面図である。まず、
図２３Ａは第１導電層上に柱電極形成のためのパターン
８２ｂおよび第１パターン７０を形成する工程を図示し
たもので、図２０Ａで説明した方法で第１パターン７０
まで形成した後、前記第２の第２物質層を食刻対象物と
した異方性、等方性または異方性＋等方性食刻工程を行
い第１パターン下部に形成されている第２の第２物質層
の一部が残るように前記第２の第２物質層を部分的に除
去することにより前記柱電極形成のためのパターン８２
ｂを形成する。このとき、前記第２の第２物質層は約２
００Å〜１５００Å程度の厚さで形成されることが望ま
しく、前記第１パターン７０はその側壁の傾斜がポジテ
ィブにならないように（θ≦９０°）形成されることが
望ましいが、これは前記第２の第２物質層を食刻阻止層
として利用し前記第１パターンの側壁を過多食刻するこ
とにより可能である。
【００３５】図２３Ｂは第２の第１物質層７２および第
１の側壁スペーサ８０ａを形成する工程を図示したもの
で、所定の異方性食刻に対して前記第１パターン７０お
よび第１導電層４６を構成する物質とはその食刻率が同
程度の物質、例えば多結晶シリコンを約３００Å〜１５
００Å程度の厚さで結果物全面に沈積することにより前
記第２の第１物質層７２を形成する工程、および前記図
２１Ｂで説明した方法と同様な方法で前記第１の側壁ス
ペーサ８０ａを形成する工程で進行される。
１の側壁スペーサ８０ａを形成する工程を図示したもの
で、所定の異方性食刻に対して前記第１パターン７０お
よび第１導電層４６を構成する物質とはその食刻率が同
程度の物質、例えば多結晶シリコンを約３００Å〜１５
００Å程度の厚さで結果物全面に沈積することにより前
記第２の第１物質層７２を形成する工程、および前記図
２１Ｂで説明した方法と同様な方法で前記第１の側壁ス
ペーサ８０ａを形成する工程で進行される。
【００３６】図２４Ｃはストリッジ電極１００を形成す
る工程を図示したもので、第１の側壁スペーサ８０ａが
形成されている結果物全面に、前記第２の第１物質層７
２を食刻対象物として前記スペーサ層４４を食刻終了点
とした異方性食刻を行うことにより円筒電極１００ｂお
よび柱電極１００ａから構成された前記ストリッジ電極
１００を完成する。このとき、前記異方性食刻に対し
て、第１パターンおよび第１導電層は同程度の食刻率を
有する物質で構成されるので、前記異方性食刻工程時、
前記第１パターンおよび第１導電層もともに除去される
ことと、柱電極形成のためのパターン８２ｂが食刻マス
クとして利用されることは本発明が属する技術分野にお
いて通常の知識を有する者は明らかに判る。
る工程を図示したもので、第１の側壁スペーサ８０ａが
形成されている結果物全面に、前記第２の第１物質層７
２を食刻対象物として前記スペーサ層４４を食刻終了点
とした異方性食刻を行うことにより円筒電極１００ｂお
よび柱電極１００ａから構成された前記ストリッジ電極
１００を完成する。このとき、前記異方性食刻に対し
て、第１パターンおよび第１導電層は同程度の食刻率を
有する物質で構成されるので、前記異方性食刻工程時、
前記第１パターンおよび第１導電層もともに除去される
ことと、柱電極形成のためのパターン８２ｂが食刻マス
クとして利用されることは本発明が属する技術分野にお
いて通常の知識を有する者は明らかに判る。
【００３７】第１パターンの側壁傾斜がポジティブ（θ
＞９０°）の場合、前記円筒電極の内壁（Ａ部分）に沿
りその先が尖ったフェンス（図示せず）が生成され、従
来方法（図１Ａ〜図３Ｈ参照）で説明したものと同様な
漏れ電流発生の確率が高いが、本実施例では、前記第１
パターンの側壁傾斜をポジティブでないように形成した
後、後続工程を行うので前記フェンス生成を防止して図
２４ＣのＡ部分参照、信頼度が高い半導体メモリ装置製
造を可能にした。
＞９０°）の場合、前記円筒電極の内壁（Ａ部分）に沿
りその先が尖ったフェンス（図示せず）が生成され、従
来方法（図１Ａ〜図３Ｈ参照）で説明したものと同様な
漏れ電流発生の確率が高いが、本実施例では、前記第１
パターンの側壁傾斜をポジティブでないように形成した
後、後続工程を行うので前記フェンス生成を防止して図
２４ＣのＡ部分参照、信頼度が高い半導体メモリ装置製
造を可能にした。
【００３８】図２４Ｄは誘電体膜１１０およびプレート
電極１２０を形成する工程を図示したもので、第１の側
壁スペーサ８０ａ、柱電極形成のためのパターン８２ｂ
およびスペーサ層４４を除去する工程（このとき第１の
側壁スペーサ下部に残された前記第２の第１物質層７２
ａは除去されるが、前記第２の第１物質層として多結晶
シリコンを用いる場合は除去しない）、ストリッジ電極
全面に誘電体膜１１０を形成する工程、および前記誘電
体膜全面に、例えば不純物がドープされた多結晶シリコ
ンのような誘電物質を沈積することにより前記プレート
電極１２０を形成する工程で進行される。
電極１２０を形成する工程を図示したもので、第１の側
壁スペーサ８０ａ、柱電極形成のためのパターン８２ｂ
およびスペーサ層４４を除去する工程（このとき第１の
側壁スペーサ下部に残された前記第２の第１物質層７２
ａは除去されるが、前記第２の第１物質層として多結晶
シリコンを用いる場合は除去しない）、ストリッジ電極
全面に誘電体膜１１０を形成する工程、および前記誘電
体膜全面に、例えば不純物がドープされた多結晶シリコ
ンのような誘電物質を沈積することにより前記プレート
電極１２０を形成する工程で進行される。
【００３９】前記第８実施例によると、円筒電極の内壁
に沿りフェンスが生成されないようにその内部に柱電極
を形成することができるので、メモリ装置の信頼度およ
び集積度の向上を図ることができる。 第９実施例 図２５Ａ〜図２６Ｄは本発明による半導体メモリ装置の
製造方法の第９実施例を説明するために図示された断面
図である。
に沿りフェンスが生成されないようにその内部に柱電極
を形成することができるので、メモリ装置の信頼度およ
び集積度の向上を図ることができる。 第９実施例 図２５Ａ〜図２６Ｄは本発明による半導体メモリ装置の
製造方法の第９実施例を説明するために図示された断面
図である。
【００４０】図２５Ａは柱電極形成のためのパターン８
２ｂおよび第１パターン７０を形成する工程を図示した
もので、図２３Ａで説明した方法と同様な方法（ただ
し、第２の第２物質層は約５００Å〜１５００Å程度の
厚さで形成され、前記柱電極形成のためのパターンを形
成するための食刻工程として等方性または異方性＋等方
性食刻工程だけを利用する）で柱電極形成のためのパタ
ーン８２ｂを形成する。
２ｂおよび第１パターン７０を形成する工程を図示した
もので、図２３Ａで説明した方法と同様な方法（ただ
し、第２の第２物質層は約５００Å〜１５００Å程度の
厚さで形成され、前記柱電極形成のためのパターンを形
成するための食刻工程として等方性または異方性＋等方
性食刻工程だけを利用する）で柱電極形成のためのパタ
ーン８２ｂを形成する。
【００４１】図２５Ｂは第３物質層９０および第４物質
層９２を形成する工程を図示したもので、所定の異方性
食刻に対して前記第１パターン７０および第１導電層４
６を構成する物質とはその食刻率が同程度の物質、例え
ば多結晶シリコンを約３００Å〜６００Å程度の厚さに
沈積し前記第３物質層９０を形成する工程、所定の食刻
に対して前記第３物質層９０を構成する物質とはその食
刻率が異なる物質、例えば酸化物や窒化物を結果物全面
に塗布して第４物質層を形成する工程、および第１パタ
ーン７０の下部に形成されている空間にのみ前記第４物
質層９２が残るように前記第４物質層を食刻する工程で
進行される。
層９２を形成する工程を図示したもので、所定の異方性
食刻に対して前記第１パターン７０および第１導電層４
６を構成する物質とはその食刻率が同程度の物質、例え
ば多結晶シリコンを約３００Å〜６００Å程度の厚さに
沈積し前記第３物質層９０を形成する工程、所定の食刻
に対して前記第３物質層９０を構成する物質とはその食
刻率が異なる物質、例えば酸化物や窒化物を結果物全面
に塗布して第４物質層を形成する工程、および第１パタ
ーン７０の下部に形成されている空間にのみ前記第４物
質層９２が残るように前記第４物質層を食刻する工程で
進行される。
【００４２】図２６Ｃは第２の第１物質層７２および第
１の側壁スペーサ８０ａを形成する工程を図示したもの
で、図２３Ｂで説明した方法と同様な方法で、結果物上
に前記第２の第１物質層７２および第１の側壁スペーサ
８０ａを形成する。図２６Ｄはストリッジ電極１００を
形成する工程を図示したもので、前記第２の第１物質層
を食刻対象物とした異方性食刻を結果物全面に行えば、
前記異方性食刻により第２の第１物質層のみではなく第
３物質層、第１パターンおよび第１導電層もともに除去
され前記ストリッジ電極１００が完成される。このと
き、前記第４物質層９２および柱電極形成のためのパタ
ーン８２ｂは前記第１の側壁スペーサとともに食刻マス
クの役割をすることは本発明が属する技術分野において
通常の知識を有する者は明らかに判る。
１の側壁スペーサ８０ａを形成する工程を図示したもの
で、図２３Ｂで説明した方法と同様な方法で、結果物上
に前記第２の第１物質層７２および第１の側壁スペーサ
８０ａを形成する。図２６Ｄはストリッジ電極１００を
形成する工程を図示したもので、前記第２の第１物質層
を食刻対象物とした異方性食刻を結果物全面に行えば、
前記異方性食刻により第２の第１物質層のみではなく第
３物質層、第１パターンおよび第１導電層もともに除去
され前記ストリッジ電極１００が完成される。このと
き、前記第４物質層９２および柱電極形成のためのパタ
ーン８２ｂは前記第１の側壁スペーサとともに食刻マス
クの役割をすることは本発明が属する技術分野において
通常の知識を有する者は明らかに判る。
【００４３】前記第９実施例によると、二重に形成され
た円筒電極内部に１つの柱電極が加えられたストリッジ
電極を形成することができる。 第１０実施例 図２７Ａ〜図２９Ｅは本発明による半導体メモリ装置の
製造方法の第１０実施例を説明するために図示された断
面図である。
た円筒電極内部に１つの柱電極が加えられたストリッジ
電極を形成することができる。 第１０実施例 図２７Ａ〜図２９Ｅは本発明による半導体メモリ装置の
製造方法の第１０実施例を説明するために図示された断
面図である。
【００４４】まず、図２７Ａは第１の第５物質層９４お
よび第１パターン７０を形成する工程を図示したもの
で、図７Ａ〜図８Ｃで説明した方法で第１導電層４６ま
で形成した後、所定の異方性食刻に対して前記第１導電
層を構成する物質とはその食刻率が異なる物質、例えば
酸化物や窒化物を結果物全面に約２００Å〜１５００Å
程度の厚さで塗布し前記第１の第５物質層９４を形成す
る工程、および所定の異方性食刻に対して前記第５物質
層９４を構成する物質とはその食刻率が異なり、前記第
１導電層４６を構成する物質とはその食刻率が同程度の
物質を約１０００Å〜３０００Å程度の厚さで形成した
後、各セル単位で分離されるようにパターニングするこ
とにより第１パターン７０を形成する工程で進行され
る。
よび第１パターン７０を形成する工程を図示したもの
で、図７Ａ〜図８Ｃで説明した方法で第１導電層４６ま
で形成した後、所定の異方性食刻に対して前記第１導電
層を構成する物質とはその食刻率が異なる物質、例えば
酸化物や窒化物を結果物全面に約２００Å〜１５００Å
程度の厚さで塗布し前記第１の第５物質層９４を形成す
る工程、および所定の異方性食刻に対して前記第５物質
層９４を構成する物質とはその食刻率が異なり、前記第
１導電層４６を構成する物質とはその食刻率が同程度の
物質を約１０００Å〜３０００Å程度の厚さで形成した
後、各セル単位で分離されるようにパターニングするこ
とにより第１パターン７０を形成する工程で進行され
る。
【００４５】図２７Ｂは第２の第５物質層９６および第
１の側壁スペーサ８０ａを形成する工程を図示したもの
で、第１パターン７０を食刻マスクとして前記第１の第
５物質層を食刻する工程（省略してもよい）、所定の異
方性食刻に対して前記第１の第５物質層を構成している
物質とその食刻率が同程度の物質を結果物全面に塗布し
前記第２の第５物質層９６を形成する工程、および所定
の異方性食刻に対して前記第１パターン７０および第１
導電層４６を構成する物質とその食刻率が同程度の物
質、例えば多結晶シリコンを結果物全面に沈積した後に
異方性食刻することにより前記第１の側壁スペーサ８０
ａを形成する工程で進行される。
１の側壁スペーサ８０ａを形成する工程を図示したもの
で、第１パターン７０を食刻マスクとして前記第１の第
５物質層を食刻する工程（省略してもよい）、所定の異
方性食刻に対して前記第１の第５物質層を構成している
物質とその食刻率が同程度の物質を結果物全面に塗布し
前記第２の第５物質層９６を形成する工程、および所定
の異方性食刻に対して前記第１パターン７０および第１
導電層４６を構成する物質とその食刻率が同程度の物
質、例えば多結晶シリコンを結果物全面に沈積した後に
異方性食刻することにより前記第１の側壁スペーサ８０
ａを形成する工程で進行される。
【００４６】図２８Ｃは第３の第２物質層８４を形成す
る工程を図示したもので、所定の異方性食刻に対して前
記第１の側壁スペーサ８０ａ、第１パターン７０および
第１導電層４６を構成する物質とその食刻率が同程度の
物質、例えば多結晶シリコンを前記第２の第５物質層９
６の厚さの１／２以上の厚さで、結果物全面に沈積し前
記第３の第２物質層８４を形成する。
る工程を図示したもので、所定の異方性食刻に対して前
記第１の側壁スペーサ８０ａ、第１パターン７０および
第１導電層４６を構成する物質とその食刻率が同程度の
物質、例えば多結晶シリコンを前記第２の第５物質層９
６の厚さの１／２以上の厚さで、結果物全面に沈積し前
記第３の第２物質層８４を形成する。
【００４７】図２８Ｄはストリッジ電極１００を形成す
る工程を図示したもので、前記第３の第２物質層を食刻
対象物とした異方性食刻を結果物全面に行えば、第１の
側壁スペーサ、第１パターンおよび第１導電層を構成す
るは前記異方性食刻に対して第３の第２物質層を構成す
る物質と同程度の食刻率を有するので、前記異方性食刻
により第１導電層まで食刻されストリッジ電極１００が
形成される。このとき、第１の第５物質層９４は第２の
第５物質層９６とともに食刻マスクの役割をする。
る工程を図示したもので、前記第３の第２物質層を食刻
対象物とした異方性食刻を結果物全面に行えば、第１の
側壁スペーサ、第１パターンおよび第１導電層を構成す
るは前記異方性食刻に対して第３の第２物質層を構成す
る物質と同程度の食刻率を有するので、前記異方性食刻
により第１導電層まで食刻されストリッジ電極１００が
形成される。このとき、第１の第５物質層９４は第２の
第５物質層９６とともに食刻マスクの役割をする。
【００４８】図２９Ｅは誘電体膜１００およびプレート
電極１２０を形成する工程を図示したもので、第１の第
５物質層、第２の第５物質層およびスペーサ層を除去す
る工程、前記ストリッジ電極１００全面に、例えばＯＮ
Ｏ膜等の誘電物質を塗布し誘電体膜１１０を形成する工
程、および結果物全面に、例えば、不純物がドープされ
た多結晶シリコンのような誘電物質を沈積しプレート電
極１２０を形成する工程で進行される。
電極１２０を形成する工程を図示したもので、第１の第
５物質層、第２の第５物質層およびスペーサ層を除去す
る工程、前記ストリッジ電極１００全面に、例えばＯＮ
Ｏ膜等の誘電物質を塗布し誘電体膜１１０を形成する工
程、および結果物全面に、例えば、不純物がドープされ
た多結晶シリコンのような誘電物質を沈積しプレート電
極１２０を形成する工程で進行される。
【００４９】前記第１０実施例によると、単一層で形成
されたストリッジ電極を形成することができる。 第１１実施例 図３０Ａ〜図３２Ｅは本発明による半導体メモリ装置の
製造方法の第１１実施例を説明するために図示された断
面図である。
されたストリッジ電極を形成することができる。 第１１実施例 図３０Ａ〜図３２Ｅは本発明による半導体メモリ装置の
製造方法の第１１実施例を説明するために図示された断
面図である。
【００５０】まず、図３０Ａで図示された半導体装置の
構造は、図７Ａ〜図８Ｃで説明した方法で第１導電層４
６まで形成した後、所定の異方性食刻に対して前記第１
導電層を構成する物質と異なる食刻率を有する物質、例
えば酸化物や窒化物を第２物質とし、同程度の食刻率を
有する物質、例えば多結晶シリコンを第１物質としたと
き、結果物全面に、前記第２物質および第１物質を交代
に２回積層し第４の第２物質層８６（約２００Å〜１５
００Å程度の厚さ）、第３の第１物質層７４、第２の第
２物質層（約２００Å〜１５００Å程度の厚さ）および
第１の第１物質層を形成する工程、前記第１の第１物質
層をパターニングして第１パターン７０を形成する工
程、前記第１パターンを食刻マスクとして前記第２の第
２物質層を食刻することにより第２パターン８２ｃを形
成する工程、結果物全面に所定の異方性食刻に対して前
記第１物質と同程度の食刻率を有する物質、例えば多結
晶シリコンを沈積し第４の第１物質層７６を形成する工
程、および所定の異方性食刻に対して前記第２物質と同
程度の食刻率を有する物質、例えば酸化物や窒化物を結
果物全面に塗布した後に異方性食刻して第１の側壁スペ
ーサ８０ａを形成する工程により形成される。
構造は、図７Ａ〜図８Ｃで説明した方法で第１導電層４
６まで形成した後、所定の異方性食刻に対して前記第１
導電層を構成する物質と異なる食刻率を有する物質、例
えば酸化物や窒化物を第２物質とし、同程度の食刻率を
有する物質、例えば多結晶シリコンを第１物質としたと
き、結果物全面に、前記第２物質および第１物質を交代
に２回積層し第４の第２物質層８６（約２００Å〜１５
００Å程度の厚さ）、第３の第１物質層７４、第２の第
２物質層（約２００Å〜１５００Å程度の厚さ）および
第１の第１物質層を形成する工程、前記第１の第１物質
層をパターニングして第１パターン７０を形成する工
程、前記第１パターンを食刻マスクとして前記第２の第
２物質層を食刻することにより第２パターン８２ｃを形
成する工程、結果物全面に所定の異方性食刻に対して前
記第１物質と同程度の食刻率を有する物質、例えば多結
晶シリコンを沈積し第４の第１物質層７６を形成する工
程、および所定の異方性食刻に対して前記第２物質と同
程度の食刻率を有する物質、例えば酸化物や窒化物を結
果物全面に塗布した後に異方性食刻して第１の側壁スペ
ーサ８０ａを形成する工程により形成される。
【００５１】図３０Ｂは第６のストリッジ電極パターン
５１を形成する工程を図示したもので、前記第４の第１
物質層を食刻対象物とした異方性食刻を結果物全面に行
うと、前記第４の第１物質層を構成する物質は前記異方
性食刻に対して第１パターン７０および第３の第１物質
層を構成する物質とはその食刻率が同程度であり、第１
の側壁スペーサ８０ａ、第２パターン８２ｃおよび第４
の第２物質層８６を構成する物質とはその食刻率が異な
るので、前記第１の側壁スペーサおよび第２パターン下
部に積層されている第１物質のみ残り前記第６のストリ
ッジ電極パターン５１を形成することができる。
５１を形成する工程を図示したもので、前記第４の第１
物質層を食刻対象物とした異方性食刻を結果物全面に行
うと、前記第４の第１物質層を構成する物質は前記異方
性食刻に対して第１パターン７０および第３の第１物質
層を構成する物質とはその食刻率が同程度であり、第１
の側壁スペーサ８０ａ、第２パターン８２ｃおよび第４
の第２物質層８６を構成する物質とはその食刻率が異な
るので、前記第１の側壁スペーサおよび第２パターン下
部に積層されている第１物質のみ残り前記第６のストリ
ッジ電極パターン５１を形成することができる。
【００５２】図３１Ｃは第７のストリッジ電極パターン
５２、第５の第１物質層７８および第６の側壁スペーサ
８８を形成する工程を図示したもので、第６のストリッ
ジ電極パターン５１を食刻マスクとして第４の第２物質
層を食刻することにより（図２３Ａで説明した方法と同
一）前記第６のストリッジ電極パターン下部に第７のス
トリッジ電極パターン５２を形成する工程、結果物全面
に所定の異方性食刻に対して前記第６のストリッジ電極
パターン５１を構成する物質らとその食刻率が同程度の
物質を生成し第５の第１物質層７８を形成する工程、所
定の異方性食刻に対して前記第５の第１物質層を構成す
る物質とその食刻率が異なる物質、例えば酸化物や窒化
物を結果物全面に塗布し第５の第２物質層を形成する工
程、および前記第５の第２物質層を異方性食刻すること
により第６の側壁スペーサ８８を形成する工程で進行さ
れる。
５２、第５の第１物質層７８および第６の側壁スペーサ
８８を形成する工程を図示したもので、第６のストリッ
ジ電極パターン５１を食刻マスクとして第４の第２物質
層を食刻することにより（図２３Ａで説明した方法と同
一）前記第６のストリッジ電極パターン下部に第７のス
トリッジ電極パターン５２を形成する工程、結果物全面
に所定の異方性食刻に対して前記第６のストリッジ電極
パターン５１を構成する物質らとその食刻率が同程度の
物質を生成し第５の第１物質層７８を形成する工程、所
定の異方性食刻に対して前記第５の第１物質層を構成す
る物質とその食刻率が異なる物質、例えば酸化物や窒化
物を結果物全面に塗布し第５の第２物質層を形成する工
程、および前記第５の第２物質層を異方性食刻すること
により第６の側壁スペーサ８８を形成する工程で進行さ
れる。
【００５３】図３１Ｄはストリッジ電極１００を形成す
る工程を図示したもので、前記第６の側壁スペーサ８８
を食刻マスクとして前記第５の第１物質層７８を食刻対
象物とした異方性食刻を結果物全面に行えば、前記第５
の第１物質層７８を構成する物質は前記異方性食刻に対
して前記第１導電層４６および第６のストリッジ電極パ
ターン５１を構成する物質とはその食刻率が同程度であ
り、前記第６の側壁スペーサ８８および第７のストリッ
ジ電極パターン５２を構成する物質とはその食刻率が異
なるので、前記異方性食刻により第６のストリッジ電極
パターンおよび第１導電層もともに除去され前記ストリ
ッジ電極１００を形成することができる。このとき、前
記第７のストリッジ電極パターン５２は前記第６の側壁
スペーサ８８とともに食刻マスクとしての役割をする。
る工程を図示したもので、前記第６の側壁スペーサ８８
を食刻マスクとして前記第５の第１物質層７８を食刻対
象物とした異方性食刻を結果物全面に行えば、前記第５
の第１物質層７８を構成する物質は前記異方性食刻に対
して前記第１導電層４６および第６のストリッジ電極パ
ターン５１を構成する物質とはその食刻率が同程度であ
り、前記第６の側壁スペーサ８８および第７のストリッ
ジ電極パターン５２を構成する物質とはその食刻率が異
なるので、前記異方性食刻により第６のストリッジ電極
パターンおよび第１導電層もともに除去され前記ストリ
ッジ電極１００を形成することができる。このとき、前
記第７のストリッジ電極パターン５２は前記第６の側壁
スペーサ８８とともに食刻マスクとしての役割をする。
【００５４】図３２Ｅは誘電体膜１１０およびプレート
１２０を形成する工程を図示したもので、第６の側壁ス
ペーサ、スペーサ層および第７のストリッジ電極パター
ンを除去した後、結果物全面に、前記２９Ｅで説明した
方法と同様な方法の製造工程を行い前記誘電体膜１１０
およびプレート電極１２０を形成する。第１１実施例に
よると、四重に形成された円筒電極の内部に１つの柱電
極が形成されたストリッジ電極を形成することができ
る。
１２０を形成する工程を図示したもので、第６の側壁ス
ペーサ、スペーサ層および第７のストリッジ電極パター
ンを除去した後、結果物全面に、前記２９Ｅで説明した
方法と同様な方法の製造工程を行い前記誘電体膜１１０
およびプレート電極１２０を形成する。第１１実施例に
よると、四重に形成された円筒電極の内部に１つの柱電
極が形成されたストリッジ電極を形成することができ
る。
【００５５】第１２実施例 図３３Ａおよび図３４Ｂは本発明による半導体メモリ装
置の製造方法の第１２実施例を説明するために図示され
た断面図で、ストリッジ電極が形成される領域に前記ス
トリッジ電極より小さい（２次元的大きさ）凹部７を前
記スペーサ層（または所定の絶縁物質層）に形成した後
（図３３Ａ）、前記ストリッジ電極を形成する工程およ
び前記スペーサ層（または所定の絶縁物質層）を除去す
る工程で進行される。
置の製造方法の第１２実施例を説明するために図示され
た断面図で、ストリッジ電極が形成される領域に前記ス
トリッジ電極より小さい（２次元的大きさ）凹部７を前
記スペーサ層（または所定の絶縁物質層）に形成した後
（図３３Ａ）、前記ストリッジ電極を形成する工程およ
び前記スペーサ層（または所定の絶縁物質層）を除去す
る工程で進行される。
【００５６】前記第１２実施例によると、前記図３２Ｅ
で表示されたＡ部分のような脆弱部分がないストリッジ
電極１００を形成することができる。前記全ての実施例
に用いられた酸化物としては高温酸化膜、ＰＥ−ＴＥＯ
Ｓ (Plasma-Enhanced-Tetra-Ethyl-Ortho-Silicate) 系
酸化膜およびシラン系酸化膜のうちいずれか１つを用い
て、窒化物としてはシリコン窒化物を用いる。また前記
全てのストリッジ電極の側壁はネガティブでない傾斜を
有するように形成されることが望ましい。
で表示されたＡ部分のような脆弱部分がないストリッジ
電極１００を形成することができる。前記全ての実施例
に用いられた酸化物としては高温酸化膜、ＰＥ−ＴＥＯ
Ｓ (Plasma-Enhanced-Tetra-Ethyl-Ortho-Silicate) 系
酸化膜およびシラン系酸化膜のうちいずれか１つを用い
て、窒化物としてはシリコン窒化物を用いる。また前記
全てのストリッジ電極の側壁はネガティブでない傾斜を
有するように形成されることが望ましい。
【００５７】なお、本発明は前記実施例に限定されるも
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなしえることはもちろんである。
のではなく、本発明の思想を逸脱しない範囲で種々の改
変をなしえることはもちろんである。
【００５８】
【発明の効果】以上説明したように本発明によれば、１
つの円筒電極と１つの柱電極を有するストリッジ電極、
１つの円筒電極と複数個の柱電極を有するストリッジ電
極、複数個の円筒電極と１つの柱電極を有するストリッ
ジ電極および複数個の円筒電極と複数個の柱電極を有す
るストリッジ電極等の種々の構造のストリッジ電極を形
成することができるので半導体メモリ装置の高集積化に
有利である。またフェンス生成を防止することができ単
一層でストリッジ電極を構成することができるので信頼
度高いメモリ装置を製造することができる。
つの円筒電極と１つの柱電極を有するストリッジ電極、
１つの円筒電極と複数個の柱電極を有するストリッジ電
極、複数個の円筒電極と１つの柱電極を有するストリッ
ジ電極および複数個の円筒電極と複数個の柱電極を有す
るストリッジ電極等の種々の構造のストリッジ電極を形
成することができるので半導体メモリ装置の高集積化に
有利である。またフェンス生成を防止することができ単
一層でストリッジ電極を構成することができるので信頼
度高いメモリ装置を製造することができる。
【図１】Ａ〜Ｃは従来方法による半導体メモリ装置の製
造工程を図示した断面図である。
造工程を図示した断面図である。
【図２】Ｄ〜Ｆは従来方法による半導体メモリ装置の製
造工程を図示した断面図である。
造工程を図示した断面図である。
【図３】Ｇは従来方法による半導体メモリ装置の製造工
程を図示した断面図、Ｈは図１Ａ〜図３Ｇで図示された
製造工程により製造された半導体メモリ装置において、
ウェーハ全体的にエッチングが不均一に行われた場合の
効果を図示した断面図である。
程を図示した断面図、Ｈは図１Ａ〜図３Ｇで図示された
製造工程により製造された半導体メモリ装置において、
ウェーハ全体的にエッチングが不均一に行われた場合の
効果を図示した断面図である。
【図４】本発明の実施例により製造された半導体メモリ
装置を図示した斜視図である。
装置を図示した斜視図である。
【図５】本発明の実施例により製造された半導体メモリ
装置を図示した斜視図である。
装置を図示した斜視図である。
【図６】本発明の実施例により製造された半導体メモリ
装置を図示した斜視図である。
装置を図示した斜視図である。
【図７】Ａ〜Ｂは本発明による半導体メモリ装置の製造
方法の第１実施例を説明するために図示された断面図で
ある。
方法の第１実施例を説明するために図示された断面図で
ある。
【図８】Ｃ〜Ｄは本発明による半導体メモリ装置の製造
方法の第１実施例を説明するために図示された断面図で
ある。
方法の第１実施例を説明するために図示された断面図で
ある。
【図９】本発明による半導体メモリ装置の製造方法の第
１実施例を説明するために図示された断面図である。
１実施例を説明するために図示された断面図である。
【図１０】本発明による半導体メモリ装置の製造方法の
第２実施例を説明するために図示された断面図である。
第２実施例を説明するために図示された断面図である。
【図１１】本発明による半導体メモリ装置の製造方法の
第２実施例を説明するために図示された断面図である。
第２実施例を説明するために図示された断面図である。
【図１２】本発明による半導体メモリ装置の製造方法の
第３実施例を説明するために図示された断面図である。
第３実施例を説明するために図示された断面図である。
【図１３】Ｂ〜Ｃは本発明による半導体メモリ装置の製
造方法の第３実施例を説明するために図示された断面図
である。
造方法の第３実施例を説明するために図示された断面図
である。
【図１４】Ｄ〜Ｅは本発明による半導体メモリ装置の製
造方法の第３実施例を説明するために図示された断面図
である。
造方法の第３実施例を説明するために図示された断面図
である。
【図１５】Ａ〜Ｂは本発明による半導体メモリ装置の製
造方法の第４実施例を説明するために図示された断面図
である。
造方法の第４実施例を説明するために図示された断面図
である。
【図１６】本発明による半導体メモリ装置の製造方法の
第４実施例を説明するために図示された断面図である。
第４実施例を説明するために図示された断面図である。
【図１７】本発明による半導体メモリ装置の製造方法の
第５実施例を説明するために図示された断面図である。
第５実施例を説明するために図示された断面図である。
【図１８】Ｂ〜Ｃは本発明による半導体メモリ装置の製
造方法の第５実施例を説明するために図示された断面図
である。
造方法の第５実施例を説明するために図示された断面図
である。
【図１９】本発明による半導体メモリ装置の製造方法の
第６実施例を説明するために図示された断面図である。
第６実施例を説明するために図示された断面図である。
【図２０】本発明による半導体メモリ装置の製造方法の
第７実施例を説明するために図示された断面図である。
第７実施例を説明するために図示された断面図である。
【図２１】Ｂ〜Ｃは本発明による半導体メモリ装置の製
造方法の第７実施例を説明するために図示された断面図
である。
造方法の第７実施例を説明するために図示された断面図
である。
【図２２】本発明による半導体メモリ装置の製造方法の
第７実施例を説明するために図示された断面図である。
第７実施例を説明するために図示された断面図である。
【図２３】Ａ〜Ｂは本発明による半導体メモリ装置の製
造方法の第８実施例を説明するために図示された断面図
である。
造方法の第８実施例を説明するために図示された断面図
である。
【図２４】Ｃ〜Ｄは本発明による半導体メモリ装置の製
造方法の第８実施例を説明するために図示された断面図
である。
造方法の第８実施例を説明するために図示された断面図
である。
【図２５】Ａ〜Ｂは本発明による半導体メモリ装置の製
造方法の第９実施例を説明するために図示された断面図
である。
造方法の第９実施例を説明するために図示された断面図
である。
【図２６】Ｃ〜Ｄは本発明による半導体メモリ装置の製
造方法の第９実施例を説明するために図示された断面図
である。
造方法の第９実施例を説明するために図示された断面図
である。
【図２７】Ａ〜Ｂは本発明による半導体メモリ装置の製
造方法の第１０実施例を説明するために図示された断面
図である。
造方法の第１０実施例を説明するために図示された断面
図である。
【図２８】Ｃ〜Ｄは本発明による半導体メモリ装置の製
造方法の第１０実施例を説明するために図示された断面
図である。
造方法の第１０実施例を説明するために図示された断面
図である。
【図２９】本発明による半導体メモリ装置の製造方法の
第１０実施例を説明するために図示された断面図であ
る。
第１０実施例を説明するために図示された断面図であ
る。
【図３０】Ａ〜Ｂは本発明による半導体メモリ装置の製
造方法の第１１実施例を説明するために図示された断面
図である。
造方法の第１１実施例を説明するために図示された断面
図である。
【図３１】Ｃ〜Ｄは本発明による半導体メモリ装置の製
造方法の第１１実施例を説明するために図示された断面
図である。
造方法の第１１実施例を説明するために図示された断面
図である。
【図３２】本発明による半導体メモリ装置の製造方法の
第１１実施例を説明するために図示された断面図であ
る。
第１１実施例を説明するために図示された断面図であ
る。
【図３３】本発明による半導体メモリ装置の製造方法の
第１２実施例を説明するために図示された断面図であ
る。
第１２実施例を説明するために図示された断面図であ
る。
【図３４】本発明による半導体メモリ装置の製造方法の
第１２実施例を説明するために図示された断面図であ
る。
第１２実施例を説明するために図示された断面図であ
る。
１０ 半導体基板 ４０ 平坦化層 ４２ 食刻阻止層 ４４ スペーサ層 ４６ 第１導電層 ４７ 第１のストリッジ電極パターン ４８ 第２のストリッジ電極パターン ４９ 第３のストリッジ電極パターン ５０ 第５のストリッジ電極パターン ５１ 第６のストリッジ電極パターン ７０ 第１パターン ７２ 第２の第１物質層 ７４ 第３の第１物質層 ７６ 第４の第１物質層 ７８ 第５の第１物質層 ８０ 第１の第２物質層 ８０ａ 第１の側壁スペーサ ８０ｂ 第２の側壁スペーサ ８０ｃ 第３の側壁スペーサ ８０ｄ 第４の側壁スペーサ ８２ 第２の第２物質層 ８４ 第３の第２物質層 ８６ 第４の第２物質層 ８８ 第５の第２物質層 ９０ 第３物質層 ９２ 第４物質層 ９４ 第１の第５物質層 ９６ 第２の第５物質層 １００ ストリッジ電極 １１０ 誘電体膜
Claims (39)
- 【請求項１】 半導体基板の表面を基準としたとき、ネ
ガティブでない傾斜（θ≧９０°）を有する側壁を備え
るストリッジ電極を含むキャパシタを含む半導体メモリ
装置。 - 【請求項２】 前記ストリッジ電極は円筒形であること
を特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記ストリッジ電極は少なくとも一つ以
上の円筒で形成されていることを特徴とする請求項２記
載の半導体メモリ装置。 - 【請求項４】 前記ストリッジ電極の下面は、セルキャ
パシタンス確保のための有効面積として利用できるよう
に形成されたことを特徴とする請求項１記載の半導体メ
モリ装置。 - 【請求項５】 前記ストリッジ電極の下面は平坦に形成
されたことを特徴とする請求項１または４記載の半導体
メモリ装置。 - 【請求項６】 前記ストリッジ電極は単一層の導電層で
形成されたことを特徴とする請求項１記載の半導体メモ
リ装置。 - 【請求項７】 半導体基板上に第１導電層を形成する工
程、前記第１導電層上に第１の第１物質層からなる第１
パターンを形成する工程、結果物上に第１の第２物質層
からなる第１の側壁スぺーサを形成する工程、前記第１
の側壁スぺーサを食刻マスクとして前記第１の側壁スぺ
ーサ下部に形成されている物質層を食刻する工程を含む
キャパシタの製造工程を含む半導体メモリ装置の製造方
法。 - 【請求項８】 第１導電層を形成する前記工程以前に、
半導体基板全面に食刻阻止層およびスぺーサ層を積層す
る工程を加えることを特徴とする請求項７記載の半導体
メモリ装置の製造方法。 - 【請求項９】 食刻阻止層およびスぺーサ層を積層する
前記工程以前に、半導体基板全面にその表面が平坦化さ
れた平坦化層を形成する工程を加えることを特徴とする
請求項８記載の半導体メモリ装置の製造方法。 - 【請求項１０】 前記スぺーサ層は、前記誘電体膜が形
成される前に除去されることを特徴とする請求項８また
は９記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記第１の側壁スぺーサ下部に形成さ
れている物質層は第１導電層であることを特徴とする請
求項７記載の半導体メモリ装置の製造方法。 - 【請求項１２】 側壁スペーサを食刻マスクとして第１
導電層を食刻する前記工程は、前記第１の第１物質層か
らなる第１パターンを除去しない状態で第１導電層を食
刻する場合、第１の第１物質層からなる第１パターンを
除去しない状態で前記第１導電層を食刻することにより
各セル単位で前記第１導電層を限定する工程を行なった
後、第１の第１物質層からなる前記第１パターンを除去
する工程、および前記第１の側壁スぺーサを食刻マスク
として前記第１導電層を所定深さで食刻する工程を加え
ることを特徴とする請求項１１記載の半導体メモリ装置
の製造方法。 - 【請求項１３】 側壁スぺーサを食刻マスクとして第１
導電層を食刻する前記工程は、前記第１の第１物質層か
らなる第１パターンを除去しない状態で第１導電層を食
刻する場合、第１の第１物質層からなる第１パターンを
除去しない状態で前記第１導電層を所定深さで食刻する
工程を行なった後、前記第１の第１物質層からなる第１
パターンを除去する工程、前記第１の側壁スぺーサを食
刻マスクとして前記第１導電層を所定深さで食刻するこ
とにより第１のストリッジ電極パターンを形成する工
程、前記第１の側壁スペーサを除去する工程、前記第１
のストリッジ電極パターン側壁に第２の側壁スぺーサを
形成する工程、および前記第２の側壁スぺーサを食刻マ
スクとして前記第１導電層を食刻する工程を加えること
を特徴とする請求項１１記載の半導体メモリ装置の製造
方法。 - 【請求項１４】 側壁スぺーサを食刻マスクとして第１
導電層を食刻する前記工程は、前記第１の第１物質層か
らなる第１パターンを除去した状態で第１導電層を食刻
する場合、第１の側壁スぺーサを食刻マスクとして前記
第１導電層を所定深さで食刻することにより第２のスト
リッジ電極パターンを形成する工程、前記第１の側壁ス
ぺーサを除去する工程、前記第２のストリッジ電極パタ
ーン側壁に第３の側壁スぺーサを形成する工程、および
前記第３の側壁スぺーサを食刻マスクとして第１導電層
を食刻する工程を加えることを特徴とする請求項１１記
載の半導体メモリ装置の製造方法。 - 【請求項１５】 第１導電層上に第１の第１物質層から
なる第１パターンを形成する工程以後に、前記第１の第
１物質層からなる第１パターンを食刻マスクとして前記
第１導電層を所定深さで食刻する工程および前記第１の
第１物質層からなる第１パターンを除去する工程を加え
ることを特徴とする請求項７記載の半導体メモリ装置の
製造方法。 - 【請求項１６】 第１の側壁スぺーサを食刻マスクとし
て前記第１導電層を所定深さで食刻することにより第３
のストリッジ電極パターンを形成した後、前記第３のス
トリッジ電極パターン上に残った物質を除去する工程、
前記第３のストリッジ電極パターン側壁に第４の側壁ス
ぺーサを形成する工程、および前記第４の側壁スぺーサ
を食刻マスクとして前記第１導電層を食刻する工程を加
えることを特徴とする請求項１５記載の半導体メモリ装
置の製造方法。 - 【請求項１７】 第４の側壁スぺーサを食刻マスクとし
て前記第１導電層を所定深さで食刻することにより第４
のストリッジ電極パターンを形成した後、前記第４のス
トリッジ電極パターン側壁に第５の側壁スぺーサを形成
する工程、および前記第５の側壁スぺーサを食刻マスク
として前記第１導電層を食刻する工程を加えることを特
徴とする請求項１６記載の半導体メモリ装置の製造方
法。 - 【請求項１８】 前記第１〜第５の側壁スぺーサ、およ
び第１の第１物質層を構成する物質としては、所定の異
方性食刻に対して前記第１導電層を構成する物質とはそ
の食刻率が異なる物質を用いることを特徴とする請求項
１１記載の半導体メモリ装置の製造方法。 - 【請求項１９】 前記第１導電層を構成する物質として
は不純物がドープされた多結晶シリコンを、前記第１物
質としてはフォトレジストを、そして前記第１〜第５の
側壁スぺーサを構成する物質としては酸化物または窒化
物を用いることを特徴とする請求項１８記載の半導体メ
モリ装置の製造方法。 - 【請求項２０】 前記所定深さは５００Å〜１５００Å
程度の深さであることを特徴とする請求項１２〜１７の
いずれか１項に記載の半導体メモリ装置の製造方法。 - 【請求項２１】 前記第１物質として、所定の異方性食
刻に対して前記第１導電層を構成する物質とその食刻率
が同じ物質を用いることを特徴とする請求項７記載の半
導体メモリ装置の製造方法。 - 【請求項２２】 前記第１の第１物質層からなる第１パ
ターンを形成する前に、第１導電層上に、所定の異方性
食刻に対して前記第１の第１物質層を構成する物質とは
その食刻率が異なる前記第２物質を蒸着して第２の第２
物質層を形成する工程を加えることを特徴とする請求項
２１記載の半導体メモリ装置の製造方法。 - 【請求項２３】 第１の第１物質層からなる第１パター
ンを形成した後、前記第１の第１物質層からなる第１パ
ターンを食刻マスクとして前記第２の第２物質層を食刻
することにより第２の第２物質層からなる柱電極形成の
ためのパターンを形成する工程および結果物全面に第１
物質を再蒸着して第２の第１物質層を形成する工程を加
え、第１の側壁スぺーサを食刻マスクとして前記第１の
側壁スぺーサ下部に形成されている物質層を食刻すると
きは前記柱電極形成のためのパターンも食刻マスクとし
ての役割をすることを特徴とする請求項２２記載の半導
体メモリ装置の製造方法。 - 【請求項２４】 前記第１導電層は３０００Å〜６００
０Å程度の厚さで、前記第２の第２物質層は２００Å〜
１５００Å程度の厚さで、前記第１の第１物質層からな
る第１パターンは１０００Å〜３０００Å程度の厚さ
で、前記第２の第１物質層は５００Å〜１５００Å程度
の厚さで、そして第１の側壁スぺーサを形成するための
前記第１の第２物質層は５００Å〜１５００Å程度の厚
さで形成されることを特徴とする請求項２３記載の半導
体メモリ装置の製造方法。 - 【請求項２５】 第２の第２物質層を食刻して第２の第
２物質層からなる柱電極形成のためのパターンを形成す
る前記工程は、前記第１の第１物質層からなる第１パタ
ーンを食刻マスクとした異方性食刻、等方性食刻または
異方性＋等方性食刻で進行されることを特徴とする請求
項２３記載の半導体メモリ装置の製造方法。 - 【請求項２６】 前記柱電極形成のためのパターンを形
成する工程で等方性食刻または異方性＋等方性食刻工程
を行った場合、前記等方性食刻または異方性＋等方性食
刻工程後、結果物全面に第３物質層および第４物質層を
積層する第１工程、および前記柱電極形成のためのパタ
ーンの下に第４物質層の一部が残るように前記第４物質
層を食刻する第２工程を加えることを特徴とする請求項
２５記載の半導体メモリ装置の製造方法。 - 【請求項２７】 前記第３物質層を構成する物質として
は、所定の異方性食刻に対して前記第２物質とはその食
刻率が異なり、前記第１物質とは同程度の食刻率を有す
る物質を用いて、前記第４物質層を構成する物質として
は、所定の異方性食刻に対して前記第３物質層を構成す
る物質とはその食刻率が異なり、前記第２物質とは同程
度の食刻率を有する物質を用いることを特徴とする請求
項２６記載の半導体メモリ装置の製造方法。 - 【請求項２８】 前記柱電極形成のためのパターンを形
成する工程以後、前記第１工程と第２工程が少なくとも
１回以上実施されることを特徴とする請求項２６記載の
半導体メモリ装置の製造方法。 - 【請求項２９】 前記第２の第２物質層は５００Å〜１
５００Å程度の厚さで形成され、前記第３物質層は３０
０Å〜６００Å程度の厚さで形成されることを特徴とす
る請求項２６記載の半導体メモリ装置の製造方法。 - 【請求項３０】 前記第１の第１物質層からなる第１パ
ターンの側壁は半導体基板の表面に対してポジティブで
ない傾斜を有するように形成されることを特徴とする請
求項７記載の半導体メモリ装置の製造方法。 - 【請求項３１】 第１の第１物質層からなる第１パター
ンを形成する工程以前に、前記第１導電層全面に、所定
の異方性食刻に対して前記第１導電層を構成する物質と
はその食刻率が異なる物質で構成された第１の第５物質
層を形成する工程を加えることを特徴とする請求項２１
記載の半導体メモリ装置の製造方法。 - 【請求項３２】 第１の第１物質層からなる第１パター
ンを形成する工程以後、結果物全面に第２の第５物質層
を再形成する工程を加え、第１の第２物質層からなる第
１の側壁スぺーサを食刻マスクとして前記第１の側壁ス
ぺーサ下部に形成されている物質層を食刻する前記工程
を前記第１の側壁スぺーサおよび第１の第１物質層から
なる第１パターンを食刻マスクとして前記第１導電層の
表面を食刻終了点にする異方性食刻工程を結果物全面に
行う工程に替えて行なった後、結果物全面に第３の第２
物質層を形成する工程および前記第１の側壁スペーサ下
部に残された前記第１および第２の第５物質層を食刻マ
スクとし、前記第３の第２物質層、第１の側壁スペー
サ、第１パターンおよび第１導電層を食刻対象物として
異方性食刻工程を結果物全面に行う工程を加えることを
特徴とする請求項３１記載の半導体メモリ装置の製造方
法。 - 【請求項３３】 第１の第１物質層からなる第１パター
ンを形成する前記工程後、前記第１の第１物質層からな
る第１パターンを食刻マスクとし、前記第５物質層を食
刻対象物とした異方性食刻工程を加えることを特徴とす
る請求項３１記載の半導体メモリ装置の製造方法。 - 【請求項３４】 前記第１導電層としては不純物がドー
プされた多結晶シリコンを、前記第１および第２物質と
しては多結晶シリコンを、そして前記第５物質層を構成
する物質としては酸化物または窒化物を用いることを特
徴とする請求項３２記載の半導体メモリ装置の製造方
法。 - 【請求項３５】 第２の第２物質層を形成する前記工程
以前に、前記第１導電層上に前記第２物質で構成された
第４の第２物質層および前記第１物質で構成された第３
の第１物質層を積層する工程を加え、第１の第１物質層
からなる第１パターンを形成する前記工程以後に、前記
第１パターンを食刻マスクとして前記第２の第２物質層
を食刻することにより第２の第２物質層からなる第２パ
ターンを形成する工程、結果物全面に第１物質を再蒸着
し第４の第１物質層を形成する工程を加え、第１の第２
物質層からなる第１の側壁スペーサを食刻マスクとして
前記第１の側壁スペーサ下部に形成されている物質層を
食刻する工程、前記第１の側壁スぺーサおよび第２の第
２物質層からなる第２パターンを食刻マスクとして前記
第４の第１物質層および第３の第１物質層を異方性食刻
することにより第５のストリッジ電極パターンを形成す
る工程、前記第５のストリッジ電極パターンを食刻マス
クとして前記第４の第２物質層を食刻することにより第
４の第２物質層からなる第６のストリッジ電極パターン
を形成すると同時に第１の側壁スぺーサおよび第２パタ
ーンを除去する工程、結果物全面に前記第１物質および
第２物質を順番に積層し第５の第１物質層および第５の
第２物質層を形成する工程、前記第５の第２物質層を異
方性食刻することにより前記第５の第２物質層からなる
第６の側壁スぺーサを形成する工程、前記第６の側壁ス
ぺーサおよび第６のストリッジ電極パターンを形成する
工程、前記第６の側壁スぺーサおよび第６のストリッジ
電極パターンを食刻マスクとして前記第５の第１物質
層、第５のストリッジ電極パターンおよび第１導電層を
異方性食刻する工程を含むことを特徴とする請求項２２
記載の半導体メモリ装置の製造方法。 - 【請求項３６】 前記第１および第２パターンはその側
壁を半導体基板の表面に対してポジティブでない傾斜
（θ≦９０°）を有するように形成されることを特徴と
する請求項３５記載の半導体メモリ装置の製造方法。 - 【請求項３７】 前記スペーサ層には各セル単位で互い
に隔離されるように、各セルに一つずつの凹部が形成さ
れることを特徴とする請求項８または９記載の半導体メ
モリ装置の製造方法。 - 【請求項３８】 前記第１導電層を構成する物質として
は不純物がドープされた多結晶シリコンを、前記第１の
第１物質層を構成する物質としては酸化物または窒化物
を、そして前記第１〜第５の側壁スぺーサを構成する物
質としては酸化物または窒化物を用いることを特徴とす
る請求項１８記載の半導体メモリ装置の製造方法。 - 【請求項３９】 前記第１の第１物質層からなる第１パ
ターンを形成した後、結果物全面に、所定の異方性食刻
に対して前記第１導電層を構成する物質とその食刻率が
同じ物質を再蒸着することを特徴とする請求項３８記載
の半導体メモリ装置の製造方法。
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