JPH0837240A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0837240A JPH0837240A JP6170616A JP17061694A JPH0837240A JP H0837240 A JPH0837240 A JP H0837240A JP 6170616 A JP6170616 A JP 6170616A JP 17061694 A JP17061694 A JP 17061694A JP H0837240 A JPH0837240 A JP H0837240A
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Abstract
(57)【要約】
【目的】層間絶縁膜上に設けて層間絶縁膜がエッチング
されるのを防止するための窒化シリコン膜を設けること
なくシリンダー状のストレージノード電極を形成するこ
とにより、窒化シリコン膜の使用で生ずる層間絶縁膜の
クラックやデバイスの特性低下を防止する。 【構成】ノードコンタクト孔７を設けた層間絶縁膜６の
上に形成したｎ+ 型多結晶シリコン膜８を酸化シリコン
膜９および多結晶シリコン膜１０からなる犠牲膜の側面
に設けた側壁スペーサ１２をマスクとしてエッチング
し、ストレージノード電極８ａを形成することで、層間
絶縁膜６の膜減りを防ぎ、セルプート電極とゲート電極
の短絡を防止する。
されるのを防止するための窒化シリコン膜を設けること
なくシリンダー状のストレージノード電極を形成するこ
とにより、窒化シリコン膜の使用で生ずる層間絶縁膜の
クラックやデバイスの特性低下を防止する。 【構成】ノードコンタクト孔７を設けた層間絶縁膜６の
上に形成したｎ+ 型多結晶シリコン膜８を酸化シリコン
膜９および多結晶シリコン膜１０からなる犠牲膜の側面
に設けた側壁スペーサ１２をマスクとしてエッチング
し、ストレージノード電極８ａを形成することで、層間
絶縁膜６の膜減りを防ぎ、セルプート電極とゲート電極
の短絡を防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＤＲＡＭキャパシタの形成方法に関する。
関し、特にＤＲＡＭキャパシタの形成方法に関する。
【０００２】
【従来の技術】現在のＤＲＡＭキャパシタとしてはスタ
ックト型キャパシタが主流を占めているが、そのスタッ
クト型キャパシタの１例として特開昭６２−４８０６２
号公報に記載されているようなシリンダー状のストレー
ジノード電極を有するものがある。
ックト型キャパシタが主流を占めているが、そのスタッ
クト型キャパシタの１例として特開昭６２−４８０６２
号公報に記載されているようなシリンダー状のストレー
ジノード電極を有するものがある。
【０００３】図２（ａ）〜（ｅ）は、この従来の半導体
装置の製造方法を説明するための工程順に示した半導体
チップの断面図である。
装置の製造方法を説明するための工程順に示した半導体
チップの断面図である。
【０００４】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１の一主面に形成したフィールド酸化膜２で素
子分離された素子形成領域にゲート酸化膜３，ワード線
を兼ねるゲート電極４，ｎ+ 型のソース領域５ａおよび
ドレイン領域５ｂからなるＭＯＳトランジスタを形成
し、これらを含む表面に酸化シリコン膜からなる層間絶
縁膜６および窒化シリコン膜１５を順次堆積して形成す
る。次に、窒化シリコン膜１５および層間絶縁膜６を選
択的に順次エッチングしてノードコンタクト孔７を形成
し、このノードコンタクト孔７を含む表面にＣＶＤ法に
より厚さ１００ｎｍのｎ+ 型多結晶シリコン膜８および
厚さ５００ｎｍの酸化シリコン膜９を順次堆積した後酸
化シリコン膜９およびｎ+ 型多結晶シリコン膜８を選択
的に順次異方性エッチングしてブロック構造を形成す
る。
コン基板１の一主面に形成したフィールド酸化膜２で素
子分離された素子形成領域にゲート酸化膜３，ワード線
を兼ねるゲート電極４，ｎ+ 型のソース領域５ａおよび
ドレイン領域５ｂからなるＭＯＳトランジスタを形成
し、これらを含む表面に酸化シリコン膜からなる層間絶
縁膜６および窒化シリコン膜１５を順次堆積して形成す
る。次に、窒化シリコン膜１５および層間絶縁膜６を選
択的に順次エッチングしてノードコンタクト孔７を形成
し、このノードコンタクト孔７を含む表面にＣＶＤ法に
より厚さ１００ｎｍのｎ+ 型多結晶シリコン膜８および
厚さ５００ｎｍの酸化シリコン膜９を順次堆積した後酸
化シリコン膜９およびｎ+ 型多結晶シリコン膜８を選択
的に順次異方性エッチングしてブロック構造を形成す
る。
【０００５】次に、図２（ｂ）に示すように、全面にｎ
+ 型多結晶シリコン膜１６を１５０ｎｍの厚さに堆積し
て酸化シリコン膜９およびｎ+ 型多結晶シリコン膜８を
含む表面を被覆する。
+ 型多結晶シリコン膜１６を１５０ｎｍの厚さに堆積し
て酸化シリコン膜９およびｎ+ 型多結晶シリコン膜８を
含む表面を被覆する。
【０００６】次に、図２（ｃ）に示すように、ｎ+ 型多
結晶シリコン膜１６をエッチバックして酸化シリコン膜
９およびｎ+ 型多結晶シリコン膜８の側面にのみスペー
サとなるｎ+ 型多結晶シリコン膜１６を残し、酸化シリ
コン膜９の上面を露出させる。
結晶シリコン膜１６をエッチバックして酸化シリコン膜
９およびｎ+ 型多結晶シリコン膜８の側面にのみスペー
サとなるｎ+ 型多結晶シリコン膜１６を残し、酸化シリ
コン膜９の上面を露出させる。
【０００７】次に、図２（ｄ）に示すように、バッファ
ード弗酸によるウェットエッチングで酸化シリコン膜９
を除去し、ｎ+ 型多結晶シリコン膜８，１６によるシリ
ンダー状のストレージノード電極（下部容量電極）８ａ
を形成する。このとき、窒化シリコン膜１５で層間絶縁
膜６がエッチングされるのを保護している。
ード弗酸によるウェットエッチングで酸化シリコン膜９
を除去し、ｎ+ 型多結晶シリコン膜８，１６によるシリ
ンダー状のストレージノード電極（下部容量電極）８ａ
を形成する。このとき、窒化シリコン膜１５で層間絶縁
膜６がエッチングされるのを保護している。
【０００８】次に、図２（ｅ）に示すように、ストレー
ジノード電極８ａを含む表面に誘電体膜１３およびセル
プレート電極（上部容量電極）１４を順次形成してスタ
ックト型キャパシタを構成する。
ジノード電極８ａを含む表面に誘電体膜１３およびセル
プレート電極（上部容量電極）１４を順次形成してスタ
ックト型キャパシタを構成する。
【０００９】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、ｎ+ 型多結晶シリコン膜上の酸化シリ
コン膜をバッファード弗酸で除去する際に下地の層間絶
縁膜が過大にエッチングされ、セルプレート電極とゲー
ト電極が電気的に短絡するのを防ぐためにバッファード
弗酸によるエッチング速度が酸化シリコン膜に対して１
／１５０程度と十分小さい窒化シリコン膜を層間絶縁膜
の上に形成している。
の製造方法では、ｎ+ 型多結晶シリコン膜上の酸化シリ
コン膜をバッファード弗酸で除去する際に下地の層間絶
縁膜が過大にエッチングされ、セルプレート電極とゲー
ト電極が電気的に短絡するのを防ぐためにバッファード
弗酸によるエッチング速度が酸化シリコン膜に対して１
／１５０程度と十分小さい窒化シリコン膜を層間絶縁膜
の上に形成している。
【００１０】ところが、通常ＣＶＤ窒化シリコン膜は、
酸化シリコン膜に比べて１桁程度強い引っ張り応力（１
０10ｄｙｎ／ｃｍ2 ）を有するため後工程の熱処理工程
で層間絶縁膜にクラックが発生する可能性が高い。ま
た、ＭＯＳ技術で重要な金属配線形成後の界面準位を減
少させるための水素アニール時に、窒化シリコン膜は緻
密な膜のために水素原子を通しにくい。そのために、Ｍ
ＯＳ構造において界面準位が残り、トランジスタ特性を
劣化させることになる。このトランジスタ特性の劣化と
は具体的には、ＭＯＳ界面の界面準位によるトランジス
タのオフ電流（チャネルがＯＦＦ状態時のリーク電流）
の増加を指す。
酸化シリコン膜に比べて１桁程度強い引っ張り応力（１
０10ｄｙｎ／ｃｍ2 ）を有するため後工程の熱処理工程
で層間絶縁膜にクラックが発生する可能性が高い。ま
た、ＭＯＳ技術で重要な金属配線形成後の界面準位を減
少させるための水素アニール時に、窒化シリコン膜は緻
密な膜のために水素原子を通しにくい。そのために、Ｍ
ＯＳ構造において界面準位が残り、トランジスタ特性を
劣化させることになる。このトランジスタ特性の劣化と
は具体的には、ＭＯＳ界面の界面準位によるトランジス
タのオフ電流（チャネルがＯＦＦ状態時のリーク電流）
の増加を指す。
【００１１】なお、窒化シリコン膜を下部容量電極形成
後にエッチング除去すれば、上記層間絶縁膜のクラック
の発生やトランジスタ特性の劣化を防止することができ
るが、窒化シリコン膜は下部容量電極の下部には残存し
ているのでメモリセル部と周辺回路部との段差は窒化シ
リコン膜を除去しない場合に比べて大きくなり、その結
果アルミニウム系配線など容量電極上の配線層形成をフ
ォトリソグラフィ技術を用いて加工する場合、メモリセ
ル部と周辺回路部とで焦点の最適位置が異なり、フォト
レジスト膜が縮小投影露光装置（ステッパー）の焦点ず
れに対する余裕（フォーカスマージン）を越えるような
段差になるとパターンニングされたフォトレジスト膜の
形状が悪化し、エッチング後にアルミニウム系配線の断
線や短絡が生じるという問題がある。したがって、クラ
ック等の問題があっても、窒化シリコン膜を残しておか
ねばならなかった。
後にエッチング除去すれば、上記層間絶縁膜のクラック
の発生やトランジスタ特性の劣化を防止することができ
るが、窒化シリコン膜は下部容量電極の下部には残存し
ているのでメモリセル部と周辺回路部との段差は窒化シ
リコン膜を除去しない場合に比べて大きくなり、その結
果アルミニウム系配線など容量電極上の配線層形成をフ
ォトリソグラフィ技術を用いて加工する場合、メモリセ
ル部と周辺回路部とで焦点の最適位置が異なり、フォト
レジスト膜が縮小投影露光装置（ステッパー）の焦点ず
れに対する余裕（フォーカスマージン）を越えるような
段差になるとパターンニングされたフォトレジスト膜の
形状が悪化し、エッチング後にアルミニウム系配線の断
線や短絡が生じるという問題がある。したがって、クラ
ック等の問題があっても、窒化シリコン膜を残しておか
ねばならなかった。
【００１２】本発明の目的は、層間絶縁膜上に窒化シリ
コン膜を設けることなくストレージノード電極を形成し
て層間絶縁膜のクラックやトランジスタ特性の低下を抑
制した半導体装置の製造方法を提供することにある。
コン膜を設けることなくストレージノード電極を形成し
て層間絶縁膜のクラックやトランジスタ特性の低下を抑
制した半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成した層間絶縁膜の上に導
電性の第１の多結晶シリコン膜を形成した後、前記第１
の多結晶シリコン膜の上に第１の絶縁膜および第２の多
結晶シリコン膜を順次堆積してパターニングし前記第１
の絶縁膜および第２の多結晶シリコン膜からなるブロッ
ク状の犠牲膜を形成する工程と、前記犠牲膜を含む表面
に第２の絶縁膜を堆積してエッチバックし前記犠牲膜の
側面に側壁スペーサを形成する工程と、前記側壁スペー
サをマスクとし且つ前記第１の絶縁膜をエッチングスト
ッパとして前記第１および第２の多結晶シリコン膜を異
方性エッチングして除去する工程と、前記第１の絶縁膜
をウェットエッチングして除去した後再度前記側壁スペ
ーサをマスクとして前記第１の多結晶シリコン膜の底部
を残すように異方性エッチングししかる後前記側壁スペ
ーサをウェットエッチングしてシリンダー状のストレー
ジノード電極を形成する工程とを含んで構成される。
造方法は、半導体基板上に形成した層間絶縁膜の上に導
電性の第１の多結晶シリコン膜を形成した後、前記第１
の多結晶シリコン膜の上に第１の絶縁膜および第２の多
結晶シリコン膜を順次堆積してパターニングし前記第１
の絶縁膜および第２の多結晶シリコン膜からなるブロッ
ク状の犠牲膜を形成する工程と、前記犠牲膜を含む表面
に第２の絶縁膜を堆積してエッチバックし前記犠牲膜の
側面に側壁スペーサを形成する工程と、前記側壁スペー
サをマスクとし且つ前記第１の絶縁膜をエッチングスト
ッパとして前記第１および第２の多結晶シリコン膜を異
方性エッチングして除去する工程と、前記第１の絶縁膜
をウェットエッチングして除去した後再度前記側壁スペ
ーサをマスクとして前記第１の多結晶シリコン膜の底部
を残すように異方性エッチングししかる後前記側壁スペ
ーサをウェットエッチングしてシリンダー状のストレー
ジノード電極を形成する工程とを含んで構成される。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１（ａ）〜（ｄ）は本発明の一実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
【００１６】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１の一主面に形成したフィールド酸化膜２によ
り素子分離した素子形成領域にゲート酸化膜３およびワ
ード線を兼ねるゲート電極４を選択的に形成し、ゲート
電極４に整合させたｎ+ 型のソース領域５ａおよびドレ
イン領域５ｂを形成してＭＯＳトランジスタを形成した
後、これらを含む表面にＣＶＤ法で酸化シリコン膜，Ｐ
ＳＧ膜あるいはＢＰＳＧ膜からなる層間絶縁膜６を形成
する。次に、層間絶縁膜６を選択的にエッチングしてド
レイン領域５ｂの表面を露出させるノードコンタクト孔
７を形成する。次に、ノードコンタクト孔７を含む表面
にＣＶＤ法によりノンドープ多結晶シリコン膜を５００
ｎｍの厚さに堆積してリンをイオン注入又は熱拡散する
かあるいはフォスフィン（ＰＨ3 ）ガスを含むＣＶＤ法
でリンをドープした多結晶シリコン膜を堆積してｎ+ 型
多結晶シリコン膜８を形成する。次に、ｎ+ 型多結晶シ
リコン膜８の上にＣＶＤ法により厚さ１０ｎｍの酸化シ
リコン膜９および厚さ５００ｎｍのノンドープの多結晶
シリコン膜１０を順次堆積した後、多結晶シリコン膜１
０および酸化シリコン膜９を選択的に順次異方性エッチ
ングしてブロック状の犠牲膜を形成する。ここで、多結
晶シリコン膜１０のエッチング条件は流量８０ＳＣＣＭ
のＣｌ2 ガスと流量４０ＳＣＣＭのＨＢｒガスとの混合
ガスによる圧力１００ｍＴｏｒｒ，パワー４００Ｗから
なり、酸化シリコン膜９のエッチング条件は流量７０Ｓ
ＣＣＭのＣＨＦ3 ガスと流量５０ＳＣＣＭのＣＦ4 ガス
と流量１００ＳＣＣＭのＡｒガスとの混合ガスによる圧
力１２００ｍＴｏｒｒ，パワー８００Ｗからなる。
コン基板１の一主面に形成したフィールド酸化膜２によ
り素子分離した素子形成領域にゲート酸化膜３およびワ
ード線を兼ねるゲート電極４を選択的に形成し、ゲート
電極４に整合させたｎ+ 型のソース領域５ａおよびドレ
イン領域５ｂを形成してＭＯＳトランジスタを形成した
後、これらを含む表面にＣＶＤ法で酸化シリコン膜，Ｐ
ＳＧ膜あるいはＢＰＳＧ膜からなる層間絶縁膜６を形成
する。次に、層間絶縁膜６を選択的にエッチングしてド
レイン領域５ｂの表面を露出させるノードコンタクト孔
７を形成する。次に、ノードコンタクト孔７を含む表面
にＣＶＤ法によりノンドープ多結晶シリコン膜を５００
ｎｍの厚さに堆積してリンをイオン注入又は熱拡散する
かあるいはフォスフィン（ＰＨ3 ）ガスを含むＣＶＤ法
でリンをドープした多結晶シリコン膜を堆積してｎ+ 型
多結晶シリコン膜８を形成する。次に、ｎ+ 型多結晶シ
リコン膜８の上にＣＶＤ法により厚さ１０ｎｍの酸化シ
リコン膜９および厚さ５００ｎｍのノンドープの多結晶
シリコン膜１０を順次堆積した後、多結晶シリコン膜１
０および酸化シリコン膜９を選択的に順次異方性エッチ
ングしてブロック状の犠牲膜を形成する。ここで、多結
晶シリコン膜１０のエッチング条件は流量８０ＳＣＣＭ
のＣｌ2 ガスと流量４０ＳＣＣＭのＨＢｒガスとの混合
ガスによる圧力１００ｍＴｏｒｒ，パワー４００Ｗから
なり、酸化シリコン膜９のエッチング条件は流量７０Ｓ
ＣＣＭのＣＨＦ3 ガスと流量５０ＳＣＣＭのＣＦ4 ガス
と流量１００ＳＣＣＭのＡｒガスとの混合ガスによる圧
力１２００ｍＴｏｒｒ，パワー８００Ｗからなる。
【００１７】次に、ＣＶＤ法により全面に酸化シリコン
膜を１５０ｎｍの厚さに堆積して犠牲膜の表面を被覆す
る。次に、酸化シリコン膜をエッチバックして犠牲膜の
側面にのみ酸化シリコン膜を残し、側壁スペーサ１２を
形成する。
膜を１５０ｎｍの厚さに堆積して犠牲膜の表面を被覆す
る。次に、酸化シリコン膜をエッチバックして犠牲膜の
側面にのみ酸化シリコン膜を残し、側壁スペーサ１２を
形成する。
【００１８】次に、図１（ｂ）に示すように、側壁スペ
ーサ１２をマスクとし、酸化シリコン膜９をエッチング
ストッパとして流量６０ＳＣＣＭのＣｌ2 ガスと流量１
ＳＣＣＭのＯ2 ガスによるガス圧力３ｍＴｏｒｒ，パワ
ー３００Ｗからなる異方性エッチングで多結晶シリコン
膜１０および多結晶シリコン膜８をエッチングして除去
する。
ーサ１２をマスクとし、酸化シリコン膜９をエッチング
ストッパとして流量６０ＳＣＣＭのＣｌ2 ガスと流量１
ＳＣＣＭのＯ2 ガスによるガス圧力３ｍＴｏｒｒ，パワ
ー３００Ｗからなる異方性エッチングで多結晶シリコン
膜１０および多結晶シリコン膜８をエッチングして除去
する。
【００１９】次に、図１（ｃ）に示すように、バッファ
ード弗酸（ＨＦ）によるウェットエッチングで酸化シリ
コン膜９を除去した後、側壁スペーサ１２をマスクとし
て多結晶シリコン膜８を流量６０ＳＣＣＭのＣｌ2 ガス
と流量１ＳＣＣＭのＯ2 ガスとの混合ガスによるガス圧
力３ｍＴｏｒｒ，パワー３００Ｗの条件で異方性エッチ
ングし、且つ、エッチング時間を制御して底部に厚さ１
００ｎｍの多結晶シリコン膜８を残し、シリンダー状の
ストレージノード電極８ａを形成する。
ード弗酸（ＨＦ）によるウェットエッチングで酸化シリ
コン膜９を除去した後、側壁スペーサ１２をマスクとし
て多結晶シリコン膜８を流量６０ＳＣＣＭのＣｌ2 ガス
と流量１ＳＣＣＭのＯ2 ガスとの混合ガスによるガス圧
力３ｍＴｏｒｒ，パワー３００Ｗの条件で異方性エッチ
ングし、且つ、エッチング時間を制御して底部に厚さ１
００ｎｍの多結晶シリコン膜８を残し、シリンダー状の
ストレージノード電極８ａを形成する。
【００２０】次に、図１（ｄ）に示すように、側壁スペ
ーサ１２をバッファード弗酸によりウェットエッチング
して除去した後、ストレージノード電極８ａを含む表面
に酸化シリコン膜又は窒化シリコン膜あるいはこれらを
組合わせて積層した誘電体膜１３および不純物をドープ
した多結晶シリコン膜や金属膜からなるセルプート電極
１４を順次堆積してスタックト型キャパシタを形成す
る。
ーサ１２をバッファード弗酸によりウェットエッチング
して除去した後、ストレージノード電極８ａを含む表面
に酸化シリコン膜又は窒化シリコン膜あるいはこれらを
組合わせて積層した誘電体膜１３および不純物をドープ
した多結晶シリコン膜や金属膜からなるセルプート電極
１４を順次堆積してスタックト型キャパシタを形成す
る。
【００２１】なお、層間絶縁膜６に酸化シリコン膜を用
い、酸化シリコン膜９の代りに窒化シリコン膜を用い、
側壁スペーサ１２にＰＳＧ膜あるいはＢＰＳＧ膜を用い
ても良く、この場合の窒化シリコン膜の除去には熱リン
酸によるウェットエッチングと、側壁スペーサの除去に
は圧力６００Ｐａの弗化水素と圧力３００Ｐａの水を用
いた温度３０℃の減圧気相エッチングが用いられ、側壁
スペーサの層間絶縁膜に対するエッチング速度は１０3
倍程度となり、層間絶縁膜の膜減りを抑えてセルプート
電極とゲート電極との短絡事故を防止できる。
い、酸化シリコン膜９の代りに窒化シリコン膜を用い、
側壁スペーサ１２にＰＳＧ膜あるいはＢＰＳＧ膜を用い
ても良く、この場合の窒化シリコン膜の除去には熱リン
酸によるウェットエッチングと、側壁スペーサの除去に
は圧力６００Ｐａの弗化水素と圧力３００Ｐａの水を用
いた温度３０℃の減圧気相エッチングが用いられ、側壁
スペーサの層間絶縁膜に対するエッチング速度は１０3
倍程度となり、層間絶縁膜の膜減りを抑えてセルプート
電極とゲート電極との短絡事故を防止できる。
【００２２】また、側壁スペーサ１２として窒化シリコ
ン膜を用いても良く、熱リン酸（Ｈ2 ＰＯ3 ）にウェッ
トエッチングを用いることで層間絶縁膜に対するエッチ
ング速度を１５０倍程度にすることができる。
ン膜を用いても良く、熱リン酸（Ｈ2 ＰＯ3 ）にウェッ
トエッチングを用いることで層間絶縁膜に対するエッチ
ング速度を１５０倍程度にすることができる。
【００２３】また、ノードコンタクト孔７を設けた層間
絶縁膜６の上にＰＨ3 ガスを含むＣＶＤ法でｎ+ 型の多
結晶シリコン膜８を堆積し、続いて成長炉にＰＨ3 ガス
の代りにＯ2 ガスを導入しシラン（ＳｉＨ4 ）とＯ2 の
反応により酸化シリコン膜９を堆積し、続いてノンドー
プの多結晶シリコン膜１０を堆積する連続工程を採用す
ることもできる。
絶縁膜６の上にＰＨ3 ガスを含むＣＶＤ法でｎ+ 型の多
結晶シリコン膜８を堆積し、続いて成長炉にＰＨ3 ガス
の代りにＯ2 ガスを導入しシラン（ＳｉＨ4 ）とＯ2 の
反応により酸化シリコン膜９を堆積し、続いてノンドー
プの多結晶シリコン膜１０を堆積する連続工程を採用す
ることもできる。
【００２４】
【発明の効果】以上説明したように本発明は、多結晶シ
リコン膜からなるブロック状の犠牲膜の側面に形成した
側壁スペーサをマスクとして犠牲膜および下層の多結晶
シリコン膜をエッチングすることにより、層間絶縁膜上
にこの層間絶縁膜をエッチングから保護するための窒化
シリコン膜を設けることなくシリンダー状のストレージ
ノード電極を形成することが可能となり、窒化シリコン
膜と層間絶縁膜との間のストレスで生ずるクラックや水
素アニール時の水素がＭＯＳ界面まで到達できずに生ず
るトランジスタの特性劣化を防ぐことができるという効
果を有する。
リコン膜からなるブロック状の犠牲膜の側面に形成した
側壁スペーサをマスクとして犠牲膜および下層の多結晶
シリコン膜をエッチングすることにより、層間絶縁膜上
にこの層間絶縁膜をエッチングから保護するための窒化
シリコン膜を設けることなくシリンダー状のストレージ
ノード電極を形成することが可能となり、窒化シリコン
膜と層間絶縁膜との間のストレスで生ずるクラックや水
素アニール時の水素がＭＯＳ界面まで到達できずに生ず
るトランジスタの特性劣化を防ぐことができるという効
果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ａ ソース領域 ５ｂ ドレイン領域 ６ 層間絶縁膜 ７ ノードコンタクト孔 ８，１０，１６ 多結晶シリコン膜 ８ａ ストレージノード電極 ９ 酸化シリコン膜 １２ 側壁スペーサ １３ 誘電体膜 １４ セルプレート電極 １５ 窒化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (3)
- 【請求項１】 半導体基板上に形成した層間絶縁膜の上
に導電性の第１の多結晶シリコン膜を形成した後前記第
１の多結晶シリコン膜の上に第１の絶縁膜および第２の
多結晶シリコン膜を順次堆積してパターニングし前記第
１の絶縁膜および第２の多結晶シリコン膜からなるブロ
ック状の犠牲膜を形成する工程と、前記犠牲膜を含む表
面に第２の絶縁膜を堆積してエッチバックし前記犠牲膜
の側面に側壁スペーサを形成する工程と、前記側壁スペ
ーサをマスクとし且つ前記第１の絶縁膜をエッチングス
トッパとして前記第１および第２の多結晶シリコン膜を
異方性エッチングして除去する工程と、前記第１の絶縁
膜をウェットエッチングして除去した後再度前記側壁ス
ペーサをマスクとして前記第１の多結晶シリコン膜の底
部を残すように異方性エッチングししかる後前記側壁ス
ペーサをウェットエッチングしてシリンダー状のストレ
ージノード電極を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 第１の絶縁膜のウェットエッチング速度
が側壁スペーサのウェットエッチング速度よりも速い材
料からなる請求項１記載の半導体装置の製造方法。 - 【請求項３】 側壁スペーサのウェットエッチング速度
が層間絶縁膜のウェットエッチング速度よりも速い材料
からなる請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170616A JPH0837240A (ja) | 1994-07-22 | 1994-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170616A JPH0837240A (ja) | 1994-07-22 | 1994-07-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837240A true JPH0837240A (ja) | 1996-02-06 |
Family
ID=15908175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170616A Pending JPH0837240A (ja) | 1994-07-22 | 1994-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187623B1 (en) | 1997-11-07 | 2001-02-13 | Nec Corporation | Method of manufacturing semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218333A (ja) * | 1991-08-31 | 1993-08-27 | Samsung Electron Co Ltd | 半導体メモリ装置およびその製造方法 |
-
1994
- 1994-07-22 JP JP6170616A patent/JPH0837240A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218333A (ja) * | 1991-08-31 | 1993-08-27 | Samsung Electron Co Ltd | 半導体メモリ装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187623B1 (en) | 1997-11-07 | 2001-02-13 | Nec Corporation | Method of manufacturing semiconductor device |
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| A02 | Decision of refusal |
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